JP5989264B1 - 半導体装置 - Google Patents
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Abstract
Description
実施の形態1.
図1はこの発明の実施の形態1に係るFETの構成を示す斜視図である。なお以下では、半導体装置として、高周波電力増幅器に用いられるFETを例に説明を行うが、これに限るものではない。
図3に示す終端回路60は、コイル601及びコンデンサ(DCブロック用コンデンサ)602から構成されている。図2では、図3に示す終端回路60を用いた場合を示している。
コンデンサ602は、一端がコイル601の接続端子603側とは反対側である他端に直列接続され、他端が接地されたものである。このコンデンサ602は、主として、ゲートに加えるバイアス直流電圧が短絡されないよう機能する。
なお図3に示す配置に限るものではなく、コイル601とコンデンサ602の配置を反対にしてもよい。
この図4に示すように、従来のFETにおいて高周波領域(約30GHz以上)で低下していた利得が、実施の形態1に係るFETでは改善していることがわかる。
この図5に示すように、従来のFETでは、ゲートフィンガ20内での電圧振幅の変動が約0.5となり、電圧位相の変動が約40°となっている。
この図6に示すように、実施の形態1に係るFETでは、ゲートフィンガ20内での電圧振幅の変動が約0.2となり、電圧位相の変動が約10°となっている。すなわち、図5に示す従来のFETでの解析結果例と比較して、ゲートフィンガ20内の電圧分布が一様になっている。そして、その一つの効果として、図4に示した高周波領域での利得の改善が得られる。
FETは、高周波において、FET自身が有するゲート−ソース間容量の影響によって入力アドミタンスが高くなる。FETを増幅器として用いる場合、入力アドミタンスが高いFETではインピーダンス整合比が高くなり、増幅器が良好な特性を示す周波数範囲に悪影響を及ぼす。
この図7に示すように、実施の形態1のFETでは、従来のFETに対して、入力アドミタンスを低下できることがわかる。また、実施の形態1のFETでは、入力アドミタンスを最も下げることができるインダクタンスが存在する。そして、コイル601として、この入力アドミタンスを最低とするインダクタンスより高い値のものを選定することで、面積効率を向上させることができる。
図8に示す終端回路60は、図3において誘導性負荷を実現するために用いたコイル601を、伝送線路604に置き換えたものである。
伝送線路604は、一端にゲートフィンガ20側に接続される接続端子603を有し、線路長lが信号周波数における半波長以下の長さ(0<l<λg/2)に構成されたものである。
なお、コンデンサ602は、一端が伝送線路604の他端に直列接続されている。
すなわち、線路長lの低損失な伝送線路604の終端に容量Cのコンデンサ602が接続された場合、入力インピーダンスの虚部Im{Zin}は下式(1)で表される。
なお式(1)において、Z0は特性インピーダンスであり、ωは角周波数であり、βは位相定数である。
この式(2)からも明らかなように、Z0ωCの値によって入力インピーダンスの虚部が正となる範囲βlが変動する。
この図9に示すように、コンデンサ602の容量によって、入力インピーダンスの虚部が正となる範囲が変動する。
この図10に示すように、使用するコンデンサ602の容量が決定していない状態では、線路長lの範囲は0<l<λg/2となる。
なお図8に示す配置に限るものではなく、伝送線路604とコンデンサ602の配置を反対にしてもよい。
伝送線路605は、一端にゲートフィンガ20側に接続される接続端子603を有し、他端が開放され、線路長lが信号周波数における四分の一波長以上且つ半波長以下の長さ(λg/2<l<λg/4)に構成されたものである。この構成によっても、終端回路60の誘導性インピーダンスを実現することができる。
抵抗606は、一端がコイル601とコンデンサ602との接続点に接続されたものである。また、ゲートバイアス端子607は、抵抗606の他端に接続され、ゲートバイアスを供給するものである。
図12に示す終端回路60を用いることで、FETでの低周波領域における発振に対して安定性が改善される。
抵抗608は、終端回路60の主回路部分に直列接続されたものである。図13では、コイル601とコンデンサ602との間に挿入されている。
図13に示す終端回路60は、信号周波数の入力電力の一部を抵抗608で消費する構成であり、図3,8,11,12に示す終端回路60より高周波特性が低下する。しかしながら、従来の半導体装置のように終端回路60がない構成と比較して、図13に示す終端回路60を設けることで、ゲート電圧の分布が低減するため、高周波特性が改善される。
なお、図14(a)に示すゲート電圧の不均一性とは、ゲート電圧の標準偏差をゲート電圧の平均値で規格化した値である。このゲート電圧の不均一性は、小さいことが望ましく、理想状態で0となる評価値である。なお、R=0の極限が、図3に示す終端回路60と同値となる条件である。また、図14上の破線は、ゲートフィンガ20における特性インピーダンスの実部を示している。
これに対して、図13に示す構成では、抵抗608が0ではない場合も、終端回路60を接続しない場合と比較して、概ね、ゲート電圧の不均一性が少なく、MAGMSGを高くすることができている。
この図15に示すように、終端回路60のインピーダンスが、実軸を含むスミスチャートの上半分(図15の範囲1301,1303)にあるときに本願発明の効果がある。また、特に効果が高いのは、終端回路60のインピーダンスが、ゲートフィンガ20における特性インピーダンスの実部1302以下となる範囲1303である。上記ゲートフィンガ20における特性インピーダンスは、FETの真正部の単位ゲート幅あたりのYパラメータの成分(1,1)y11とゲートフィンガ20の単位ゲート幅あたりのインピーダンスZFinを用いて下式(1)によって定義される。
√(ZFin・y11) (1)
図13に示す終端回路60を用いた場合、抵抗608が安定化の役割を果たす。
信号周波数の周辺の周波数では、入力電力を抵抗608が消費するために想像が容易であるが、極低周波の安定性が改善されることがわかっている。例として、信号周波数より十分に低いと考えられる1MHzの安定性(K値)について解析した結果を図16に示す。
この図16に示すように、同じ静電容量を用いた場合には、本願発明の適用により安定性が高くなる。別の言い方をすれば、同じ安定性を得るためのコンデンサ602の静電容量を低く実現でき、コンデンサ602の静電容量を実現するスペースを小さくできる効果がある。図16の例では、本願発明の適用により、同じ安定性を得るためのコンデンサ602の静電容量を約1/3とすることができる。
図2に示す実施の形態1では1フィンガトランジスタの場合について説明を行った。それに対し、実施の形態2ではマルチフィンガトランジスタの場合について説明を行う。図17はこの発明の実施の形態2に係るFETの構造パターンを示す図である。
ゲートフィンガ20を複数本用いるマルチフィンガトランジスタでは、実施の形態1で述べたフィンガ方向の電圧分布に加え、図17に示すフィンガ間方向にも電圧が分布する。このゲートフィンガ20間の電圧分布は、ゲートフィンガ20間に発生する位相差に影響される。マルチフィンガトランジスタにおけるゲートフィンガ20間の位相差は、下式(2)で求めることができる。
Im{cosh−1(1−(Ψ11・ZBUS/2))} (2)
ここで、Ψ11は1フィンガトランジスタの入力アドミタンスであり、ZBUSはゲートバス23におけるゲートフィンガ20間に寄生するインピーダンスである。
したがって、図17に示すFETでは、ゲートフィンガ20内の電圧分布の均一性の改善と、ゲートフィンガ20間の電圧分布の均一性の改善との両方に対して効果を発揮し、FETの高周波特性を改善することができる。
また、図18では、ゲートフィンガ20をx=Wguで連結し、図3に示す終端回路60のコイル601のインダクタンスを0.027nH、コンデンサ602の静電容量を無限大とし、ゲートバス23の各ゲートフィンガ20との接続位置における電圧を解析した。図18(a)はゲートバス23における規格化した電圧振幅であり、図18(b)はゲートバス23における規格化した電圧位相である。図18(a),(b)において、実線は実施の形態2に係るFETの解析結果であり、破線は従来のFETの解析結果である。
図18に示すように、電圧振幅については、従来のFETの場合では約0.6の電圧振幅偏差があるが、実施の形態2に係るFETでは約0.2の電圧振幅偏差である。また、電圧位相についても、従来のFETでは約80°の電圧位相偏差があるのに対して、実施の形態2に係るFETでは約30°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。
なお、現実的には、回路サイズの制約上等で、ゲートフィンガ20毎に終端回路60が配置できない場合がしばしばある。その場合には、数個の終端回路60をまとめて一つにする。
この場合、図19(a)に示すゲートフィンガ20毎に終端回路60を接続した場合が、最も高周波まで高い利得が実現できている。そして、図19(b)に示す連結線路24のゲートパッド22から最も離れた位置に終端回路60を接続した場合が、二番目に高周波特性が改善できている。そして、図19(c)に示す連結線路24のゲートパッド22に最も近い位置に終端回路60を接続した場合が、高周波特性を改善する量が最も少ない。すなわち、図19(c)の構成では、連結線路24内にも電圧分布が生じてしまう。そのため、上記のような終端回路60の接続方法及び接続位置の違いによって優位性が生じる。
この図21に示すように、図20に示す構成においても、高周波特性が大きく改善していることがわかる。
マルチフィンガトランジスタでは、極めて高い周波数(ミリ波帯等)においてFET内で帰還ループができてしまい、発振することがある。この発振周波数が信号周波数よりも高いときには、図22に示す終端回路60を用いることが有効である。
なお、図22に示す終端回路60は、1フィンガトランジスタにも適用可能である。
図23はこの発明の実施の形態3に係るFETの構造パターンを示す図である。この図23に示す実施の形態3に係るFETは、図17に示す実施の形態2に係るFETから連結線路24を取除き、終端回路60の接続位置を変更したものである。また、ドレインエアブリッジ43も不要であり、各ドレインフィンガ40はドレインバス44に直接接続されている。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
この図24に示すように、電圧振幅については、従来のFETの場合では約0.6の電圧振幅偏差があるが、実施の形態3に係るFETでは約0.3の電圧振幅偏差である。また、電圧位相についても、従来のFETでは約80°の電圧位相偏差があるのに対して、実施の形態3に係るFETでは約50°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。また、このときの周波数特性を図25に示す。この図25から、わずかではあるが、高周波特性が改善していることがわかる。なお図25において、実線は実施の形態3に係るFETの解析結果例であり、破線は従来のFETの解析結果例である。
図26はこの発明の実施の形態4に係るFETの構造パターンを示す図である。この図26に示す実施の形態4に係るFETは、図23に示す実施の形態3に係るFETの終端回路60をゲートフィンガ20毎に設けたものである。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
そして、1フィンガトランジスタの入力アドミタンスを等価的に下げる方法として、1フィンガトランジスタの入力アドミタンスの虚部と符号が異なり且つ絶対値が等しい入力アドミタンスの虚部を有する回路を並列に接続する。これにより、1フィンガトランジスタと負荷した回路の入力アドミタンスの虚部が互いに打ち消し合い、低いアドミタンスを実現できる。
図27はこの発明の実施の形態5に係るFETの構造パターンを示す図である。図27に示す実施の形態5に係るFETは、図17に示す実施の形態2に係るFETの構成と、図23に示す実施の形態3に係るFETの構成とを組み合わせたものである。
この図28に示すように、電圧振幅については、従来のFETの場合では約0.6の電圧振幅偏差があるが、実施の形態5に係るFETでは約0.1の電圧振幅偏差である。電圧位相についても、従来のFETでは約80°の電圧位相偏差があるのに対して、実施の形態5に係るFETでは約20°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。
Claims (5)
- 半導体基板上の活性領域に設けられた複数本のゲートフィンガと、前記活性領域に設けられ、前記ゲートフィンガを挟んで交互に配置された複数本のソースフィンガ及び複数本のドレインフィンガと、全ての前記ゲートフィンガの一端側を束ねるゲートバスとを備えた半導体装置において、
前記ゲートバスに接続された入力端子から入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートバスの両端に接続された終端回路を備えた
ことを特徴とする半導体装置。 - 前記終端回路は、前記入力端子の接続位置から最も離れた位置に接続された
ことを特徴とする請求項1記載の半導体装置。 - 前記終端回路は、前記ゲートバスに複数設けられた
ことを特徴とする請求項1記載の半導体装置。 - 前記終端回路は、
線路長が前記入力端子から入力される信号の周波数における半波長以下の長さである伝送線路と、
前記伝送線路に直列接続されたコンデンサとを有し、
前記終端回路の端部が接地された
ことを特徴とする請求項1記載の半導体装置。 - 前記終端回路は、
端部が開放され、線路長が前記入力端子から入力される信号の周波数における四分の一波長以上且つ半波長以下の長さである伝送線路を有する
ことを特徴とする請求項1記載の半導体装置。
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