JP2002530884A - Ｑ値の高い改良されたキャパシタ - Google Patents
Ｑ値の高い改良されたキャパシタInfo
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Abstract
(57)【要約】
Ｑ値の高い改良された容量性デバイスが、１つのモノリシック集積回路上に実現される。この新規なレイアウト技術は、上部導電性プレートと下部導電性プレートの金属コンタクト間の距離を低減してキャパシタの固有抵抗を低減することにより、キャパシタのＱ値（Ｑ）を改良する。このレイアウト技術は、下部導電性プレートからの金属コンタクトがストリップ間を通りかつ誘電層を通るよう、キャパシタの上部導電性プレートをストリップ状にレイアウトすることを必要とする。あるいは、エッチングにより上部導電性プレート中にアパチャを設けて、それにより、金属コンタクトが、アパチャを通って下部導電性プレートに接続するようにしてもよい。
Description
【０００１】 （発明の属する技術分野） 本発明は概して、半導体デバイスの製造に関する。本発明は具体的には、高品
質のキャパシタを半導体デバイス上に製造するための新規なレイアウト技術を特
定する。
質のキャパシタを半導体デバイス上に製造するための新規なレイアウト技術を特
定する。
【０００２】 （従来技術の説明） 共振回路または構成要素のＱ値（すなわち電気工学記号「Ｑ」）は、キャパシ
タ等の反応性構成要素（ｒｅａｃｔｉｖｅ ｃｏｍｐｏｎｅｎｔ）において蓄積
されるエネルギーの、抵抗性構成要素（ｒｅｓｉｓｔｉｖｅ ｃｏｍｐｏｎｅｎ
ｔ）において散逸されるエネルギーに対する比として規定される。単純な抵抗器
−インダクタ−キャパシタの回路では、インダクタおよびキャパシタがエネルギ
ーを蓄積する一方、抵抗器がそのエネルギーの一部を散逸する。直観でわかるよ
うに、抵抗が大きい場合、あらゆる初期振動は急速に減衰してゼロになる。抵抗
が小さいと回路はより長く振動し続ける。キャパシタの場合、Ｑは以下のように
規定される。
タ等の反応性構成要素（ｒｅａｃｔｉｖｅ ｃｏｍｐｏｎｅｎｔ）において蓄積
されるエネルギーの、抵抗性構成要素（ｒｅｓｉｓｔｉｖｅ ｃｏｍｐｏｎｅｎ
ｔ）において散逸されるエネルギーに対する比として規定される。単純な抵抗器
−インダクタ−キャパシタの回路では、インダクタおよびキャパシタがエネルギ
ーを蓄積する一方、抵抗器がそのエネルギーの一部を散逸する。直観でわかるよ
うに、抵抗が大きい場合、あらゆる初期振動は急速に減衰してゼロになる。抵抗
が小さいと回路はより長く振動し続ける。キャパシタの場合、Ｑは以下のように
規定される。
【０００３】
【数１】 等式（１）に見られるように、Ｑは、抵抗に反比例している。キャパシタのＱ
値に関連する主要成分は、デバイス内部の固有の直列抵抗である。高いＱを達成
するためには、等式（１）に示すように、キャパシタ中の抵抗を最小限にするべ
きである。
値に関連する主要成分は、デバイス内部の固有の直列抵抗である。高いＱを達成
するためには、等式（１）に示すように、キャパシタ中の抵抗を最小限にするべ
きである。
【０００４】 当該分野の水準は、図１に示すように、下部プレート上のコンタクトが半導体
層を通って貫通できるようにほぼ同じ面積の上部および下部導電性プレートを横
方向にずらしたキャパシタのレイアウトを表している。この従来技術において、
直列抵抗は主に、上部および下部プレートコンタクト間の大きな距離に起因する
。
層を通って貫通できるようにほぼ同じ面積の上部および下部導電性プレートを横
方向にずらしたキャパシタのレイアウトを表している。この従来技術において、
直列抵抗は主に、上部および下部プレートコンタクト間の大きな距離に起因する
。
【０００５】 そのため、コンタクト間の距離を低減し、それにより、等式（１）に示すよう
にキャパシタの固有抵抗成分（ｉｎｔｒｉｎｓｉｃ ｒｅｓｉｓｔｉｖｅ ｃｏ
ｍｐｏｎｅｎｔ）を低減する新規なレイアウトを提供する必要があった。直列抵
抗の低減を達成すれば、キャパシタのＱ値が最適化され得る。
にキャパシタの固有抵抗成分（ｉｎｔｒｉｎｓｉｃ ｒｅｓｉｓｔｉｖｅ ｃｏ
ｍｐｏｎｅｎｔ）を低減する新規なレイアウトを提供する必要があった。直列抵
抗の低減を達成すれば、キャパシタのＱ値が最適化され得る。
【０００６】 （発明の要旨） 本発明の目的は、半導体デバイス上のキャパシタのための新規なレイアウト技
術を提供することである。
術を提供することである。
【０００７】 本発明の別の目的は、キャパシタのＱ値を改良する新規なレイアウト技術を提
供することである。
供することである。
【０００８】 本発明の別の目的は、キャパシタに固有の直列抵抗を低減する新規なレイアウ
ト技術を提供することである。
ト技術を提供することである。
【０００９】 本発明の別の目的は、コスト効率の良い製造を提供する新規なレイアウト技術
を提供することである。
を提供することである。
【００１０】 本発明の１つの実施形態によれば、キャパシタのための改良されたレイアウト
技術は、少なくとも１つの下部導電性プレートと、前記少なくとも１つの下部プ
レートに結合された誘電層と、前記誘電層に結合された複数の上部導電性プレー
トと、前記少なくとも１つの下部導電性プレートに結合された複数の金属コンタ
クトであって、前記複数のコンタクトのうち少なくとも１つは、前記複数の上部
導電性プレートのうち２つにより形成されるギャップ間に位置する、複数の金属
コンタクトと、前記複数の上部導電性プレートに結合された第２の複数の金属コ
ンタクトとから構成される。
技術は、少なくとも１つの下部導電性プレートと、前記少なくとも１つの下部プ
レートに結合された誘電層と、前記誘電層に結合された複数の上部導電性プレー
トと、前記少なくとも１つの下部導電性プレートに結合された複数の金属コンタ
クトであって、前記複数のコンタクトのうち少なくとも１つは、前記複数の上部
導電性プレートのうち２つにより形成されるギャップ間に位置する、複数の金属
コンタクトと、前記複数の上部導電性プレートに結合された第２の複数の金属コ
ンタクトとから構成される。
【００１１】 本発明の別の実施形態によれば、下部導電性プレートは、１つのプレートであ
り得る。
り得る。
【００１２】 本発明の別の実施形態によれば、下部導電性プレートは、複数の導電性プレー
トであり得る。
トであり得る。
【００１３】 本発明の別の実施形態によれば、Ｑの高いキャパシタのための改良されたレイ
アウト技術は、下部導電性プレートと、前記少なくとも１つの下部プレートに結
合された誘電層と、前記誘電層に結合する上部導電性プレートであって、複数の
アパチャを含む、上部導電性プレートと、前記下部導電性プレートに結合された
複数の金属コンタクトであって、前記複数の金属コンタクトのうち少なくとも１
つは、前記上部導電性プレートに接触することなく前記複数のアパチャのうち少
なくとも１つを貫通する、複数の金属コンタクトと、前記上部導電性プレートに
結合された第２の複数の金属コンタクトとを含む。
アウト技術は、下部導電性プレートと、前記少なくとも１つの下部プレートに結
合された誘電層と、前記誘電層に結合する上部導電性プレートであって、複数の
アパチャを含む、上部導電性プレートと、前記下部導電性プレートに結合された
複数の金属コンタクトであって、前記複数の金属コンタクトのうち少なくとも１
つは、前記上部導電性プレートに接触することなく前記複数のアパチャのうち少
なくとも１つを貫通する、複数の金属コンタクトと、前記上部導電性プレートに
結合された第２の複数の金属コンタクトとを含む。
【００１４】 本発明の前述および他の目的、特徴ならびに利点は、添付図面に示す、以下の
本発明の好適な実施形態の説明からより詳細に明らかになる。
本発明の好適な実施形態の説明からより詳細に明らかになる。
【００１５】 （好適な実施形態の詳細な説明） 図２を参照すると、Ｑ値が高いキャパシタ１００のための改良されたレイアウ
ト技術が示されている。この改良されたレイアウト技術は、フィールド酸化物５
上に堆積される共通下部プレート１０と、複数の上部プレート２０と、下部プレ
ート１０および上部プレート２０の間の共通誘電層３０とを有するキャパシタを
含む。導電性材料の上部プレート２０は、公知のフォトリソグラフィーおよびエ
ッチング技術により、列状またはストリップ状にレイアウトされる。
ト技術が示されている。この改良されたレイアウト技術は、フィールド酸化物５
上に堆積される共通下部プレート１０と、複数の上部プレート２０と、下部プレ
ート１０および上部プレート２０の間の共通誘電層３０とを有するキャパシタを
含む。導電性材料の上部プレート２０は、公知のフォトリソグラフィーおよびエ
ッチング技術により、列状またはストリップ状にレイアウトされる。
【００１６】 非導電層５０は、図中では単層として示されているが、いくつかの非導電層を
アマルガム化したものであり得、上部プレート２０の導電性ストリップ間のアベ
ニューを充填し、そして、上部プレート２０を被覆し、これにより、下部プレー
ト１０と上部プレート２０とを互いに、および、以後の導電性層から隔離する。
各上部プレート２０は、１つ以上の金属コンタクト４５を有し、下部プレート１
０は、上部プレートのストリップ２０により形成されるアベニューを通って誘電
体３０および非導電層５０を貫通する複数のコンタクト４０を有する。金属コン
タクト４０および４５は、回路の残り部分に接続され得る。
アマルガム化したものであり得、上部プレート２０の導電性ストリップ間のアベ
ニューを充填し、そして、上部プレート２０を被覆し、これにより、下部プレー
ト１０と上部プレート２０とを互いに、および、以後の導電性層から隔離する。
各上部プレート２０は、１つ以上の金属コンタクト４５を有し、下部プレート１
０は、上部プレートのストリップ２０により形成されるアベニューを通って誘電
体３０および非導電層５０を貫通する複数のコンタクト４０を有する。金属コン
タクト４０および４５は、回路の残り部分に接続され得る。
【００１７】 図３を参照すると、同様の符号は同様の要素に対応しており、Ｑの高いキャパ
シタ１００のための改良されたレイアウト技術の第２の実施形態は、フィールド
酸化物５上の複数の下部プレート１１と、複数の上部プレート２０と、下部プレ
ート１１および上部プレート２０の間の共通誘電層３０とを含む。下部プレート
１１および導電性材料の上部プレート２０は、列状またはストリップ状にレイア
ウトされる。非導電層５０は、図中では単層として示されているが、前述の実施
形態と同様にいくつかの非導電層をアマルガム化したものであり得、上部プレー
ト２０の導電性ストリップ間のアベニューを充填し、そして、上部プレート２０
を被覆し、これにより、下部プレート１１と上部プレート２０とを互いに、およ
び、以後の導電性層から隔離する。
シタ１００のための改良されたレイアウト技術の第２の実施形態は、フィールド
酸化物５上の複数の下部プレート１１と、複数の上部プレート２０と、下部プレ
ート１１および上部プレート２０の間の共通誘電層３０とを含む。下部プレート
１１および導電性材料の上部プレート２０は、列状またはストリップ状にレイア
ウトされる。非導電層５０は、図中では単層として示されているが、前述の実施
形態と同様にいくつかの非導電層をアマルガム化したものであり得、上部プレー
ト２０の導電性ストリップ間のアベニューを充填し、そして、上部プレート２０
を被覆し、これにより、下部プレート１１と上部プレート２０とを互いに、およ
び、以後の導電性層から隔離する。
【００１８】 各下部プレート１１は、複数の上部プレート２０間に形成されるアベニュー中
のアパチャを通って誘電体３０および非導電層５０を貫通する１つ以上の金属コ
ンタクト４０に結合される。金属コンタクト４５は、上部プレート２０に結合さ
れる。金属コンタクト４０および４５はまた、半導体製造分野の当業者には公知
の多様な技術により回路の残り部分に接続され得る。
のアパチャを通って誘電体３０および非導電層５０を貫通する１つ以上の金属コ
ンタクト４０に結合される。金属コンタクト４５は、上部プレート２０に結合さ
れる。金属コンタクト４０および４５はまた、半導体製造分野の当業者には公知
の多様な技術により回路の残り部分に接続され得る。
【００１９】 図４Ａを参照すると、同様の符号は同様の要素を示しており、Ｑの高いキャパ
シタ１００のための改良されたレイアウト技術の別の実施形態は、１つの下部プ
レート１０と、複数のアパチャ２５および複数の表面金属コンタクト４５を有す
る１つの上部プレート２２と、下部プレート１０および上部プレート２２の間の
共通誘電層３０とを有するキャパシタを含む。前述の実施形態において記載した
保護非誘電層５０は、存在はするが、図示されていない。
シタ１００のための改良されたレイアウト技術の別の実施形態は、１つの下部プ
レート１０と、複数のアパチャ２５および複数の表面金属コンタクト４５を有す
る１つの上部プレート２２と、下部プレート１０および上部プレート２２の間の
共通誘電層３０とを有するキャパシタを含む。前述の実施形態において記載した
保護非誘電層５０は、存在はするが、図示されていない。
【００２０】 上部プレート２２中のアパチャ２５は、金属コンタクト４０（図示せず）が、
上部プレート２２に接触または短絡することなく下部プレート１０に接触するの
を可能にする。以下に説明する或る種の製造技術において、例えば上部プレート
２２がポリシリコンであり下部プレート１０が基板である（すなわちＭＯＳキャ
パシタである）場合、表面金属コンタクト４５は、フィールドアイランド（ｆｉ
ｅｌｄ ｉｓｌａｎｄ）４６すなわち二酸化ケイ素等の絶縁材料の薄膜上に位置
決めされる。
上部プレート２２に接触または短絡することなく下部プレート１０に接触するの
を可能にする。以下に説明する或る種の製造技術において、例えば上部プレート
２２がポリシリコンであり下部プレート１０が基板である（すなわちＭＯＳキャ
パシタである）場合、表面金属コンタクト４５は、フィールドアイランド（ｆｉ
ｅｌｄ ｉｓｌａｎｄ）４６すなわち二酸化ケイ素等の絶縁材料の薄膜上に位置
決めされる。
【００２１】 アパチャ２５は、図４Ａおよび４Ｂに示すように矩形であるが、当業者であれ
ば、他の多角形または円形の形状も可能であることを認識する。金属コンタクト
４０（図示せず）および４５は次に、半導体製造分野の当業者には公知の多様な
技術によって回路の残り部分に接続される。
ば、他の多角形または円形の形状も可能であることを認識する。金属コンタクト
４０（図示せず）および４５は次に、半導体製造分野の当業者には公知の多様な
技術によって回路の残り部分に接続される。
【００２２】 上述の各実施形態において、下部プレート１０、上部プレート２０および誘電
層３０の組成は、下記のように用途によって異なり得る。ただし、図２を各構成
の参照として用いる。１つの構成において、下部プレート１０は、酸化された単
結晶シリコン基板上に堆積される多結晶シリコン層である。誘電層３０は、下部
プレート１０を形成するポリシリコン層上に設置される。誘電層３０の特性につ
いては後述する。上部プレート２０は、誘電層３０上に堆積される第２の多結晶
シリコン層である。
層３０の組成は、下記のように用途によって異なり得る。ただし、図２を各構成
の参照として用いる。１つの構成において、下部プレート１０は、酸化された単
結晶シリコン基板上に堆積される多結晶シリコン層である。誘電層３０は、下部
プレート１０を形成するポリシリコン層上に設置される。誘電層３０の特性につ
いては後述する。上部プレート２０は、誘電層３０上に堆積される第２の多結晶
シリコン層である。
【００２３】 第２の構成において、下部プレート１０は、キャパシタンス特性を提供するよ
うドーピングされる単結晶シリコン基板である。誘電層３０はここでも、下部プ
レート１０上に設置される。上部プレート２０は、誘電層上に堆積される多結晶
シリコン層から構成される。
うドーピングされる単結晶シリコン基板である。誘電層３０はここでも、下部プ
レート１０上に設置される。上部プレート２０は、誘電層上に堆積される多結晶
シリコン層から構成される。
【００２４】 第３の構成において、下部プレート１０は、酸化された単結晶シリコン基板上
に堆積される多結晶シリコン層である。誘電層３０は、下部プレート１０上に設
置される。上部プレート２０は、金属組成物すなわちアルミニウム、銅または他
の導電性材料であり、誘電層３０上に堆積される。
に堆積される多結晶シリコン層である。誘電層３０は、下部プレート１０上に設
置される。上部プレート２０は、金属組成物すなわちアルミニウム、銅または他
の導電性材料であり、誘電層３０上に堆積される。
【００２５】 第４の構成において、下部プレート１０は、キャパシタンス特性を提供するよ
うドーピングされる単結晶シリコン基板である。誘電層３０はここでも、下部プ
レート１０上に設置される。上部プレート２０は、金属組成物すなわちアルミニ
ウム、銅または他の導電性材料であり、誘電層３０上に堆積される。
うドーピングされる単結晶シリコン基板である。誘電層３０はここでも、下部プ
レート１０上に設置される。上部プレート２０は、金属組成物すなわちアルミニ
ウム、銅または他の導電性材料であり、誘電層３０上に堆積される。
【００２６】 上記の多様な構成に記載の多結晶シリコン層（いわゆるポリシリコン、いわゆ
るポリ）は、半導体型の材料であり、結晶構造の一部として非晶質のような特性
を呈しても、呈さなくてもよい。上記の構成に記載の誘電層は、二酸化ケイ素、
窒化ケイ素、オキシ窒化物またはこれらの任意の組み合わせから構成され得る。
さらに、本発明は、実質的に上記と同じ結果を達成する下部および上部プレート
ならびに誘電層（例えば、シリコンオンインシュレータ）を形成するために用い
られる半導電性材料（すなわちポリシリコン）および導電性材料（すなわち金属
）のさらに別の構成も、本発明において想起されている。
るポリ）は、半導体型の材料であり、結晶構造の一部として非晶質のような特性
を呈しても、呈さなくてもよい。上記の構成に記載の誘電層は、二酸化ケイ素、
窒化ケイ素、オキシ窒化物またはこれらの任意の組み合わせから構成され得る。
さらに、本発明は、実質的に上記と同じ結果を達成する下部および上部プレート
ならびに誘電層（例えば、シリコンオンインシュレータ）を形成するために用い
られる半導電性材料（すなわちポリシリコン）および導電性材料（すなわち金属
）のさらに別の構成も、本発明において想起されている。
【００２７】 ストリップ、アベニューおよびアパチャ等のレイアウト技術を含む図２〜図４
に示すような下部プレート１０および上部プレート２０をパターニングするのに
、半導体プロセス分野で周知のフォトリソグラフィーおよびエッチング技術が用
いられ得る。キャパシタ１００のこれらの独特なレイアウト特徴によって、上部
プレート２０（あるいは上部プレート２２）に関連する金属コンタクト４５と、
下部プレート１０（あるいは下部プレート１１）に関連する金属コンタクト４０
との間の距離が制限され、それにより、固有抵抗成分が低減されて、キャパシタ
１００のＱ値が改良される。
に示すような下部プレート１０および上部プレート２０をパターニングするのに
、半導体プロセス分野で周知のフォトリソグラフィーおよびエッチング技術が用
いられ得る。キャパシタ１００のこれらの独特なレイアウト特徴によって、上部
プレート２０（あるいは上部プレート２２）に関連する金属コンタクト４５と、
下部プレート１０（あるいは下部プレート１１）に関連する金属コンタクト４０
との間の距離が制限され、それにより、固有抵抗成分が低減されて、キャパシタ
１００のＱ値が改良される。
【００２８】 本発明を、特に本発明の好適な実施形態に関して図示および記載してきたが、
当業者であれば、本発明において、形式および細部の変更が本発明の精神および
範囲を逸脱することなく可能であることを理解する。
当業者であれば、本発明において、形式および細部の変更が本発明の精神および
範囲を逸脱することなく可能であることを理解する。
【図１】 従来技術を示す図である。
【図２】 本発明の１つの実施形態の断面図である。
【図３】 本発明の第２の実施形態の断面図である。
【図４Ａ】 本発明の第３の実施形態の斜視図である。
【図４Ｂ】 本発明の第３の実施形態の上面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤック， ランディー エル． アメリカ合衆国 アリゾナ 85048， フ ェニックス， サウス 25ティーエイチ ストリート 16238 (72)発明者 セント アマンド， ロジャー アメリカ合衆国 アリゾナ 85284， テ ンペ， イースト ラ ビエベ レーン 1807 Ｆターム(参考） 5F033 HH04 HH05 HH08 HH11 JJ01 JJ07 KK01 KK04 KK05 KK08 KK11 LL01 NN34 QQ08 QQ37 RR00 VV10 XX03 XX08 5F038 AC05 AC17 CA10 EZ20
Claims (22)
- 【請求項１】 Ｑ値の高い改良されたキャパシタであって、該キャパシタは
、 少なくとも１つの下部導電性プレートと、 該少なくとも１つの下部プレートに結合された誘電層と、 該誘電層に結合する複数の上部導電性プレートと、 該少なくとも１つの下部導電性プレートに結合された複数の金属コンタクトで
あって、該複数のコンタクトのうち少なくとも１つは、該複数の上部導電性プレ
ートのうち２つにより形成されるギャップ間に位置する、複数の金属コンタクト
と、 該複数の上部導電性プレートに結合された第２の複数の金属コンタクトと、 を含み、該キャパシタは、１つのモノリシック集積回路上に実現される、キャ
パシタ。 - 【請求項２】 前記少なくとも１つの下部導電性プレートは、多結晶シリコ
ンおよび単結晶シリコン基板からなる群から選択される材料でできている、請求
項１に記載のキャパシタ。 - 【請求項３】 前記誘電層は、二酸化ケイ素、窒化ケイ素およびオキシ窒化
物からなる群から選択される材料でできている、請求項１に記載のキャパシタ。 - 【請求項４】 前記複数の上部導電性プレートは、多結晶シリコンおよび金
属からなる群から選択される材料でできている、請求項１に記載のキャパシタ。 - 【請求項５】 前記少なくとも１つの下部導電性プレートは、１つの導電性
プレートから構成される、請求項１に記載のキャパシタ。 - 【請求項６】 前記少なくとも１つの下部導電性プレートは、複数の下部導
電性プレートから構成される、請求項１に記載のキャパシタ。 - 【請求項７】 前記複数の下部導電性プレートは、導電性材料のストリップ
として構成される、請求項６に記載のキャパシタ。 - 【請求項８】 前記複数の下部導電性プレートは、誘電材料により互いに隔
離される、請求項７に記載のキャパシタ。 - 【請求項９】 前記複数の下部導電性プレートの各々が、前記第１の複数の
金属コンタクトのうち１つに結合される、請求項８に記載のキャパシタ。 - 【請求項１０】 前記複数の上部導電性プレートは、導電性材料のストリッ
プとして構成される、請求項１に記載のキャパシタ。 - 【請求項１１】 前記複数の上部導電性プレートは、誘電材料により互いに
隔離される、請求項１０に記載のキャパシタ。 - 【請求項１２】 前記複数の上部導電性プレートの各々が、前記第２の複数
の金属コンタクトのうち１つに結合される、請求項１１に記載のキャパシタ。 - 【請求項１３】 キャパシタに固有の直列抵抗が低減されている、請求項１
に記載のキャパシタ。 - 【請求項１４】 前記キャパシタのＱ値が改良されている、請求項１に記載
のキャパシタ。 - 【請求項１５】 前記キャパシタは、１つのモノリシック集積回路上に実現
される、請求項１に記載のキャパシタ。 - 【請求項１６】 Ｑ値の高い改良されたキャパシタであって、該キャパシタ
は、 下部導電性プレートと、 該少なくとも１つの下部プレートに結合された誘電層と、 該誘電層に結合する上部導電性プレートであって、複数のアパチャを含む、上
部導電性プレートと、 該下部導電性プレートに結合された複数の金属コンタクトであって、該複数の
金属コンタクトのうち少なくとも１つは、該上部導電性プレートに接触すること
なく該複数のアパチャのうち少なくとも１つを貫通する、複数の金属コンタクト
と、 該上部導電性プレートに結合された第２の複数の金属コンタクトと、 を含み、該キャパシタは、１つのモノリシック集積回路上に実現される、キャ
パシタ。 - 【請求項１７】 前記下部導電性プレートは、多結晶シリコンおよび単結晶
シリコン基板からなる群から選択される材料でできている、請求項１６に記載の
キャパシタ。 - 【請求項１８】 前記誘電層は、二酸化ケイ素、窒化ケイ素およびオキシ窒
化物からなる群から選択される材料でできている、請求項１６に記載のキャパシ
タ。 - 【請求項１９】 前記上部導電性プレートは、多結晶シリコンおよび金属か
らなる群から選択される材料でできている、請求項１６に記載のキャパシタ。 - 【請求項２０】 キャパシタに固有の直列抵抗が低減されている、請求項１
６に記載のキャパシタ。 - 【請求項２１】 前記キャパシタのＱ値が改良されている、請求項１６に記
載のキャパシタ。 - 【請求項２２】 前記キャパシタは、１つのモノリシック集積回路上に実現
される、請求項１６に記載のキャパシタ。
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