CN102176457B

CN102176457B - 具有电容器的半导体器件及其制造方法

Info

Publication number: CN102176457B
Application number: CN201110096648.XA
Authority: CN
Inventors: 立花宏俊
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Memory Solution Ltd
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2016-01-13
Anticipated expiration: 2026-09-27
Also published as: CN102176457A

Abstract

提供一种半导体器件，其能够防止电容器的大面积化而引起TDDB下降。在半导体衬底上形成有电容器。电容器具有以下部电极、电容器电介质膜以及上部电极的顺序层叠这些的结构。当设下部电极和上部电极经由电介质膜而相对的电容区域的面积为S，电容区域的外周线的总长度为L时，面积S为1000μm²以上，L/S为0.4μm^-1以上。

Description

具有电容器的半导体器件及其制造方法

本申请是申请号为200680055950.8(国际申请号：PCT/JP2006/319122)、申请日为2006年9月27日、发明名称为“具有电容器的半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及具有电容器的半导体器件，尤其涉及具有与平滑电容器的结构相符的电容器的半导体器件，所述平滑电容器使用了由铁电材料形成的电容器电介质膜。

背景技术

在下述专利文献1中公开的铁电存储器(FRAM)中，作为半导体元件的电源电路用平滑电容器，使用铁电电容器。由于平滑电容器与铁电存储器的各存储单元内的电容器(单元电容器)同时形成，因此不需要增加用于形成平滑电容器的新的工序。另外，由于将铁电材料用作为电容器电介质膜，所以与通常使用绝缘材料的情况相比，容易使静电电容变大。

专利文献1：国际公开第2006/011196号小册子。

发明内容

发明所要解决的课题

对于平滑电容器而言，要求其电容比单元电容器大。因此，平滑电容器所占的面积会大于单元电容器所占的面积。通过本申请的发明人的评价实验得出，存在当电容器的面积增大时电破坏寿命(TDDB：TimeDependentDielectricBreakdown)变短的倾向。因此，即使在单元电容器具有充分的TDDB的情况下，产品寿命也受平滑电容器的TDDB的限制。

本发明的目的是提供一种能够防止电容器的大面积化而导致TDDB下降的半导体器件及其制造方法。

用于解决课题的手段

根据本发明的一个观点，提供一种半导体器件，具有：半导体衬底，电容器，其形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成，当设下部电极和上部电极隔着电介质膜而相对置的电容区域的面积为S，该电容区域的外周线的总长度为L时，面积S为1000μm²以上，L/S为0.4μm^-1以上。

根据本发明的另一个观点，提供一种半导体器件，具有：半导体衬底，

电容器，其形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成；在俯视观察下，所述上部电极被包围在所述下部电极内，并且由相互分离的多个图形构成。

根据本发明的又一其他观点，提供一种半导体器件的制造方法，其包括：在半导体衬底上形成电容器的工序，其中，该电容器通过按顺序层叠下部电极、由铁电材料构成的电容器电介质膜以及上部电极而构成，当设下部电极和上部电极隔着电介质膜而相对置的电容区域的面积为S，该电容区域的外周线的总长度为L时，面积S为1000μm²以上，L/S为0.4μm^-1以上，通过对所述电容器进行加热，改善所述电容器电介质膜的膜品质的工序。

发明效果

使电容器采用上述结构，即使电容器面积增大也能够抑制其TDDB(TimeDependentDielectricBreakdown)的平均损坏时间(MTTF：MeanTimeToFailure)的劣化。

附图说明

图1是第一实施例的半导体器件的等效电路图。

图2是第一实施例的半导体器件的制造过程中的剖视图(其一)。

图3是第一实施例的半导体器件的制造过程中的剖视图(其二)。

图4是第一实施例的半导体器件的制造过程中的剖视图(其三)。

图5是第一实施例的半导体器件的制造过程中的剖视图(其四)。

图6是第一实施例的半导体器件的剖视图。

图7A是第一实施例的半导体器件的平滑电容器的俯视图，图7B是现有的平滑电容器的俯视图。

图8A是表示平滑电容器的上部电极宽度和MTTF之间的关系的坐标图(graph)，图8B是表示上部电极的外周长与面积的比和MTTF之间的关系的坐标图。

图9A是第二实施例的半导体器件的平滑电容器的俯视图，图9B是第二实施例的变更例的半导体器件的平滑电容器的俯视图。

图10是第三实施例的半导体器件的平滑电容器的俯视图。

图11是第四实施例的半导体器件的剖视图。

附图标记说明

1存储单元部

2电源电路部

10MOS晶体管

11单元电容器

21平滑电容器

30半导体衬底

31元件分离绝缘膜

33金属硅化物膜

34盖膜(capfilm)

35阱

36阱接触扩散层

37金属硅化物膜

40氮氧化硅膜

41、61、99、101、122、151、158层间绝缘膜

43～46、81～87、115～117、125、126、160、165、168导电插件

50氮氧化硅膜

51氧化硅膜

52氧化铝膜

53铂(Pt)膜

54铁电膜

54a、54b电容器铁电膜

55氧化铱膜

55a、55b上部电极

58、60氧化铝膜

62防氢扩散膜

63基底膜

71～77通孔

91～95、171、172、173配线

100覆膜(coverfilm)

121防氧化膜

130a下部电极

131a电介质膜

132a上部电极

133a氢阻挡膜

150保护膜

158阻挡膜

具体实施方式

在图1中示出了第一实施例的半导体器件的等效电路图。实施例的半导体器件包括存储单元部1以及电源电路部2。

在存储单元部1中，在图1的沿着横向延伸的多条字线(wordline)WL和沿着纵向延伸的多条位线(bitline)BL的各个交叉处配置有一个存储单元。各个存储单元由MOS晶体管(开关元件)10和铁电电容器11构成。与字线WL对应地配置有板线(plateline)PL。

MOS晶体管10的栅电极连接在字线WL上，源极连接在位线BL上，漏极连接至铁电电容器11的一个电极。铁电电容器11的另一个电极连接在对应的板线PL上。当对字线WL施加电信号，使MOS晶体管10处于导通状态时，相当于位线BL和板线PL之间的电位差的电压施加在铁电电容器11上，从而读入数据。另外，通过使MOS晶体管10处于导通状态，与铁电电容器11的自发极化的极性相对应向位线BL输出电信号，从而读出数据。

电源电路部2包括电源电压线V_DD、接地线GND以及将两者进行连接的平滑电容器21。平滑电容器21的电容器电介质膜由与存储单元部的电容器(以下称之为“单元电容器”)11的电容器电介质膜相同的铁电材料形成。

下面，参照图2～图6，对第一实施例的半导体器件的制造方法进行说明。在图2～图6中，左侧示出了存储单元部1的剖视图，右侧示出了电源电路部2的剖视图。

如图2所示，在由硅形成的半导体衬底30的表层部上形成规定的阱。通过浅沟槽隔离(STI：ShallowTrenchIsolation)等，形成元件分离绝缘膜31，并划定活性区域。在存储单元部1的活性区域内形成MOS晶体管10。MOS晶体管10包括栅极绝缘膜10I、栅电极10G、源极及漏极扩散层10S、10D、侧壁隔离层10W。在源极及漏极扩散层10S、10D的表面上形成有由二硅化钴(CoSi₂)等构成的金属硅化物膜33。在栅电极10G的上表面形成有由二硅化钴等组成的盖膜34。MOS晶体管10可以利用公知的成膜方法、光刻法、离子注入、蚀刻、形成硅化物的技术等来形成。

在配置了MOS晶体管10的活性区域内配置有另一个MOS晶体管。两个MOS晶体管共用一个源极扩散层10S。

在电源电路部2中，在活性区域内形成有p型阱35，在其表层部形成有p型阱接触扩散层36。在阱接触扩散曾36的表面形成有由二硅化钴等构成的金属硅化物膜37。阱接触扩散层36与同一衬底上的pMOS晶体管的源极及漏极扩散层同时形成。金属硅化物膜37与配置在MOS晶体管的源极及漏极扩散层表面的金属硅化物膜33同时形成。

在衬底上，通过CVD(ChemicalVaporDeposition：化学气相沉积)形成氮氧化硅膜40，以覆盖MOS晶体管10。进而，在氮氧化硅膜40上，通过CVD形成由氧化硅构成的层间绝缘膜41。在形成层间绝缘膜41时，氮氧化硅膜40防止水分侵入至栅极绝缘膜10I等。通过化学机械研磨(CMP：Chemicalmechanicalpolishing)，对层间绝缘膜41的表面进行平坦化。此时，堆积在栅电极10G上方的氮氧化硅膜40发挥研磨阻止膜的作用。

形成贯通层间绝缘膜41以及氮氧化硅膜40的多个通孔。用TiN等阻挡金属膜覆盖这些通孔内表面，进而向通孔内填充钨(W)等插件43～46。阻挡金属膜以及插件43～46可以通过形成公知的TiN膜、形成W膜以及通过CMP来形成。插件43以及44分别与MOS晶体管10的漏极扩散层10D以及源极扩散层10S连接。插件45与另一MOS晶体管的漏极扩散层连接。插件46与电源电路部2的活性区域上的阱接触扩散层36连接。

MOS晶体管10对应于一个存储单元，同一活性区域内的另一MOS晶体管对应于另一存储单元。下面，着眼于与MOS晶体管10对应的存储单元进行说明，关于与另一MOS晶体管对应的存储单元，省略说明。

在层间绝缘膜41上，通过CVD形成厚度为130nm的氮氧化硅膜50。在其上，通过使用了O₂和TEOS的CVD，形成厚度为130nm的氧化硅膜51。在氧化硅膜51上形成厚度为20nm的氧化铝膜52。氧化铝膜52可以通过溅射、有机金属化学气相沉积(MOCVD)等来形成。另外，也可以利用通过下述化学式表示的水解来形成氧化铝膜52。

(化学式)

2AlCl₃+3H₂O→Al₂O₃+6HCl↑

在氧化铝膜52上，通过溅射来形成厚度为150nm的铂(Pt)膜53。在Pt膜53上，形成由Pb(Zr，Ti)O₃(PZT)构成的厚度为150nm的铁电膜54。铁电膜54可以通过MOCVD、溅射等来形成。此外，铁电膜54，除了可以由PZT形成以外，也可以由(Pb，La)(Zr，Ti)O₃(PLZT)、SrBi₂Ta₂O₉(SBT)等氧化物铁电材料形成。

在铁电膜54上，形成厚度为250nm的氧化铱膜55。下面，对氧化铱膜55的形成方法进行说明。首先，在下述条件下，仅将氧化铱膜堆积为厚50nm。

靶：金属Ir；

溅射气体：氧气和氩气的混合气体；

压力：0.8Pa；

氧气流量：100sccm；

氩气容量：100sccm；

衬底温度：室温；

RF功率：1kW。

之后，将RF功率提高至2kW，仅将氧化铱膜堆积为厚200nm。由此，氧化铱膜55的上层部分的氧气浓度变得低于下层部分的氧气浓度。

用抗蚀图形覆盖氧化铱膜55表面的规定的一部分区域，对氧化铱膜55和铁电膜54进行干刻。

如图3所示，在存储单元部1上残留由氧化铱构成的上部电极55a和由PZT构成的电容器铁电膜54a，在电源电路部2上残留由氧化铱构成的上部电极55b和由PZT构成的电容器铁电膜54b。存储单元部1的上部电极55a和电容器铁电膜54a的层叠结构配置在不与MOS晶体管10重叠的位置上，电源电路部2的上部电极55b和电容器铁电膜54b的层叠结构配置在不与插件46重叠的位置上。关于电源电路部2的上部电极55b的平面形状，将在后面参照图7A～图7C以及图8A、图8B进行详细说明。

在去除抗蚀图形后，形成厚度为20nm的氧化铝膜58，以覆盖由存储单元部1的电容器铁电膜54a和上部电极55a构成的层叠结构的表面，由电源电路部2的电容器铁电膜54b和上部电极55b构成的层叠结构的表面，以及Pt膜53的表面。

用抗蚀图形覆盖氧化铝膜58表面的包括上部电极55a在内的区域以及包括上部电极55b在内的区域，对氧化铝膜58、Pt膜53、其下面的氧化铝膜52进行干刻。

如图4所示，在存储单元部1上残留由Pt构成的下部电极53a，在电源电路部2上残留由Pt构成的下部电极53b。下部电极53a、电容器铁电膜54a以及上部电极55a构成单元电容器11，下部电极53b、电容器铁电膜54b以及上部电极55b构成平滑电容器21。这样，同时形成单元电容器11和平滑电容器21，两者具有相同的层叠结构。

在下部电极53a以及53b的下面分别残留氧化铝膜52a以及52b。在进行该蚀刻时，配置在氧化铝膜52下面的氧化硅膜51中的没有被抗蚀图形覆盖的区域的上层部也被蚀刻。例如，没有被抗蚀图形覆盖的区域的氧化硅膜51的厚度变薄至40nm。在下部电极53a的上表面、电容器铁电膜54a的侧面以及上部电极55a的表面上残留氧化铝膜58a，在下部电极53b的上表面、电容器铁电膜54b的侧面以及上部电极55b的表面上残留氧化铝膜58b。

如图5所示，用厚度为20nm的氧化铝膜60覆盖露出的整个表面。通过使用了O₂和TEOS的CVD，在氧化铝膜60上形成由氧化硅构成的层间绝缘膜61。通过CMP，对层间绝缘膜61的表面进行平坦化。通过该平坦化处理，使没有配置单元电容器11及平滑电容器21的区域的层间绝缘膜61的厚度成为例如980nm。

在进行层间绝缘膜61的表面的平坦化处理之前，或者在进行平坦化处理之后，使层间绝缘膜61暴露在N₂或者N₂O等离子中。通过该等离子处理，能够减少层间绝缘膜中的水分，能够改善膜品质。优选等离子处理时的衬底温度为200℃～450℃。

在进行过平坦化处理的层间绝缘膜61上，形成由氧化铝构成的厚度为20nm的防氢扩散膜62。进而在其上表面形成由氧化硅构成的厚度为300nm的基底膜63。基底膜63使通过与层间绝缘膜61相同的方法而形成的。

如图6所示，形成通孔71～78。通孔71从基底膜63的上表面通过单元电容器11的上部电极55a的旁边到达下部电极53a的上表面。通孔72从基底膜63的上表面到达单元电容器11的上部电极55a的上表面。通孔73从基底膜63的上表面到达漏极扩散层10D上的插件43的上表面。通孔74从基底膜63的上表面到达源极扩散层10S上的插件44的上表面。通孔75从基底膜63的上表面到达电源电路部2的阱接触扩散层36上的插件46的上表面。通孔76从基底膜63的上表面到达平滑电容器21的上部电极55b的上表面。通孔77从基底膜63的上表面通过平滑电容器21的上部电极55b的旁边到达下部电极53b的上表面。用由TiN等构成的阻挡金属膜覆盖通孔71～77的内部，在通孔71～77内分别填充W等插件81～87。

在氧气环境、氮气环境或者它们的混合环境中，用400℃～600℃的温度进行热处理。通过该热处理，目前为止的工序中发生的单元电容器11以及平滑电容器21的特性的劣化能够恢复。

在基底膜63上形成由铝(Al)、Al-Cu合金等构成的配线91～95。配线91经由插件81与单元电容器11的下部电极53a连接。配线92将插件82和83连接。由此，MOS晶体管10的漏极扩散层10D与单元电容器11的上部电极55a连接。配线93经由插件84与MOS晶体管10的源极扩散层10S连接。配线94将插件85和86进行连接。由此，平滑电容器21的上部电极55b与阱接触扩散层36连接。配线95经由插件87与平滑电容器21的下部电极53b连接。基底膜63防止配线91～95直接连接到防氢扩散膜62上。

配线材料和防氢扩散膜62的材料的组合有时相互影响。在这样的情况下，优选配置由与防氢扩散膜62不同的绝缘材料形成的基底膜63。

在配线91～95上形成层间绝缘膜99。在层间绝缘膜99上形成规定的通

在配线91～95上形成层间绝缘膜99。在层间绝缘膜99上形成规定的通孔，并在这些通孔内填充插件。配线93经由插件与图1所示的位线BL连接，配线95经由插件与图1所示的电源电压线V_DD连接。位线BL以及电源电压线V_DD配置在比层间绝缘膜99还靠上的配线层内。配线91构成图1所示的板线PL。此外，MOS晶体管10的栅电极10G在垂直于图6的纸面的方向上延伸，兼作图1所示的字线WL。配线94构成图1所示的接地线GND或者与上层的接地线GND连接。

在图7A中示出了实施例的半导体器件的平滑电容器21的俯视图。上部电极55b被包围在下部电极53b内。电容器电介质膜54b的平面形状与上部电极55b相同或者稍微大于上部电极55b。在上部电极55b内配置与上部电极55b连接的插件86，在下部电极53b内并且在电容器电介质膜54b的外侧配置与下部电极53b连接的插件85。上部电极55b的平面形状为长方形。设上部电极55b长边的长度为L，短边的长度为W。作为一个例子上部电极55b的面积为2500μm²。

在图7B中示出了现有的平滑电容器的俯视图。现有的平滑电容器21的上部电极55b的平面形状大致为正方形。当想要设上部电极55b的面积为2500μm²时，将一边的长度设为50μm²即可。

在图8A中示出上部电极55b的宽度W和平均故障时间(MTTF)之间的关系。在图8B中示出上部电极55b的外周长与面积的比和MTTF之间的关系。对于图8A的横轴，用单位“μm”表示上部电极55b的宽度，对于图8B的横轴，用单位“μm^-1”表示上部电极55b的外周长/面积。对于图8A以及图8B的纵轴，用将MTTF最长的样品的MTTF设为1的不定单位表示MTTF。设上部电极55b的面积为2500μm²。

图8A以及图8B的菱形、正方形以及三角形分别表示与上部电极55b连接的插件86为1个、100个以及250个的样品。如图7B所示，宽度W为50μm的样品的上部电极55b的平面形状为正方形。使这些样品的温度维持在125℃，对电容器施加10.5V的电压，来测定MTTF。将漏电流增加到初始值的10倍后的状态判断为故障。整个电容器的63％发生故障所需要的时间为MTTF。

可知，在宽度W为5μm以下的区域，当使上部电极55b的宽度W变细(即，使外周长变长)时，MTTF变长。特别是，当宽度W变为2μm以下时，可知MTTF的改善非常明显。下面，对MTTF被改善的理由进行研究。

在上述实施例的制造方法中，在形成了图6所示的插件81～87后，在氧气环境、氮气环境或者它们的混合环境中，用400℃～600℃的温度进行热处理。通过该处理，目前为止的工序中发生的单元电容器11以及平滑电容器21的特性的劣化能够恢复。具体地说，能够使由铁电构成的电容器电介质膜54a以及54b的劣化恢复。

在该还原退火中，电容器电介质膜54a以及54b被上部电极55a以及55b覆盖。可以认为，通过还原退火，从没有被上部电极55a以及55b覆盖的端面起，改善电容器电介质膜54a以及54b的膜品质。被上部电极55a以及55b覆盖的部分，即使进行还原退火也难以改善膜品质。

如图7B所示，当上部电极55b为正方形时，难以改善从上部电极55b边缘离开的中心附近区域中的电容器电介质膜54b的膜品质。相对于此，在实施例的半导体器件中，如图7A所示，上部电极55b具有细长的形状。因此，与图7B所示的情况相比，从上部电极55b的边缘到中心部的距离变短，在电容器电介质膜54b的几乎整个区域，膜品质的改善变得容易。由此，可以考虑到当使上部电极55b的宽度w变细时，电容器的MTTF变长。

在上述实施例中，设上部电极55b的面积为2500μm²，但是设为其他面积的情况下也可以得到因上部电极55b的宽度W变细而改善MTTF的效果。此外，在上部电极55b的面积为单元电容器左右的大小的情况下，由于从其边缘到中心部的距离不会变长，因此不一定需要使其平面形状变得细长。当如平滑电容器那样需要大面积时，可以得到使上部电极55b变得细长的特殊的效果。当设上部电极55b和下部电极53b相对的部分的面积为S时，在面积S为1000μm²以上的情况下，可以得到特别好的效果。

另外，在上述实施例中，上部电极55b的平面形状为长方形，但是也可以是更一般的细长的带状形状。在面积S为1000μm²以上的情况下，通过使上部电极55b的平面形状采用包括宽度为5μm以下的带状部分的形状，能够有效地改善该带状部分的电容器电介质膜54b的膜品质。

相反地，若使上部电极55b过细，则用于与上部电极55b连接的通孔的对位变得困难。而且，根据与电容器电介质膜54b的膜厚度(约为0.15μm)的关系，若使上部电极55b过细，则电力线的泄漏增多。因此，上部电极55b的宽度W优选1.0μm以上。

另外，使上部电极55b的面积S保持恒定，使其宽度W变细相当于使其外周线的长度L变长。如图8B所示，当面积S为1000μm²以上时，优选L/S为0.4μm^-1以上的平面形状。

在图9A中示出第二实施例的半导体器件的平滑电容器的俯视图。在第一实施例中，用一个连续图形构成了上部电极55b，但是在第二实施例中，上部电极55b以及电容器电介质膜54b由相互分离的多个图形构成。若用多个图形构成上部电极55b，则与用一个正方形图形构成的情况相比，各图形变小，从而从其边缘到中心部的距离变短。因此，与第一实施例的情况相同，可以延长电容器的MTTF。例如，若用1428个1.15μm×1.8μm的长方形图形构成上部电极55b，则上部电极55b的面积为2955.96μm²。该电容器的MTTF是用一边长度为50μm的正方形图形构成了上部电极55b的电容器的约4倍。

在第二实施例的情况下，需要与构成上部电极55b的多个图形的每一个对应来配置通孔。图9A表示对一个图形配置了一个通孔的情况。如图9B所示，也可以对一个图形配置2个通孔，也可以配置3个以上的通孔。

在第二实施例中，为了改善电容器电介质膜54b的膜品质，优选使构成上部电极55b的各图形形成为都在一边长度为5μm的正方形的范围内的形状。

另外，构成上部电极55b的各图形也可以是如图7A所示的上部电极55b那样的带状的平面形状。

在图10中示出第三实施例的半导体器件的平滑电容器的俯视图。在第一实施例中，用一个带状部分构成了上部电极55b，但是在第三实施例中，多个带状部分连接在一起。在第三实施例的情况下，也可以通过将带状部分的各个宽度设为与第一实施例的情况相同的5μm以下，得到延长MTTF的效果。

下面，参照图11，对第四实施例的半导体器件进行说明。

在图11中示出存储单元部1以及电源电路部2的剖视图。半导体衬底30、元件分离绝缘膜31、MOS晶体管10、p型阱35、阱接触扩散层37、金属硅化物膜33、37的结构与图2所示的第一实施例的半导体器件结构相同。

在半导体衬底30上，形成有由氮氧化硅(SiON)构成的厚度为200nm的覆膜100，以覆盖MOS晶体管10。在其上表面，形成有由氧化硅(SiO₂)构成的层间绝缘膜101。层间绝缘膜101的表面被进行过平坦化处理，基底的平坦的区域中的层间绝缘膜101的厚度为700nm。

在层间绝缘膜101以及覆膜100上形成有通孔，所述通孔分别到达MOS晶体管10的栅极区域10D上的金属硅化物膜33、源极区域10S上的金属硅化物膜33以及阱接触扩散层36上的金属硅化物膜37。通孔的直径为0.25μm。该通孔的内表面被粘合膜覆盖，在通孔内分别填充有由钨(W)构成的导电插件115、116以及117。导电插件115与栅极区域10D连接，导电插件116与源极区域10S连接，导电插件117与阱接触扩散层36连接。通孔内的粘合膜具有2层结构，按厚度为30nm的Ti膜和厚度为20nm的TiN膜的顺序这些而成。

在层间绝缘膜101上形成有由SiON构成的厚度为130nm的防氧化膜121。在其上面形成有由SiO₂构成的厚度为300nm的层间绝缘膜122。此外，代替SiON，也可以由氮化硅(SiN)或者氧化铝(AlO)形成防氧化膜121。

形成有贯通层间绝缘膜122以及防氧化膜121，并且分别到达下层的导电插件115以及117的上表面的通孔。通孔的直径为0.25μm。该通孔的内包面被粘合膜覆盖，在通孔内填充有由W构成的导电插件125以及126。粘合膜具有2层结构，按厚度为30nm的Ti膜和厚度为20nm的TiN膜的顺序层叠这些而成。导电插件125经由其下面的导电插件115与漏极区域10D连接。另一导电插件126经由其下面的导电插件117与阱接触扩散层36连接。

在导电插件125、126以及层间绝缘膜122上配置有单元电容器11，使其在俯视观察下包围导电插件125，另外配置有平滑电容器21，使其在俯视观察下包围导电插件126。单元电容器11具有下部电极130a、电介质膜131a、上部电极132a以此顺序层叠的结构。下部电极130a是5层结构，从衬底侧依次层叠有基底导电膜、结晶性改善膜、氧气阻挡膜、中间层以及上部导电膜。

基底导电膜由(111)取向了的TiN构成，其厚度为100nm。基底导电膜具有补偿导电插件125上表面和层间绝缘膜122上表面之间的高低差，进行平坦化处理的功能。

结晶性改善膜由(111)取向了的TiN构成，其厚度为20nm。此外，也可以由Ti、Pt、Ir、Re、Ru、Pd、Os、或者这些金属的合金代替TiN，形成结晶性改善膜。当形成结晶性改善膜的导电材料具有面心立方结构时，进行(111)取向，当具有密排六方结构时，进行(002)取向。

氧气阻挡膜由TiAlN形成，其厚度为100nm，防止氧气扩散，防止其下面的导电插件125被氧化。另外，氧气阻挡膜与其下面的结晶性改善膜的取向性一样，也是(111)取向。

上部导电膜由Ir形成，其厚度为100nm。上部导电膜的取向性与氧气阻挡膜一样，也是(111)取向。也可以由Pt等铂金族的金属或者PtO、IrO、SrRuO₃等导电性氧化物代替Ir，形成上部导电膜。

中间层由包括氧气阻挡膜的至少一个构成元素和上部导电膜的至少一个构成元素的合金形成。当上部导电膜由Ir或者IrO形成时，中间层由IrAl合金形成。

电介质膜131a由具有钙钛矿结构或者铋层状结构的铁电形成，其厚度在100nm～130nm的范围内。作为可使用的铁电材料，可以列举钛酸锆酸铅(PZT)、渗杂La的PZT(PLZT)、微量渗杂Ca、Sr或者Si的PZT类材料、SrBi₂Ta₂O₉(SBT、Yl)、SrBi₂(Ta，Nb)₂O₉(SBTN、YZ)、(Bi，La)₄Ti₃O₁₂(BLT)等。

上部电极132a由SrO形成。更详细地说，上部电极132a由下层部分和上层部分构成，该下层部分的氧的组成比大于等于1小于2，该上层部分的氧组成比大于上层部分的氧组成比，接近化学计量的组成比即2。下层部分的厚度为50nm，上层部分的厚度在100nm～300nm范围内。

在上部电极132a上配置有氢阻挡膜133a。氢阻挡膜133a由Ir形成，其厚度为100nm。此外，也可以由Pt或者SrRuO₃等代替Ir，形成氢阻挡膜133a。

平滑电容器21由下部电极130b、电介质膜131b以及上部电极132b构成。平滑电容器21的层叠结构与单元电容器11的层叠结构相同。在上部电极132b上形成有氢阻挡膜133b。

在层间绝缘膜122上形成有保护膜150，以覆盖单元电容器11以及平滑电容器21。保护膜150由AlO形成，其厚度约为20nm。

在保护膜150上形成有由SiO₂构成的层间绝缘膜151。层间绝缘膜151的上表面被平坦化。在进行过平坦化处理的层间绝缘膜151上形成有由AlO构成的阻挡膜157。阻挡膜157的厚度在20nm～100nm的范围内。

在阻挡膜157上形成有由SiO₂构成的厚度为800nm～1000nm的层间绝缘膜158。也可以由SiON或者SiN代替SiO₂，形成层间绝缘膜158。

形成有通孔，所述通孔贯通从保护膜150到层间绝缘膜158的层叠结构，到达单元电容器11上的氢阻挡膜133a。该通孔的内表面被粘合膜覆盖，在通孔内填充有由W构成的导电插件160。还形成有通孔，所述通孔贯通从防氧化膜121到层间绝缘膜158的层叠结构，到达导电插件116。该通孔的内表面被粘合膜覆盖，在通孔内填充有由W构成的导电插件165。这些粘合膜既可以由TiN膜单层构成，也可以由Ti膜和TiN膜2层构成。

在电源电路部2中，形成有通孔，所述通孔贯通从保护膜150到层间绝缘膜158的层叠结构，到达平滑电容器21上的氢阻挡膜133b。该通孔的内表面被粘合膜覆盖，在通孔内填充有由W构成的导电插件168。

在层间绝缘膜158上形成有配线171～173。配线171～173具有5层结构，按厚度为60nm的Ti膜、厚度为30nm的TiN膜、厚度为360nm的AlCu合金膜、厚度为5nm的Ti膜以及厚度为70nm的TiN膜的顺序层叠这些而成。

配线171经由其下面的导电插件160与单元电容器11的上部电极132a连接，相当于图1所示的板线PL。配线172经由其下面的导电插件165以及116与MOS晶体管10的源极区域10S连接，相当于图1所示的位线BL。栅电极10G兼作图1所示的字线WL。

配线173经由其下面的导电插件168与平滑电容器21的上部电极132b连接。配线173相当于图1所示的电源电压线V_DD。平滑电容器21的下部电极130b经由其下面的导电插件126以及117与阱接触扩散层36连接。阱接触扩散层36以及p型阱35与图1所示的接地线GND连接。

平滑电容器21具有与图7A所示的第一实施例的半导体器件的平滑电容器21的上部电极55b相同的平面形状。另外，也可以是与图10所示的第三实施例的半导体器件的平滑电容器21的上部电极55b相同的平面形状。在第四实施例中，使用相同的蚀刻掩膜，在平滑电容器21的上部电极到下部电极刻画图形。因此，无法如图9A以及图9B所示的那样由相互分离的多个图形构成平滑电容器21。

在如第四实施例那样，在导电插件上分别层叠了单元电容器11以及平滑电容器21的结构的半导体器件中，也能够与第一实施例的情况一样，延长平滑电容器21的MTTF。

在上述实施例中，对平滑电容器的上部电极的平面形状进行了说明，但是采用上述平面形状的效果不限定于平滑电容器，也可以适用于其它用途的电容器。特别是，适用于面积占1000μm²以上的铁电电容器，可以得到显著的效果。

通过以上实施例对本发明进行了说明，但是本发明并不限定于这些实施例。对本领域技术人员来说，例如进行各种变更、改良以及组合等是显而易见的。

Claims

1.一种半导体器件，其特征在于，具有：

半导体衬底，

多个电容器，它们形成在所述半导体衬底上，通过按顺序层叠下部电极、电容器电介质膜以及上部电极而构成；

在俯视观察下，所述多个电容器的各自的所述上部电极和所述电容器电介质膜被包围在所述下部电极内，并且由相互分离的多个图形构成；

构成所述上部电极的多个图形中的每一个图形的平面形状是包括宽度为5μm以下的带状部分的形状，并且，构成所述上部电极的多个图形相互电连接；

还具有被施加电源电压的电源线和被施加接地电压的接地线，所述电源线和接地线都形成在所述半导体衬底上，

构成所述上部电极的多个图形中的每一个图形与所述电源线以及接地线中的一个连接，所述下部电极与所述电源线以及接地线中的另一个连接。

2.根据权利要求1所述的半导体器件，其特征在于，

具有如下形状，即，构成所述上部电极的多个图形中的每一个图形都在一边长度为5μm的正方形的范围内。

3.根据权利要求1所述的半导体器件，其特征在于，

所述电容器电介质膜由铁电材料形成。

4.根据权利要求3所述的半导体器件，其特征在于，还具有：

多条字线，形成在所述半导体衬底上，沿着第一方向延伸，

多条位线，形成在所述半导体衬底上，沿着与所述字线交叉的第二方向延伸，

开关元件，其对应配置在所述字线和位线的交叉处，通过对所对应的字线施加的电压来控制导通状态，

层间绝缘膜，其形成在所述半导体衬底上，覆盖所述开关元件，

单元电容器，其在所述层间绝缘膜上，对应配置在所述字线和位线的交叉处，通过按顺序层叠下部电极、由铁电材料构成的电容器电介质膜以及上部电极而构成，下部电极以及上部电极中的一个经由所对应的开关元件与所对应的位线连接；

所述电容器与所述单元电容器配置在相同的所述层间绝缘膜上，具有相同的层叠结构。