JP2006134961A - 半導体装置 - Google Patents

Abstract

【課題】 キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１００と、半導体基板の上方に設けられ、下部電極１１６，１１７．１１８，１１９、１２０と、上部電極１２２，１２３と、下部電極と上部電極との間に設けられた誘電体膜１２１とを含むキャパシタと、を備えた半導体装置であって、下部電極は、イリジウムを含む第１の導電膜１１７と、誘電体膜と第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜１１９と、誘電体膜と第２の導電膜との間に設けられ且つペロブスカイト構造を有する金属酸化物膜で形成された第３の導電膜１２０と、第１の導電膜と第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜１１８とを備える。
【選択図】 図３

Description

本発明は、キャパシタを有する半導体装置に関する。

近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわちＦｅＲＡＭ（Ferroelectric Random Access Memory）の開発が進められている。

強誘電体メモリに用いられる代表的な強誘電体膜としては、Ｐｂ(Ｚｒ_xＴｉ_1-x )Ｏ₃ 膜（ＰＺＴ膜）或いは、ＳｒＢｉ₂Ｔａ₂Ｏ₉ 膜（ＳＢＴ膜）があげられる。ＰＺＴはペロブスカイト化合物であり、ＳＢＴは疑似ペロブスカイト構造を持つＢｉ層状化合物である。

強誘電体膜として例えばＰＺＴ膜を用いた場合、疲労特性の改善等の観点から、電極にはＳｒＲｕＯ₃ 膜（ＳＲＯ膜）等の導電性ペロブスカイト型金属酸化物膜が用いられる。例えば、特許文献１及び特許文献２には、ＳＲＯ膜とＰｔ膜との積層膜を電極に用いた強誘電体キャパシタが記載されている。

また、強誘電体メモリの高集積化をはかるため、プラグ上にキャパシタが形成された、いわゆるＣＯＰ（capacitor on plug）構造が提案されている。このＣＯＰ構造では、熱処理によってプラグが酸化されないようにするため、酸素バリア性の高いＩｒ膜或いはＩｒ酸化物膜をキャパシタの下部電極の一部に用いている。

しかしながら、上述した構造では、Ｉｒが導電性ペロブスカイト型金属酸化物膜やキャパシタ誘電体膜に拡散し、キャパシタの特性や信頼性を低下させるという問題が生じる。例えば、ＩｒがＰＺＴ膜中のＰｂと反応して導電性酸化物が形成され、キャパシタのリーク電流が増大するといった問題や、ＩｒがＳＲＯ膜中のＳｒと反応してＳＲＯ膜の結晶性を劣化させ、ＳＲＯ膜上の誘電体膜の特性や信頼性を低下させるといった問題が生じる。
特開２０００−２０８７２５号公報 特開２０００−２６０９５４号公報

このように、従来のキャパシタでは、Ｉｒの拡散によってキャパシタの特性や信頼性を低下させるという問題があった。

本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供することを目的としている。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、を備えた半導体装置であって、前記下部電極は、イリジウムを含む第１の導電膜と、前記誘電体膜と前記第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜と、前記誘電体膜と前記第２の導電膜との間に設けられ且つペロブスカイト構造を有する金属酸化物膜で形成された第３の導電膜と、前記第１の導電膜と前記第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ前記第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜と、を備える。

本発明によれば、第１の導電膜と第２の導電膜との間に拡散防止膜を設けているため、イリジウムの拡散が抑制され、第３の導電膜や誘電体膜の劣化を防止することができ、特性や信頼性に優れたキャパシタを得ることが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
図１〜図３は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。

まず、図１に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Sallow Trench Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。

まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ⁺ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上にＷＳｉ_x 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_x 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法によって加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。

次に、図２に示すように、ＣＶＤ（化学的気相成長）法により全面にシリコン酸化膜１０８を堆積し、さらにＣＭＰ法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。その後、全面にＣＶＤ法によりシリコン窒化膜１１２を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。

次に、図３に示すように、厚さ１０ｎｍ程度のチタン（Ｔｉ）膜１１６をスパッタリング法によって堆積する。続いて、第１の導電膜１１７として、厚さ１００ｎｍ程度のイリジウム（Ｉｒ）膜１１７ａ及び厚さ５０ｎｍ程度のイリジウム酸化物（ＩｒＯ₂ ）膜１１７ｂを、順次スパッタリング法によって堆積する。これらのイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂは、酸素バリア性が高いため、後の熱処理工程においてプラグ１１５の酸化を防止することができる。続いて、拡散防止膜１１８として、厚さ２．５ｎｍ程度のチタン（Ｔｉ）膜１１８ａをスパッタリング法によって堆積する。このチタン膜１１８ａは、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの上方への拡散を防止するためのものである。続いて、第２の導電膜として、厚さ５０ｎｍ程度のプラチナ（Ｐｔ）膜１１９を、スパッタリング法によって堆積する。さらに、第３の導電膜として、厚さ１０ｎｍ程度のＳｒＲｕＯ₃ 膜（ＳＲＯ膜）１２０を、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１２０の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２０を堆積することにより、結晶性に優れたＳＲＯ膜１２０を容易に形成することが可能である。

次に、キャパシタの誘電体膜（強誘電体膜）として、厚さ１３０ｎｍ程度のＰｂ(Ｚｒ_xＴｉ_1-x )Ｏ₃ 膜（ＰＺＴ膜）１２１をスパッタリング法によって形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２１の結晶化を行う。

次に、厚さ１０ｎｍ程度のＳＲＯ膜１２２をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２２の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２２を堆積することにより、結晶性に優れたＳＲＯ膜１２２を容易に形成することが可能である。さらに、厚さ５０ｎｍ程度のプラチナ膜１２３をスパッタリング法によって堆積する。

次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２３、ＳＲＯ膜１２２及びＰＺＴ膜１２１をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１２０、プラチナ膜１１９、チタン膜１１８ａ、イリジウム酸化物膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。

このようにして、チタン膜１１６、イリジウム膜１１７ａ、イリジウム酸化物膜１１７ｂ、チタン膜１１８ａ、プラチナ膜１１９及びＳＲＯ膜１２０を有する下部電極と、ＰＺＴ膜１２１で形成された誘電体膜と、ＳＲＯ膜１２２及びプラチナ膜１２３を有する上部電極とを備えた強誘電体キャパシタが形成される。

その後、全面にＣＶＤ法によりシリコン酸化膜１２４を堆積する。続いて、エッチング時にＰＺＴ膜１２１に生じたダメージを回復するために、酸素雰囲気下において６５０℃程度の温度で熱処理を行う。この熱処理の際に、タングステンプラグ１１５の表面は、酸素バリア性の高いイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂによって覆われているため、タングステンプラグ１１５の酸化が防止される。また、イリジウム酸化物膜１１７ｂ上にはチタン膜１１８ａが形成されているため、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの拡散が、チタン膜１１８ａによってブロックされる。したがって、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２０及びＰＺＴ膜１２１へ拡散することを防止することができる。

その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。

図４は、上述した工程と同様の工程によって形成されたキャパシタについて、そのヒステリシス特性を示した図である。横軸はキャパシタへの印加電圧、縦軸はキャパシタの分極である。図５は、比較例のキャパシタについて、そのヒステリシス特性を示した図である。比較例のキャパシタでは、拡散防止膜（図３に示したチタン膜１１８ａに対応）を設けていない。

図４（本実施形態）と図５（比較例）を対比すれば明らかなように、本実施形態のキャパシタは比較例のキャパシタに比べて、ヒステリシス特性が大幅に改善されていることがわかる。

図６は本実施形態に関する試料のＳＩＭＳ分析結果を示した図であり、図７は本実施形態の比較例に関する試料のＳＩＭＳ分析結果を示した図である。横軸は深さ、縦軸は２次イオン数である。本実施形態に関する試料については、シリコン基板上のシリコン酸化膜上に、厚さ１０ｎｍ程度のチタン膜、厚さ１００ｎｍ程度のイリジウム膜、厚さ５０ｎｍ程度のイリジウム酸化物膜、厚さ２．５ｎｍ程度のチタン膜、及び厚さ１００ｎｍ程度のプラチナ膜を順次形成した後、酸素雰囲気中において６５０℃程度の温度で６０分間の熱処理を行った。比較例に関する試料については、シリコン基板上のシリコン酸化膜上に、厚さ１０ｎｍ程度のチタン膜、厚さ１００ｎｍ程度のイリジウム膜、厚さ５０ｎｍ程度のイリジウム酸化物膜、及び厚さ１００ｎｍ程度のプラチナ膜を順次形成した後、酸素雰囲気中において６５０℃程度の温度で６０分間の熱処理を行った。

図６（本実施形態）と図７（比較例）を対比すれば明らかなように、本実施形態の試料では、プラチナ膜中へのイリジウムの拡散が大幅に抑制されていることがわかる。その結果、図４に示すような良好なヒステリシス特性が得られたものと考えられる。

以上のように、本実施形態によれば、イリジウム膜１１７ａとイリジウム酸化物膜１１７ｂとの積層膜（第１の導電膜）とプラチナ膜１１９（第２の導電膜）との間に、イリジウムの拡散に対するバリア効果の高いチタン膜１１８ａ（拡散防止膜）を設けている。そのため、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２０（第３の導電膜）及びＰＺＴ膜１２１（誘電体膜）へ拡散することを防止できる。その結果、イリジウムとＳＲＯ膜に含まれる元素との反応や、イリジウムとＰＺＴ膜に含まれる元素との反応が抑制され、ＳＲＯ膜やＰＺＴ膜の劣化を防止することができる。したがって、良好なＳＲＯ膜及びＰＺＴ膜を得ることができ、特性及び信頼性に優れたキャパシタを得ることが可能となる。

また、一般にイリジウム酸化物膜は（１１１）配向を示さないため、イリジウム酸化物膜上に直接プラチナ膜を形成した場合には、プラチナ膜も良好な（１１１）配向を示さない。そのため、良好な（１１１）配向を有するＳＲＯ膜及びＰＺＴ膜を得ることが困難である。本実施形態では、イリジウム酸化物膜とプラチナ膜との間にチタン膜を形成することにより、プラチナ膜が（１１１）配向しやすくなり、良好な（１１１）配向を有するＳＲＯ膜及びＰＺＴ膜を得ることが可能となる。したがって、良好なＳＲＯ膜及びＰＺＴ膜を得ることができ、特性及び信頼性に優れたキャパシタを得ることが可能となる。

（実施形態２）
図８は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、キャパシタ形成工程前の工程については、第１の実施形態で示した図１及び図２の工程と同様である。

第１の実施形態の図２の工程の後、図８に示すように、厚さ１０ｎｍ程度のチタン膜１１６をスパッタリング法によって堆積する。続いて、第１の導電膜１１７として、厚さ１００ｎｍ程度のイリジウム（Ｉｒ）膜１１７ａ及び厚さ５０ｎｍ程度のイリジウム酸化物（ＩｒＯ₂ ）膜１１７ｂを、順次スパッタリング法によって堆積する。続いて、拡散防止膜１１８として、厚さ２．５ｎｍ程度のチタン（Ｔｉ）膜１１８ａ及び厚さ１０ｎｍ程度のＳｒＲｕＯ₃ 膜（ＳＲＯ膜）１１８ｂをスパッタリング法によって順次堆積する。これらのチタン膜１１８ａ及びＳＲＯ膜１１８ｂは、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの上方への拡散を防止するためのものである。続いて、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１１８ｂの結晶化を行う。続いて、第２の導電膜として、厚さ５０ｎｍ程度のプラチナ（Ｐｔ）膜１１９を、スパッタリング法によって堆積する。さらに、第３の導電膜として、厚さ１０ｎｍ程度のＳＲＯ膜１２０を、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２０の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２０を堆積することにより、結晶性に優れたＳＲＯ膜１２０を容易に形成することが可能である。

次に、キャパシタの誘電体膜（強誘電体膜）として、厚さ１３０ｎｍ程度のＰｂ(Ｚｒ_xＴｉ_1-x )Ｏ₃ 膜（ＰＺＴ膜）１２１をスパッタリング法によって形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２１の結晶化を行う。

次に、厚さ１０ｎｍ程度のＳＲＯ膜１２２をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２２の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２２を堆積することにより、結晶性に優れたＳＲＯ膜１２２を容易に形成することが可能である。さらに、厚さ５０ｎｍ程度のプラチナ膜１２３をスパッタリング法によって堆積する。

次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２３、ＳＲＯ膜１２２及びＰＺＴ膜１２１をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１２０、プラチナ膜１１９、ＳＲＯ膜１１８ｂ、チタン膜１１８ａ、イリジウム酸化物膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。

このようにして、チタン膜１１６、イリジウム膜１１７ａ、イリジウム酸化物膜１１７ｂ、チタン膜１１８ａ、ＳＲＯ膜１１８ｂ、プラチナ膜１１９及びＳＲＯ膜１２０を有する下部電極と、ＰＺＴ膜１２１で形成された誘電体膜と、ＳＲＯ膜１２２及びプラチナ膜１２３を有する上部電極とを備えた強誘電体キャパシタが形成される。

その後、全面にＣＶＤ法によりシリコン酸化膜１２４を堆積する。続いて、エッチング時にＰＺＴ膜１２１に生じたダメージを回復するために、酸素雰囲気下において６５０℃程度の温度で熱処理を行う。この熱処理の際に、タングステンプラグ１１５の表面は、酸素バリア性の高いイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂによって覆われているため、タングステンプラグ１１５の酸化が防止される。また、イリジウム酸化物膜１１７ｂ上にはチタン膜１１８ａ及びＳＲＯ膜１１８ｂの積層膜が形成されているため、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの拡散が、チタン膜１１８ａ及びＳＲＯ膜１１８ｂによって抑制される。したがって、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２０及びＰＺＴ膜１２１へ拡散することを防止することができる。なお、ＳＲＯ膜１１８ｂによるイリジウムの拡散抑制効果は、主としてイリジウムとＳＲＯ膜１１８ｂとの反応による。すなわち、ＳＲＯ膜１１８ｂとの反応によってイリジウムが消費されるため、結果としてイリジウムの上方への拡散が抑制される。イリジウムとの反応によってＳＲＯ膜１１８ｂの結晶性が劣化するおそれがあるが、ＳＲＯ膜１１８ｂはＰＺＴ膜１２１に接していないため、ＳＲＯ膜１１８ｂの結晶性が劣化してもＰＺＴ膜１２１等への悪影響はほとんどない。

その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。

以上のように、本実施形態では、イリジウム膜１１７ａとイリジウム酸化物膜１１７ｂとの積層膜（第１の導電膜）とプラチナ膜１１９（第２の導電膜）との間に、チタン膜１１８ａとＳＲＯ膜１１８ｂとの積層膜（拡散防止膜）を設けているため、第１の実施形態と同様、良好なＳＲＯ膜及びＰＺＴ膜を得ることができ、特性及び信頼性に優れたキャパシタを得ることが可能となる。

なお、上述した第１及び第２の実施形態は、以下のような種々の変更が可能である。

イリジウムの拡散を防止する拡散防止膜としては、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ及びＡｌの少なくとも一つを含む金属膜を用いることが可能である。また、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ、Ａｌ及びＲｕの少なくとも一つを含む金属酸化物膜を用いることも可能である。さらに、上記金属膜と金属酸化物膜との積層膜を用いることも可能である。金属酸化物膜としては、代表的には、ＴｉＯ₂ 膜、ＺｒＯ₂ 膜、ＣｏＯ₂ 膜、ＰｂＯ₂ 膜、Ａｌ₂Ｏ₃ 膜、ＳＲＯ膜、Ｓｒ(Ｒｕ,Ｔｉ)Ｏ₃ 膜、等を用いることが可能である。金属膜と金属酸化物膜との積層膜としては、代表的には、Ｔｉ／ＳＲＯ膜、Ｔｉ／Ｓｒ(Ｒｕ,Ｔｉ)Ｏ₃ 膜、Ｃｏ／ＳＲＯ膜、Ｃｏ／Ｓｒ(Ｒｕ,Ｔｉ)Ｏ₃ 膜、等を用いることが可能である。

また、第１の導電膜には、イリジウム（Ｉｒ）膜の単層膜、イリジウム酸化物（ＩｒＯ₂ ）膜の単層膜、イリジウム膜とイリジウム酸化物膜との積層膜を用いることが可能である。

また、第２の導電膜には、プラチナ膜及びルテニウム膜の少なくとも一方を含む貴金属膜を用いることが可能である。

また、第３の導電膜には、ペロブスカイト結晶構造（一般式：ＡＢＯ₃ ）を有し、Ｒｕ、Ｃｏ及びＮｉの少なくとも一つを含む導電性金属酸化物膜を用いることが可能である。代表的には、第３の導電膜には、ＳｒＲｕＯ₃ 膜、（Ｌａ,Ｓｒ）ＣｏＯ₃ 膜、ＢａＲｕＯ₃ 膜及びＬａＮｉＯ₃ 膜、等を用いることが可能である。

また、誘電体膜には、ペロブスカイト構造を有する化合物膜或いはＢｉ層状構造を有する化合物膜を用いることが可能である。代表的には、Ｐｂ(Ｚｒ_xＴｉ_1-x )Ｏ₃ 膜（ＰＺＴ膜）、ＳｒＢｉ₂Ｔａ₂Ｏ₉ 膜（ＳＢＴ膜）、等を用いることが可能である。

また、プラグには、タングステンプラグ或いはポリシリコンプラグを用いることが可能である。

また、拡散防止膜、第１の導電膜、第２の導電膜、第３の導電膜及び誘電体膜は、スパッタリング法、ＣＶＤ法、ゾル−ゲル法を用いて形成することが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係り、キャパシタのヒステリシス特性を示した図である。 本発明の第１の実施形態の比較例に係り、キャパシタのヒステリシス特性を示した図である。 本発明の第１の実施形態に係り、イリジウムの拡散について示した図である。 本発明の第１の実施形態の比較例に係り、イリジウムの拡散について示した図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。

符号の説明

１００…シリコン基板 １０１…素子分離領域
１０２…ゲート絶縁膜 １０３…多結晶シリコン膜
１０４…ＷＳｉ_x 膜 １０５…シリコン窒化膜
１０６…シリコン窒化膜 １０７…ソース／ドレイン領域
１０８…シリコン酸化膜 １１０…ＴｉＮ膜
１１１…タングステン膜 １１２…シリコン窒化膜
１１４…ＴｉＮ膜 １１５…タングステン膜
１１６…チタン膜 １１７…第１の導電膜
１１７ａ…イリジウム膜 １１７ｂ…イリジウム酸化物膜
１１８…拡散防止膜 １１８ａ…チタン膜 １１８ｂ…ＳＲＯ膜
１１９…プラチナ膜（第２の導電膜） １２０…ＳＲＯ膜（第３の導電膜）
１２１…ＰＺＴ膜（誘電体膜） １２２…ＳＲＯ膜
１２３…プラチナ膜 １２４…シリコン酸化膜

Claims (5)

1. 半導体基板と、
   前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、
   を備え、
   前記下部電極は、イリジウムを含む第１の導電膜と、前記誘電体膜と前記第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜と、前記誘電体膜と前記第２の導電膜との間に設けられ且つペロブスカイト構造を有する金属酸化物膜で形成された第３の導電膜と、前記第１の導電膜と前記第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ前記第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜と、を備える
   ことを特徴とする半導体装置。
2. 前記拡散防止膜に含まれる金属膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ及びＡｌの少なくとも一つを含む
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記拡散防止膜に含まれる金属酸化物膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ、Ａｌ及びＲｕの少なくとも一つを含む
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記第１の導電膜は、イリジウム膜及びイリジウム酸化物膜の少なくとも一方を含む
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記下部電極に接続されたプラグをさらに備え、前記キャパシタは前記プラグ上に形成されている
   ことを特徴とする請求項１に記載の半導体装置。

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