KR20030001083A - 강유전체 메모리 소자의 제조 방법 - Google Patents

강유전체 메모리 소자의 제조 방법 Download PDF

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KR20030001083A
KR20030001083A KR1020010037413A KR20010037413A KR20030001083A KR 20030001083 A KR20030001083 A KR 20030001083A KR 1020010037413 A KR1020010037413 A KR 1020010037413A KR 20010037413 A KR20010037413 A KR 20010037413A KR 20030001083 A KR20030001083 A KR 20030001083A
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Abstract

본 발명은 캐패시터의 열화 및 캐패시터의 단락을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하기 위한 것으로서, 하부전극, 강유전체막을 차례로 형성하는 단계, 상기 강유전체막상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 강유전체막의 표면이 노출되는 콘택홀을 형성하는 단계, 상기 강유전체막의 강유전 특성을 회복시키기 위한 열공정을 실시하는 단계, 및 상기 콘택홀내에 노출된 강유전체막을 포함한 상기 층간절연막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 메모리 소자의 제조 방법{METHOD FOR FABRICATING FERROELECTRIC MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 캐패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리(Nonvolatile Memory)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
그리고, FeRAM 소자의 캐패시터의 유전막으로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성 메모리 소자로의 응용이 실현되고 있다.
상기한 FeRAM 소자는 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN)을 사용하는 경우, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술에 따라 형성된 FeRAM 소자의 캐패시터를 도시한 도면이다.
도 1을 참조하여 캐패시터의 제조 방법을 설명하면, 반도체기판(11)상에 제 1 층간절연막(Inter Layer Dielectric; ILD)(12)을 증착한 후, 제 1 층간절연막(12)상에 하부전극(13), 강유전체막(14), 상부전극(15)으로 이루어지는 캐패시터를 형성한다.
이 때, 캐패시터는 하부전극(13), 강유전체막(14), 상부전극(15)을 순차적으로 증착한 후, 상부전극(15)을 먼저 식각하고 계속해서 강유전체막(14)과 하부전극(13)을 동시에 식각하여 형성된다.
다음으로, 상부전극(15)을 포함한 반도체기판(11)의 전면에 적층 구조의 제 2 층간절연막(16a, 16b)을 증착 및 평탄화한 후, 제 2 층간절연막(16a, 16b)을 선택적으로 식각하여 상부전극(15)을 노출시키는 배선용 콘택홀을 형성한다.
계속해서, 배선용 콘택홀 식각후 열화된 강유전체막(14)의 강유전특성을 회복시키기 위한 열처리를 실시한 후, 노출된 상부전극(15)을 포함한 제 2 층간절연막(16a, 16b)상에 확산방지막(17)을 증착한다.
상술한 종래기술에서는 상부전극(15)으로 백금과 같은 금속막을 사용하고 제 1, 2 층간절연막(12, 16a, 16b)으로는 비정질의 SiO2를 사용하는데, 상부전극(15)의 열팽창계수는 물질과 온도에 따라 차이는 있으나, 대개 8∼9×10-6K-1이상이며, 제1,2 층간절연막(12, 16a, 16b)은 0.5∼1×10-6K-1이다.
한편, 배선용 콘택홀을 형성한 후 강유전특성을 회복시키기 위한 600℃∼800℃의 열처리를 진행할 때, 상부전극(15)은 층간절연막들(12, 16a, 16b)과의 열팽창계수 차이로 인해 압축 응력을 받게 된다.
일반적으로 FeRAM 소자의 강유전체막은 다결정 상태로 수많은 그레인을 포함하고 있어 표면이 거친데, 상부전극이 압축 응력을 받게 되면 상부전극이 강유전체막의 거친 표면에 압력을 가하여 직간접적으로 캐패시터의 단락(A)을 초래하는 문제점이 있다.
이러한 문제는 상부전극만의 문제는 아니고 하부전극에도 적용될 수 있으나, 하부전극이 상부전극에 비해 크고, 아울러, 열에 의한 압축응력은 전극의 주변에 집중되는 것으로 알려져 있으므로, 단락의 위험이 낮다.
최근에, FeRAM 소자의 개발이 진행될수록 강유전체 캐패시터의 두께는 얇아질 것이며, 따라서, 이러한 압축응력에 의한 문제점은 FeRAM 소자의 개발에 있어서 중요한 문제로 부각될 것이다.
도 2는 도 1에 따른 강유전체 캐패시터의 단위면적당 분극 특성을 도시한 도면으로서, 제 2 층간절연막(16a, 16b)은 TEOS/BPSG의 적층막이고, 공정 중 최고 온도는 800℃인 공정을 적용하였다.
도 2에 도시된 바와 같이, 제 2 층간절연막 중 TEOS의 적용여부에 따라 강유전체 캐패시터의 단락 여부가 크게 영향을 받음을 알 수 있다.
자세히 설명하면, TEOS를 적용한 경우(b)에 비해 TEOS를 생략한 경우(a)에는 전 다이(Die)에 걸쳐 단락이 발생하지 않는 것을 알 수 있으나, TEOS이 없으면 BPSG로부터 불순물이 강유전체 캐패시터의 강유전체막내로 침투하게 되므로써 강유전체 캐패시터의 특성이 열화되어 신뢰성이 저하되는 문제가 있다.
따라서, 강유전체 캐패시터의 열화를 방지하면서 단락의 위험이 없는 공정이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 강유전체 캐패시터의 열화를 방지하고, 강유전체 캐패시터의 단락을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 강유전체 메모리 소자의 캐패시터를 도시한 도면,
도 2는 종래 제 2 층간절연막의 TEOS 적용여부에 따른 강유전체 캐패시터의 단위면적당 분극 특성을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 다른 실시예에 따라 제조된 강유전체 메모리 소자를 도시한 도면,
도 5는 본 발명의 또 다른 실시예에 따라 제조된 강유전체 메모리 소자를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 제 1 층간절연막
23 : 하부전극 24 : 강유전체막
25 : 제 2 층간절연막 27 : 상부전극
28 : 확산방지막
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 하부전극, 강유전체막을 차례로 형성하는 단계, 상기 강유전체막상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 강유전체막의 표면이 노출되는 콘택홀을 형성하는 단계, 상기 강유전체막의 강유전 특성을 회복시키기 위한 열공정을 실시하는 단계, 및 상기 콘택홀내에 노출된 강유전체막을 포함한 상기 층간절연막상에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 본 발명의 강유전체 메모리 소자의 제조 방법은 하부전극, 강유전체막을 차례로 형성하는 단계, 상기 강유전체막상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 강유전체막의 표면이 노출되는 콘택홀을 형성하는 단계, 상기 강유전체막의 강유전 특성을 회복시키기 위한 열공정을 실시하는 단계, 및 상기 강유전체막이 노출된 콘택홀내에만 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 제 1 층간절연막(ILD)(22)을 증착한 후, 제 1 층간절연막(22)상에 하부전극(23), 강유전체막(24)을 순차적으로증착한 후, 강유전체막(24)과 하부전극(23)을 동시에 식각한다.
여기서, 하부전극은(23)은 Pt, Ir, IrO2, Ru, RuO2, Re, Rh 중에서 선택된 어느 하나이고, 강유전체막(24)은 SBT, BLT, PZT, 도핑된 SBT, 도핑된 BLT, 도핑된 PZT, 비화학정량(nonstoichiometric) SBT, 비화학정량 BLT, 비화학정량 PZT, 페로브스카이트(perovskite) 구조, 층상(layered) 구조 중에서 선택된 어느 하나이다.
한편, 강유전체막(24)은 스핀코팅(Spin coating), LSMCD(Liquid Source Misted Chemical Deposition), 화학기상증착(Chemiacl Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition;PVD) 중에서 선택된 어느 하나의 증착법을 통해 증착되며, 강유전체막(24)을 증착하기 전에 강유전체막(24)과 하부전극(23) 사이의 접착력을 향상시킬 목적으로 열처리를 실시할 수 있다.
도 3b에 도시된 바와 같이, 강유전체막(24)을 포함한 반도체기판(11)의 전면에 적층 구조(25a, 25b)의 제 2 층간절연막(25)을 증착한 후, 제 2 층간절연막(25)을 습식식각하여 강유전체막(24)의 표면이 노출되는 배선용 콘택홀(26)을 형성한다.
여기서, 제 2 층간절연막(25)은 TEOS, BPSG 또는 PSG 중에서 선택된 어느 하나이거나, 이들 중 적어도 두개가 적층된 복합 구조로 이루어진다. 예컨대, 제 2 층간절연막(25) 중 하부층(25a)은 TEOS이고, 상부층(25b)은 BPSG이되, BPSG을 증착한 후 600℃∼800℃에서 열처리하여 평탄화 및 BPSG의 치밀화 특성을 향상시킨다.
한편, 콘택홀(26) 형성시 건식식각을 하면 강유전체막(24)이 플라즈마에 노출되어 강유전 특성이 열화되어 회복되지 않으므로, 습식식각을 실시하여 강유전체막의 강유전특성 손실을 최소화한다.
계속해서, 콘택홀(26) 형성시 열화된 강유전체막(24)의 강유전 특성을 회복시켜주기 위해 열공정(600℃∼800℃)을 실시한다.
도 3c에 도시된 바와 같이, 콘택홀(26) 내에 노출된 강유전체막(24)을 포함한 제 2 층간절연막(25)상에 상부전극(27)을 증착한 후, 강유전체막(24)과 그 폭이 근사하며 콘택홀(26)내의 강유전체막(24)에 콘택되도록 상부전극(27)을 선택적으로 식각한다. 여기서, 상부전극(27)은 Pt, Ir, IrO2, Ru, RuO2, Re 또는 Rh 중에서 선택된 어느 하나이다.
다음으로, 상부전극(27)상에 확산방지막(28)을 증착한다. 여기서, 확산방지막(28)은 후속 캐패시터의 상부전극과 트랜지스터의 소스/드레인을 전기적으로 접속시키는 금속배선(Ti/TiN/Al)에 포함된 티타늄(Ti)이 상부전극(27)으로 침투하는 것을 방지하기 위한 방지막으로서, TiN, TaN, TaSiN, TiAlN, Ti/TiN 중에서 선택된 어느 하나를 이용한다.
상술한 바와 같은 본 발명의 일실시예에서는 하부전극(23), 강유전체막(24)을 형성한 후 배선용 콘택홀 식각 및 회복 열공정을 실시하고 후속으로 상부전극(27)을 형성하므로써, 열공정의 압축응력에 따른 캐패시터의 단락을 근본적으로 억제한다.
도 4는 본 발명의 다른 실시예에 따라 제조된 강유전체 메모리 소자의 캐패시터를 도시한 도면이다.
도 4를 참조하여 강유전체 메모리 소자의 캐패시터 제조 방법을 설명하면, 먼저 반도체기판(31)상에 제 1 층간절연막(ILD)(32)을 증착한 후, 제 1 층간절연막(32)상에 하부전극(33), 강유전체막(34)을 순차적으로 증착한 후, 강유전체막(34)과 하부전극(33)을 동시에 식각한다.
여기서, 하부전극은(33)은 Pt, Ir, IrO2, Ru, RuO2, Re, Rh 중에서 선택된 어느 하나이고, 강유전체막(24)은 SBT, BLT, PZT, 도핑된 SBT, 도핑된 BLT, 도핑된 PZT, 비화학정량 SBT, 비화학정량 BLT, 비화학정량 PZT, 페로브스카이트 구조, 층상 구조 중에서 선택된 어느 하나이다.
한편, 강유전체막(34)은 스핀코팅, LSMCD, 화학기상증착, 물리기상증착 중에서 선택된 어느 하나의 증착법을 통해 증착되며, 강유전체막(34)을 증착하기 전에 강유전체막(34)과 하부전극(33) 사이의 접착력을 향상시킬 목적으로 열처리를 실시할 수 있다.
계속해서, 강유전체막(34)을 포함한 반도체기판(31)의 전면에 적층 구조(35a, 35b)의 제 2 층간절연막(35), 접착층(36)을 순차적으로 증착한 후, 접착층(36)과 제 2 층간절연막(35)을 습식식각하여 강유전체막(34)의 표면이 노출되는 배선용 콘택홀을 형성한다.
여기서, 제 2 층간절연막(35)은 TEOS, BPSG 또는 PSG 중에서 선택된 어느 하나이거나, 이들의 적층 구조로 이루어진다. 예컨대, 제 2 층간절연막(35) 중 하부층(35a)은 TEOS이고, 상부층(35b)은 BPSG이되, BPSG을 증착한 후 600℃∼800℃에서 열처리하여 평탄화 및 BPSG의 치밀화 특성을 향상시킨다.
그리고, 접착층(36)은 상부전극(37)과 제 2 층간절연막(35)의 접착성을 증가시키기 위한 것으로서, 산화티타늄(TiO2) 또는 알루미나(Al2O3) 중에서 선택된 어느 하나를 이용한다. 일반적으로, 상부전극(37)으로 이용되는 백금과 같은 귀금속(noble metal)은 SiO2등의 층간절연막과의 접착력이 약하다.
계속해서, 콘택홀 형성시 열화된 강유전체막(34)의 강유전 특성을 회복시켜주기 위해 열공정(600℃∼800℃)을 실시한 다음, 콘택홀 내에 노출된 강유전체막(34)을 포함한 접착층(36)상에 상부전극(37)을 증착한다.
다음으로, 강유전체막(34)과 그 폭이 근사하며 콘택홀내의 강유전체막(34)에 콘택되도록 상부전극(37)을 선택적으로 식각한다. 여기서, 상부전극(37)은 Pt, Ir, IrO2, Ru, RuO2, Re 또는 Rh 중에서 선택된 어느 하나이다.
다음으로, 상부전극(37)상에 확산방지막(38)을 증착한다. 여기서, 확산방지막(38)은 후속 캐패시터의 상부전극과 트랜지스터의 소스/드레인을 전기적으로 접속시키는 금속배선(Ti/TiN/Al)에 포함된 티타늄(Ti)이 상부전극(37)으로 침투하는 것을 방지하기 위한 것으로서, TiN, TaN, TaSiN, TiAlN, Ti/TiN 중에서 선택된 어느 하나를 이용한다.
상술한 바와 같은 본 발명의 다른 실시예에서는 하부전극(33), 강유전체막 (34)을 형성한 후 콘택홀 식각 및 회복 열공정을 실시하고 후속으로 상부전극(37)을 형성하므로써, 열공정의 압축응력에 따른 캐패시터의 단락을 근본적으로 억제하고, 아울러, 상부전극(37)과 제 2 층간절연막(35) 사이에 접착층(36)을 형성하므로써 상부전극(37)의 리프팅(Lifting) 현상을 방지한다.
도 5는 본 발명의 또 다른 실시예에 따라 제조된 강유전체 메모리 소자의 캐패시터를 도시한 도면이다.
도 5를 참조하여 캐패시터의 제조 방법을 설명하면, 먼저 반도체기판(41)상에 제 1 층간절연막(ILD)(42)을 증착한 후, 제 1 층간절연막(42)상에 하부전극(43), 강유전체막(44)을 순차적으로 증착한 후, 강유전체막(44)과 하부전극(43)을 동시에 식각한다.
여기서, 하부전극은(43)은 Pt, Ir, IrO2, Ru, RuO2, Re, Rh 중에서 선택된 어느 하나이고, 강유전체막(44)은 SBT, BLT, PZT, 도핑된 SBT, 도핑된 BLT, 도핑된 PZT, 비화학정량 SBT, 비화학정량 BLT, 비화학정량 PZT, 페로브스카이트 구조, 층상 구조 중에서 선택된 어느 하나이다.
한편, 강유전체막(44)은 스핀코팅, LSMCD, 화학기상증착, 물리기상증착 중에서 선택된 어느 하나의 증착법을 통해 증착되며, 강유전체막(44)을 증착하기 전에 강유전체막(44)과 하부전극(43) 사이의 접착력을 향상시킬 목적으로 열처리를 실시할 수 있다.
계속해서, 강유전체막(44)을 포함한 반도체기판(41)의 전면에 적층 구조(45a, 45b)의 제 2 층간절연막(45)을 증착한 후, 제 2 층간절연막(45)을 습식식각하여 강유전체막(44)의 표면이 노출되는 배선용 콘택홀을 형성한다.
여기서, 제 2 층간절연막(45)은 TEOS, BPSG 또는 PSG 중에서 선택된 어느 하나이거나, 이들의 적층 구조로 이루어진다. 예컨대, 제 2 층간절연막(45) 중 하부층(45a)은 TEOS이고, 상부층(45b)은 BPSG이되, BPSG을 증착한 후 600℃∼800℃에서 열처리하여 평탄화 및 BPSG의 치밀화 특성을 향상시킨다.
계속해서, 콘택홀 형성시 열화된 강유전체막(44)의 강유전 특성을 회복시켜주기 위해 열공정(600℃∼800℃)을 실시한 다음, 강유전체막(44)이 노출된 콘택홀내에만 상부전극(46)을 증착한다. 여기서, 상부전극(46)은 Pt, Ir, IrO2, Ru, RuO2, Re 또는 Rh 중에서 선택된 어느 하나이다.
비록 상부전극(46)과 제 2 층간절연막(35) 사이의 접착력이 약하다고 하더라도, 콘택홀내에만 상부전극(46)을 형성하면 후속 공정에 따른 상부전극(46)의 리프팅 현상을 방지할 수 있다.
다음으로, 상부전극(46)상에 확산방지막(47)을 증착한다. 여기서, 확산방지막(47)은 후속 캐패시터의 상부전극과 트랜지스터의 소스/드레인을 전기적으로 접속시키는 금속배선(Ti/TiN/Al)에 포함된 티타늄(Ti)이 상부전극(46)으로 침투하는 것을 방지하기 위한 것으로서, TiN, TaN, TaSiN, TiAlN, Ti/TiN 중에서 선택된 어느 하나를 이용한다.
상술한 바와 같은 본 발명의 다른 실시예에서는 하부전극(43), 강유전체막 (44)을 형성한 후 콘택홀 식각 및 회복 열공정을 실시하고 후속으로 상부전극(46)을 형성하므로써, 열공정의 압축응력에 따른 캐패시터의 단락을 근본적으로 억제하고, 아울러, 상부전극(46)을 강유전체막(44)이 노출된 콘택홀내에만 증착하므로써 후속 공정에 따른 상부전극(46)의 리프팅(Lifting) 현상을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 하부전극, 강유전체막을 형성한 후 콘택홀 식각 및 회복 열공정을 실시하고 후속으로 상부전극을 형성하므로써, 열공정의 압축응력에 따른 캐패시터의 단락을 억제하여 강유전체막의 전기적 안정성을 확보할 수 있는 효과가 있다.
또한, 상부전극과 층간절연막사이에 접착층을 삽입하거나, 강유전체막이 노출된 콘택홀내에만 상부전극을 증착하므로써 후속 공정에 따른 상부전극의 리프팅 현상을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 강유전체 메모리 소자의 제조 방법에 있어서,
    하부전극, 강유전체막을 차례로 형성하는 단계;
    상기 강유전체막상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 강유전체막의 표면이 노출되는 콘택홀을 형성하는 단계;
    상기 강유전체막의 강유전 특성을 회복시키기 위한 열공정을 실시하는 단계; 및
    상기 콘택홀내에 노출된 강유전체막을 포함한 상기 층간절연막상에 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 상부전극 형성전에,
    상기 콘택홀이 형성된 층간절연막상에 접착층을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 접착층은 TiO2또는 Al2O3중에서 선택된 어느 하나를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 콘택홀 형성시,
    상기 층간절연막을 습식식각하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 TEOS, BPSG 또는 PSG 중에서 선택된 어느 하나이거나, 또는 이들 중 적어도 두 개가 적층된 구조인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 열공정은 600℃∼800℃에서 이루어지는 것을 특징으로 하는 강유전체메모리 소자의 제조 방법.
  7. 강유전체 메모리 소자의 제조 방법에 있어서,
    하부전극, 강유전체막을 차례로 형성하는 단계;
    상기 강유전체막상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 강유전체막의 표면이 노출되는 콘택홀을 형성하는 단계;
    상기 강유전체막의 강유전 특성을 회복시키기 위한 열공정을 실시하는 단계; 및
    상기 강유전체막이 노출된 콘택홀내에만 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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