JP2010225834A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。
【選択図】図２Ａ
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。
【選択図】図２Ａ
Description
本発明は、半導体記憶装置及びその製造方法に関し、特に強誘電体キャパシタを用いた半導体記憶装置（ＦｅＲＡＭ：Ferroelectric Random Access Memory）及びその製造方法に関する。
従来、強誘電体膜を電極で挟むことによりキャパシタを形成し、この強誘電体キャパシタを記憶素子として半導体記憶装置を形成する構成が知られている。強誘電体キャパシタは、情報書き込み後に電圧の印加を止めても分極が維持されるため、不揮発性の半導体記憶装置を構成することができる。この強誘電体キャパシタは、下部電極、強誘電体層及び上部電極を順に積層した後、エッチングすることにより形成される。
しかし、強誘電体キャパシタを用いた不揮発性半導体記憶装置において、積層された電極と強誘電体膜との接触面積は、微細化の進展により縮小化される。この接触面積がある一定の大きさよりも小さくなると、強誘電体キャパシタから得られる信号量が急激に減少するため、高集積化が非常に困難である。そこで、突出したコンタクトプラグを覆うように電極と強誘電体膜とを形成した強誘電体キャパシタ及びその製造方法が提案されている（特許文献１、２参照）。この強誘電体キャパシタを用いることにより、電極と強誘電体膜との接触面積を増大させ、信号量を増やすことができる。
しかし、下部電極自体を突出させた後、強誘電体膜、上部電極を積層して強誘電体キャパシタを形成する場合、特許文献２の図９に示されるように下部電極とバリアメタル膜との境界面に強誘電体膜が接する。強誘電体膜は高温工程により製膜されるが、この工程において下部電極とバリアメタル膜との境界面に酸化膜が形成されることがある。この酸化膜が形成されると、下部電極とコンタクトプラグとの接触不良が発生し、半導体記憶装置に不具合が起こるおそれがある。
本発明は、強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置及びその製造方法を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、前記トランジスタの前記ソース／ドレイン拡散層に接続するように形成されたビアコンタクトと、バリアメタル膜を介して前記ビアコンタクトに接続された強誘電体キャパシタとを備え、前記強誘電体キャパシタは、前記バリアメタル膜上に設けられた下部電極と、前記下部電極を覆うように設けられた強誘電体膜と、前記強誘電体膜上に設けられた上部電極とを備え、前記下部電極は、錐台形状の上部と、この上部に比べ水平方向に突出した鍔部を有する底部とからなり、前記下部電極の底部は、前記バリアメタル膜の上面を全て覆い、前記バリアメタル膜の端面、前記鍔部の端面、及び前記強誘電体膜の端面が前記水平方向において整合していることを特徴とする。
本発明の別態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、前記トランジスタの前記ソース／ドレイン拡散層に接続するように形成されたビアコンタクトと、バリアメタル膜を介して前記ビアコンタクトに接続された強誘電体キャパシタとを備え、前記強誘電体キャパシタは、前記バリアメタル膜上に設けられた下部電極と、前記下部電極を覆うように設けられた強誘電体膜と、前記強誘電体膜上に設けられた上部電極とを備え、前記下部電極は、錐台形状の上部と、この上部に比べ水平方向に突出した鍔部を有する底部とからなり、前記下部電極は、前記バリアメタル膜の上面及び端面を全て覆うことを特徴とする。
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、前記トランジスタ上を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記トランジスタのソース／ドレイン拡散層に接続するビアコンタクトを形成する工程と、前記ビアコンタクト上にバリアメタル膜を堆積する工程と、前記バリアメタル膜上に第１の下部電極膜を堆積する工程と、前記第１の下部電極膜を加工して前記バリアメタル膜を介した前記ビアコンタクト上に錐台形状の下部電極の上部を形成する工程と、前記下部電極の上部の上を含む全面に第２の下部電極膜を堆積する工程と、前記第２の下部電極膜上に強誘電体膜を堆積する工程と、前記強誘電体膜上に上部電極を堆積する工程と、前記上部電極、前記強誘電体膜、前記第２の下部電極膜をパターニングして強誘電体キャパシタを形成する工程とを備え、前記強誘電体膜及び前記第２の下部電極膜の端面が前記水平方向において整合するようにパターニングして、前記下部電極の上部に比べ水平方向に突出した鍔部を有する前記下部電極の底部を形成することを特徴とする。
本発明の別態様に係る半導体記憶装置の製造方法は、半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、前記トランジスタ上を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記トランジスタのソース／ドレイン拡散層に接続するビアコンタクトを形成する工程と、前記ビアコンタクト上にバリアメタル膜を堆積する工程と、前記バリアメタル膜上に下部電極膜を堆積する工程と、前記下部電極膜を加工して前記バリアメタル膜を介した前記ビアコンタクト上に錐台形状の下部電極の上部を形成するとともに、前記バリアメタル膜上の全面に前記下部電極の底部を形成する工程と、前記下部電極上に強誘電体膜を堆積する工程と、前記強誘電体膜上に上部電極を堆積する工程と、前記上部電極、前記強誘電体膜、前記下部電極をパターニングして強誘電体キャパシタを形成する工程とを備え、前記強誘電体膜及び前記下部電極の端面が前記水平方向において整合するようにパターニングして、前記下部電極の上部に比べ水平方向に突出した鍔部を有する前記下部電極の底部を形成することを特徴とする。
本発明によれば、強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置及びその製造方法を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置を示す平面図である。図２Ａは、第１の実施の形態に係る半導体記憶装置を示す図１のＡ−Ａ’線断面図である。図２Ｂは、第１の実施の形態に係る半導体記憶装置を示す図１のＢ−Ｂ’線断面図である。
図１は、第１の実施の形態に係る半導体記憶装置を示す平面図である。図２Ａは、第１の実施の形態に係る半導体記憶装置を示す図１のＡ−Ａ’線断面図である。図２Ｂは、第１の実施の形態に係る半導体記憶装置を示す図１のＢ−Ｂ’線断面図である。
（半導体記憶装置１００の構成）
図１に示すように、本実施の形態の半導体記憶装置１００のシリコン基板Ｓ上には、素子領域ＤＲと、素子分離領域ＩＲが設けられている。図２Ａに示すように、シリコン基板Ｓの素子領域ＤＲ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間のシリコン基板Ｓ上には、ゲート絶縁膜及び側壁絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜及び側壁絶縁膜１２、ゲート電極１３によりトランジスタＴが構成される。ゲート電極１３は、図２Ａの紙面に垂直な方向（図１に示すｙ方向）に延長して、半導体記憶装置１００のワード線として機能する。また、ゲート電極１３、ソース／ドレイン拡散層１１の上面には、電気抵抗を低減させるためのシリサイド層１４が形成されている。
図１に示すように、本実施の形態の半導体記憶装置１００のシリコン基板Ｓ上には、素子領域ＤＲと、素子分離領域ＩＲが設けられている。図２Ａに示すように、シリコン基板Ｓの素子領域ＤＲ上に不純物を拡散することによりソース／ドレイン拡散層１１が形成されている。隣接した二つのソース／ドレイン拡散層１１の間のシリコン基板Ｓ上には、ゲート絶縁膜及び側壁絶縁膜１２を介してゲート電極１３が形成されている。このソース／ドレイン拡散層１１、ゲート絶縁膜及び側壁絶縁膜１２、ゲート電極１３によりトランジスタＴが構成される。ゲート電極１３は、図２Ａの紙面に垂直な方向（図１に示すｙ方向）に延長して、半導体記憶装置１００のワード線として機能する。また、ゲート電極１３、ソース／ドレイン拡散層１１の上面には、電気抵抗を低減させるためのシリサイド層１４が形成されている。
トランジスタＴ上を含むシリコン基板Ｓ上には、第１の層間絶縁膜２１が形成されている。第１の層間絶縁膜２１中には、例えば窒化シリコン膜（ＳｉＮ）からなる水素バリア膜２２がシリコン基板Ｓと略平行に形成されている。水素バリア膜２２は、酸化アルミニウム膜（Ａｌ２Ｏ３）であってもよい。また、第１の層間絶縁膜２１は、水素バリア膜２２を境に上のほうが吸水性の抑えられた層間絶縁膜としてもよい。第１の層間絶縁膜２１及び水素バリア膜２２を貫通してトランジスタＴのソース／ドレイン拡散層１１に達するようにコンタクトホールが形成されている。このコンタクトホールが、例えばタングステン（Ｗ）で埋め込まれることにより、第１及び第２のビアコンタクト２３、２４が形成される。
第１の層間絶縁膜２１上には、第２のビアコンタクト２４に用いられるタングステンの酸化を防ぐため、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）からなるバリアメタル膜３１が形成されている。このバリアメタル膜３１はチタンアルミニウム（ＴｉＡｌ）、チタン（Ｔｉ）等であってもよい。バリアメタル膜３１上に例えばイリジウム（Ｉｒ）からなる下部電極３２が形成されている。下部電極３２上には例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）からなる強誘電体膜３３が形成されている。強誘電体膜２２はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＴＯ（ＢａＴｉＯ３）等の酸化物強誘電体であってもよい。そして、強誘電体膜３３上には例えば酸化イリジウム（ＩｒＯ２）からなる第１の上部電極３４が形成されている。第１の上部電極３４は、白金（Ｐｔ）、イリジウム（Ｉｒ）等により形成されていてもよい。第１の上部電極３４上には、第２の上部電極３５が設けられている。第２の上部電極３５としては、例えばイリジウム（Ｉｒ）、アルミニウム（Ａｌ）等が用いられる。この下部電極３２、強誘電体膜３３、及び第１の上部電極３４により強誘電体キャパシタＣが構成されている。第２の上部電極３５は、強誘電体キャパシタＣの上部電極として機能するとともに、強誘電体キャパシタＣとトランジスタＴとの間の配線としても機能する。
（強誘電体キャパシタＣの構成）
ここで、バリアメタル膜３１上に形成された下部電極３２は、図２Ａ及び図２Ｂの断面図に示されるように、四角錐を底面に平行に切断して上部を取り除いた錐台状（釣鐘状）に形成されている。また、錐台状に形成された下部電極３２の底部３２１は、錐台状の上部３２２に比べｘ方向（基板に水平方向）に突出した鍔部を有している。ここで、下部電極３２の底部３２１の端部と、第１の層間絶縁膜２１上に設けられたバリアメタル膜３１の端部とは、その端面がｘ方向において整合するように形成されている。また、ｘ方向に隣り合う２つの強誘電体キャパシタＣは、同一のバリアメタル膜３１上に形成されるとともに、下部電極３２の底部３２１が接続されている。結果として、同一のバリアメタル膜３１上に形成された２つの強誘電体キャパシタＣの下部電極３２により、バリアメタル膜３１の上面が全て覆われている。強誘電体膜３３は、このように形成された下部電極３２の上面に形成されている。また、強誘電体膜３３の端面も下部電極３２及びバリアメタル膜３１の端面と整合するように形成されている。従って、強誘電体膜３３は、下部電極３２とバリアメタル膜３１との境界面と接していない。ここで、下部電極３２が接続するように設けられた２つの強誘電体キャパシタＣは、２つの錐台状の下部電極３２の境目Ｂｄにおいて第１の上部電極３４が分離されている。
ここで、バリアメタル膜３１上に形成された下部電極３２は、図２Ａ及び図２Ｂの断面図に示されるように、四角錐を底面に平行に切断して上部を取り除いた錐台状（釣鐘状）に形成されている。また、錐台状に形成された下部電極３２の底部３２１は、錐台状の上部３２２に比べｘ方向（基板に水平方向）に突出した鍔部を有している。ここで、下部電極３２の底部３２１の端部と、第１の層間絶縁膜２１上に設けられたバリアメタル膜３１の端部とは、その端面がｘ方向において整合するように形成されている。また、ｘ方向に隣り合う２つの強誘電体キャパシタＣは、同一のバリアメタル膜３１上に形成されるとともに、下部電極３２の底部３２１が接続されている。結果として、同一のバリアメタル膜３１上に形成された２つの強誘電体キャパシタＣの下部電極３２により、バリアメタル膜３１の上面が全て覆われている。強誘電体膜３３は、このように形成された下部電極３２の上面に形成されている。また、強誘電体膜３３の端面も下部電極３２及びバリアメタル膜３１の端面と整合するように形成されている。従って、強誘電体膜３３は、下部電極３２とバリアメタル膜３１との境界面と接していない。ここで、下部電極３２が接続するように設けられた２つの強誘電体キャパシタＣは、２つの錐台状の下部電極３２の境目Ｂｄにおいて第１の上部電極３４が分離されている。
この強誘電体キャパシタＣを埋め込むように、第２の層間絶縁膜４１が形成される。第２の層間絶縁膜４１を貫通して、第２のビアコンタクト２４に達するようにコンタクトホールが形成される。このコンタクトホールを例えばイリジウム（Ｉｒ）で埋め込むことにより第３のビアコンタクト４２が形成されている。第３のビアコンタクト４２の材料は、アルミニウム（Ａｌ）等であってもよい。第２の上部電極３５は、第１〜第３のビアコンタクト２３、２４、４２を介して、トランジスタ１５のソース／ドレイン拡散層１１に接続される。
本発明の実施の形態に係る半導体記憶装置は、強誘電体キャパシタＣとトランジスタＴとが接続されたユニットが複数個直列接続されたＴＣ並列ユニット直列接続型ＦｅＲＡＭとして説明するが、これに限定されるものではない。
（効果）
本実施の形態における半導体記憶装置１００は、バリアメタル膜３１の上面が全て下部電極３２に覆われている。そのため、下部電極３２の上面に形成され、端面が下部電極３２、バリアメタル膜３１の端面と整合している強誘電体膜３３は、バリアメタル膜３１と下部電極３２との境界面に接しない。これにより、強誘電体膜３３に起因する酸化膜がバリアメタル膜３１と下部電極３２との間に形成されることがなく、バリアメタル膜３１と下部電極３２との電気的接続を良好に保つことができる。また、半導体記憶装置１００の下部電極３２の底部３２１が水平方向に突出した鍔部でも強誘電体キャパシタＣが構成されるため、キャパシタ面積が増大し、強誘電体キャパシタＣの信号量を増大させることもできる。本実施の形態によれば、強誘電体キャパシタＣの下部電極３２とバリアメタル膜３１との間の酸化膜の形成を防止する半導体記憶装置を提供することができる。
本実施の形態における半導体記憶装置１００は、バリアメタル膜３１の上面が全て下部電極３２に覆われている。そのため、下部電極３２の上面に形成され、端面が下部電極３２、バリアメタル膜３１の端面と整合している強誘電体膜３３は、バリアメタル膜３１と下部電極３２との境界面に接しない。これにより、強誘電体膜３３に起因する酸化膜がバリアメタル膜３１と下部電極３２との間に形成されることがなく、バリアメタル膜３１と下部電極３２との電気的接続を良好に保つことができる。また、半導体記憶装置１００の下部電極３２の底部３２１が水平方向に突出した鍔部でも強誘電体キャパシタＣが構成されるため、キャパシタ面積が増大し、強誘電体キャパシタＣの信号量を増大させることもできる。本実施の形態によれば、強誘電体キャパシタＣの下部電極３２とバリアメタル膜３１との間の酸化膜の形成を防止する半導体記憶装置を提供することができる。
（半導体記憶装置１００の製造方法）
次に、第１の実施の形態に係る半導体記憶装置１００の製造方法について説明する。図３Ａ、図３Ｂ〜図１８Ａ、図１８Ｂは第１の実施の形態に係る半導体記憶装置１００の製造方法を示す工程図である。
次に、第１の実施の形態に係る半導体記憶装置１００の製造方法について説明する。図３Ａ、図３Ｂ〜図１８Ａ、図１８Ｂは第１の実施の形態に係る半導体記憶装置１００の製造方法を示す工程図である。
まず、ＳＴＩ（Shallow Trench Isolation）により、シリコン基板Ｓ上に素子領域ＤＲ、及び素子分離領域ＩＲを設ける。素子領域ＤＲ上に例えば熱酸化によりゲート絶縁膜及び側壁絶縁膜１２となるシリコン酸化膜を形成する。このシリコン酸化膜上に例えばポリシリコンを堆積してパターニングすることによりゲート電極１３を形成する。ゲート電極１３をマスクとして不純物をシリコン基板Ｓに拡散させることにより、ソース／ドレイン拡散層１１を形成する。この後、ゲート電極１３上及びソース／ドレイン拡散層１１上にシリサイド層１４を形成する。トランジスタＴが形成された領域を含むシリコン基板１０上に第１の層間絶縁膜２１を例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。この第１の層間絶縁膜２１を貫通してトランジスタＴのソース／ドレイン領域１１に達するようにコンタクトホールＨ１を形成する。このコンタクトホールＨ１を例えばタングステンで埋め込んだ後、平坦化することにより第１のビアコンタクト２３を形成する。その後、平坦化した第１の層間絶縁膜２１の上に水素バリア膜２２を堆積し、さらにこの水素バリア膜２２の上に第１の層間絶縁膜２１をプラズマＣＶＤにより堆積して平坦化する。この第１の層間絶縁膜２１、及び水素バリア膜２２を貫通して第１のビアコンタクト２３に達するようにコンタクトホールＨ２を形成する。このコンタクトホールＨ２を例えばタングステンで埋め込んだ後、平坦化することにより第２のビアコンタクト２４を形成する（図３Ａ、図３Ｂ参照）。
この第２のビアコンタクト２４上を含む第１の層間絶縁膜２１上に例えば窒化チタンアルミニウム（ＴｉＡｌＮ）からなるバリアメタル膜３１、イリジウム（Ｉｒ）からなる下部電極膜３２ａを順に堆積する。下部電極膜３２ａは、例えば膜厚６００ｎｍ程度の厚さで堆積する。さらに、バリアメタル膜３１及び下部電極３２ａを加工するための、例えば酸化アルミニウム膜（Ａｌ２Ｏ３）又は窒化シリコン膜（ＳｉＮ）からなるハードマスクＨＭ１、シリコン酸化膜（ＳｉＯ２）からなるハードマスクＨＭ２を堆積する。（図４Ａ、図４Ｂ参照）。
ハードマスクＨＭ１、ＨＭ２上にレジスト膜を堆積した後パターニングを行う。そして、ＲＩＥ（Reactive Ion Etching）により、下部電極膜３２ａを所定の形状にエッチングする。本実施の形態では、下部電極膜３２ａは、バリアメタル膜３１を介した第２のビアコンタクト２４上で錐台形状になるように加工される。この時、バリアメタル膜３１（ＴｉＡｌＮ）と下部電極３２ａ（Ｉｒ）とは選択比があるため、バリアメタル膜３２ａは第１の層間絶縁膜２１上の全面に残る（図５Ａ、図５Ｂ参照）。
次に、下部電極膜３２ａ上を含むバリアメタル膜３１の上面を全て覆うように、例えばイリジウム（Ｉｒ）からなる下部電極膜３２ｂを堆積する。ここで、下部電極膜３２ｂは、イリジウムを膜厚５０ｎｍ〜２００ｎｍ程度の厚さで堆積する（図６Ａ、図６Ｂ参照）。この下部電極膜３２ａ及び下部電極膜３２ｂにより、下部電極３２が形成される。
下部電極３２の上にＰＺＴからなる強誘電体膜３３、酸化イリジウム（ＩｒＯ２）からなる上部電極３４を順に堆積する（図７Ａ、図７Ｂ参照）。この上部電極３４上に、第２の層間絶縁膜４１を堆積し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する（図８Ａ、図８Ｂ参照）。その後、第２の層間絶縁膜４１上にレジストＲ１を堆積し、選択的にパターニングする。この時、レジストＲ１の形状は下部電極３２を作製する際に用いたパターンよりも少し大きいパターン、すなわち下部電極膜３２ａの幅よりも少し大きいパターンで、錐台形状の下部電極３２の上部に設けられる（図９Ａ、図９Ｂ参照）。
レジストＲ１をマスクとして、上部電極３４上の所定の位置の第２の層間絶縁膜４１を除去する（図１０Ａ、図１０Ｂ参照）。残存した第２の層間絶縁膜４１をマスクとして、上部電極３４、強誘電体膜３３、下部電極３２及びバリアメタル膜３１の端部が整合し、且つ第１の層間絶縁膜２１及び第２のビアコンタクト２４が露出するようにエッチングを行う（図１１Ａ、図１１Ｂ参照）。ここで、図１１Ａに示す隣接する２つの下部電極３２間の狭い領域は、上部電極３４のみ切れていて強誘電体膜３３が残っていても良い。ただし、図１１Ｂに示す下部電極３２間の領域は強誘電体膜３３及び下部電極３２まで切断されていなければならない。この工程により、図２Ａ、図２Ｂに示す強誘電体キャパシタＣが形成される。
次に、強誘電体キャパシタＣを埋め込むように、再度第２の層間絶縁膜４１を堆積し（図１２Ａ、図１２Ｂ参照）、ＣＭＰにより上部電極３４の上面が露出するまで平坦化する（図１３Ａ、図１３Ｂ参照）。その後、第２の層間絶縁膜４１上にレジストＲ２を堆積し、選択的にパターニングする。この時、レジストＲ２の形状は、先の工程で露出させた第２のビアコンタクト２４の上部に開口部を有する形状にする（図１４Ａ、図１４Ｂ参照）。このレジストＲ２をマスクとして、第２のビアコンタクト２４上の第２の層間絶縁膜４１を除去して、コンタクトホールを形成する（図１５Ａ、図１５Ｂ参照）。
このコンタクトホールの内部を埋め込み、且つ上部電極３４の上面に接するように、第２の層間絶縁膜４１上に、例えばイリジウム（Ｉｒ）又はアルミニウム（Ａｌ）を堆積させる。これにより、上部電極膜３５’及び第３のビアコンタクト４２を形成する（図１６Ａ、図１６Ｂ参照）。そして、上部電極膜３５’上に、レジストＲ３を堆積し、選択的にパターニングする（図１７Ａ、図１７Ｂ参照）。このレジストＲ３をマスクとして、上部電極膜３５’を所定の形状に加工して上部電極３５を形成する。（図１８Ａ、図１８Ｂ参照）。この後、第２の層間絶縁膜４１を堆積させることにより、図２Ａ、図２Ｂに示す第１の実施の形態に係る半導体記憶装置１００を形成することができる。
（効果）
本実施の形態の半導体記憶装置１００の製造方法では、強誘電体膜３３を製膜する際に、下部電極膜３２ａ、３２ｂにより、バリアメタル膜３１の表面が完全に覆われている。強誘電体膜３３として、ＰＺＴ膜を製膜する際には６００℃程度の高温により蒸着させるが、バリアメタル膜３１と下部電極３２ａとは密着性が弱いため、これらの界面に酸素が入り酸化膜が形成されるおそれがある。しかし、本実施の形態の製造方法では、下部電極膜３２ａ、３２ｂにより、バリアメタル膜３１の表面が完全に覆われているため、強誘電体膜３３を堆積する工程において、下部電極膜３２ａとバリアメタル膜３１との間に酸化膜が形成されることがない。また、下部電極膜３２ｂは、第１の層間絶縁膜２１の全面を覆うように設けられており、バリアメタル膜３１と第１の層間絶縁膜２１との間でも化学反応を抑制することが可能である。
本実施の形態の半導体記憶装置１００の製造方法では、強誘電体膜３３を製膜する際に、下部電極膜３２ａ、３２ｂにより、バリアメタル膜３１の表面が完全に覆われている。強誘電体膜３３として、ＰＺＴ膜を製膜する際には６００℃程度の高温により蒸着させるが、バリアメタル膜３１と下部電極３２ａとは密着性が弱いため、これらの界面に酸素が入り酸化膜が形成されるおそれがある。しかし、本実施の形態の製造方法では、下部電極膜３２ａ、３２ｂにより、バリアメタル膜３１の表面が完全に覆われているため、強誘電体膜３３を堆積する工程において、下部電極膜３２ａとバリアメタル膜３１との間に酸化膜が形成されることがない。また、下部電極膜３２ｂは、第１の層間絶縁膜２１の全面を覆うように設けられており、バリアメタル膜３１と第１の層間絶縁膜２１との間でも化学反応を抑制することが可能である。
下部電極膜３２ａは、ＲＩＥによる加工時にその表面にダメージが与えられるが、下部電極膜３２ｂを堆積することにより、このダメージを覆うこともできる。また、下部電極膜３２ａのエッチングは、バリアメタル膜３１で停止するため、エッチングの面内均一性や、制御性が向上する。そして、水素バリア膜２２より上の第１の層間絶縁膜２１をプラズマＣＶＤにより形成するため、第１の層間絶縁膜２１の吸水性を抑えることができる。これにより、第１の層間絶縁膜２１による強誘電体キャパシタＣの特性の変化を防止できる。
（製造方法の他の例）
次に、第１の実施の形態に係る半導体記憶装置１００の製造方法の他の例について説明する。図１９Ａ及び図１９Ｂは第１の実施の形態に係る半導体記憶装置１００の製造方法の他の例を示す工程図である。ここで、製造方法の他の例において、図３Ａ、図３Ｂ〜図４Ａ、図４Ｂと、図７Ａ、図７Ｂ〜図１８Ａ、図１８Ｂに示す工程は、先の例と同様である。本例においては、下部電極３２を加工する際の形状が先の例と異なる。
次に、第１の実施の形態に係る半導体記憶装置１００の製造方法の他の例について説明する。図１９Ａ及び図１９Ｂは第１の実施の形態に係る半導体記憶装置１００の製造方法の他の例を示す工程図である。ここで、製造方法の他の例において、図３Ａ、図３Ｂ〜図４Ａ、図４Ｂと、図７Ａ、図７Ｂ〜図１８Ａ、図１８Ｂに示す工程は、先の例と同様である。本例においては、下部電極３２を加工する際の形状が先の例と異なる。
図４Ａ、図４Ｂに示すように、下部電極膜３２ａ、ハードマスクＨＭ１、ＨＭ２を堆積した後、パターニングを行う。そして、ＲＩＥ（Reactive Ion Etching）により、下部電極膜３２ａを所定の形状にエッチングする。本例においては、下部電極膜３２ａは、第２のビアコンタクト２４上で下部電極膜３２ａの上部３２２が錐台形状になるとともに、底部３２１がバリアメタル膜３１の上面を全て覆うように加工される（図１９Ａ、図１９Ｂ参照）。これにより、錐台状に形成された下部電極３２の底部３２１は、上部３２２に比べ基板に平行な方向に突出した鍔部を有することになる。先の例では、下部電極３２の底部３２１と上部３２２とは別工程で形成されたが、本例では下部電極膜３２ａ上に下部電極膜３２ｂを形成せず、下部電極膜３２ａのみで下部電極３２を形成する。すなわち、下部電極３２の底部３２１と上部３２２とは同一の膜により同一の工程で形成される。
この後、図７Ａ、図７Ｂに示すように強誘電体膜３３、上部電極３４を堆積する。以降の工程は、先の例と同様であるため、その説明は省略する。
（効果）
第１の実施の形態の半導体記憶装置１００の製造方法の他の例でも、強誘電体膜３３を製膜する際には、下部電極３２によりバリアメタル膜３１の表面が完全に覆われている。そのため、強誘電体膜３３を堆積する工程において、下部電極３２とバリアメタル膜３１との間に酸化膜が形成されることがない。本例の製造方法では、先の例の下部電極膜３２ｂを積層する工程が省かれるため、半導体記憶装置１００を形成する工程が削減される。
第１の実施の形態の半導体記憶装置１００の製造方法の他の例でも、強誘電体膜３３を製膜する際には、下部電極３２によりバリアメタル膜３１の表面が完全に覆われている。そのため、強誘電体膜３３を堆積する工程において、下部電極３２とバリアメタル膜３１との間に酸化膜が形成されることがない。本例の製造方法では、先の例の下部電極膜３２ｂを積層する工程が省かれるため、半導体記憶装置１００を形成する工程が削減される。
［第２の実施の形態］
図２０Ａ及び図２０Ｂは、第２の実施の形態に係る半導体記憶装置を示す断面図である。
図２０Ａ及び図２０Ｂは、第２の実施の形態に係る半導体記憶装置を示す断面図である。
（半導体記憶装置２００の構成）
本実施の形態において第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置２００は、バリアメタル膜３１及び下部電極３２の構成が、図２Ａ、図２Ｂに示す第１の実施の形態の半導体記憶装置１００と異なる。
本実施の形態において第１の実施の形態と同様の構成を有する箇所には同一の符号を付してその説明を省略する。本実施の形態の半導体記憶装置２００は、バリアメタル膜３１及び下部電極３２の構成が、図２Ａ、図２Ｂに示す第１の実施の形態の半導体記憶装置１００と異なる。
（強誘電体キャパシタＣの構成）
本実施の形態の半導体装置２００において、第１の層間絶縁膜２１上には、第２のビアコンタクト２４に用いられるタングステンの酸化を防ぐためのバリアメタル膜３１が形成されている。このバリアメタル膜３１は、第２のコンタクトプラグ２４の上面を覆う領域に設けられており、強誘電体キャパシタＣの下部の全面には設けられていない。このバリアメタル膜３１上に第１の下部電極３２ｃが形成されている。バリアメタル膜３１上に形成された第１の下部電極３２ｃは、図２０Ａ及び図２０Ｂの断面図に示されるように、四角錐を底面に平行に切断して上部を取り除いた錐台状（釣鐘状）に形成されている。錐台状に形成された第１の下部電極３２ｃを覆うように第２の下部電極３２ｄが設けられる。ここで、バリアメタル膜３１の表面は、第１の下部電極３２ｃにより全て覆われている。また、第２の下部電極３２ｄは、錐台状の第１の下部電極３２ｃに比べｘ方向（水平方向）の第１の層間絶縁膜２１上に突出した鍔部を有している。この第２の下部電極３２ｄにより、バリアメタル膜３１の端面が覆われている。そして、隣り合う２つの強誘電体キャパシタＣは、第２の下部電極３２ｄにより接続されている。結果として、バリアメタル膜３１上に形成された強誘電体キャパシタＣの第１の下部電極３２ｃ、第２の下部電極３２ｄにより、バリアメタル膜３１の上面及び端面が全て覆われている。
本実施の形態の半導体装置２００において、第１の層間絶縁膜２１上には、第２のビアコンタクト２４に用いられるタングステンの酸化を防ぐためのバリアメタル膜３１が形成されている。このバリアメタル膜３１は、第２のコンタクトプラグ２４の上面を覆う領域に設けられており、強誘電体キャパシタＣの下部の全面には設けられていない。このバリアメタル膜３１上に第１の下部電極３２ｃが形成されている。バリアメタル膜３１上に形成された第１の下部電極３２ｃは、図２０Ａ及び図２０Ｂの断面図に示されるように、四角錐を底面に平行に切断して上部を取り除いた錐台状（釣鐘状）に形成されている。錐台状に形成された第１の下部電極３２ｃを覆うように第２の下部電極３２ｄが設けられる。ここで、バリアメタル膜３１の表面は、第１の下部電極３２ｃにより全て覆われている。また、第２の下部電極３２ｄは、錐台状の第１の下部電極３２ｃに比べｘ方向（水平方向）の第１の層間絶縁膜２１上に突出した鍔部を有している。この第２の下部電極３２ｄにより、バリアメタル膜３１の端面が覆われている。そして、隣り合う２つの強誘電体キャパシタＣは、第２の下部電極３２ｄにより接続されている。結果として、バリアメタル膜３１上に形成された強誘電体キャパシタＣの第１の下部電極３２ｃ、第２の下部電極３２ｄにより、バリアメタル膜３１の上面及び端面が全て覆われている。
このように形成された第２の下部電極３２ｄ上に強誘電体膜３３及び第１の上部電極３４が形成されている。また、強誘電体膜３３の端面は、第２の下部電極３２ｄの端面と整合するように形成されている。従って、強誘電体膜３３は、第１の下部電極３２ｃとバリアメタル膜３１との境界面と接していない。本実施の形態において、第１の下部電極３２ｃ、第２の下部電極３２ｄ、強誘電体膜３３及び第１の上部電極３４により強誘電体キャパシタＣが構成されている。
（効果）
本実施の形態における半導体記憶装置２００において、バリアメタル膜３１と第１の下部電極３２ｃとの境界面は、第２の下部電極３２ｄに覆われているため、強誘電体膜３３は、バリアメタル膜３１に接することがない。そのため、強誘電体膜３３に起因する酸化膜がバリアメタル膜３１と第１の下部電極３２ｃとの間に形成されることがなく、バリアメタル膜３１と下部電極３２との電気的接続を良好に保つことができる。また、半導体記憶装置２００の第２の下部電極３２ｄが水平方向に突出した鍔部でも強誘電体キャパシタＣが構成されるため、キャパシタ面積が増大し、強誘電体キャパシタの信号量を増大させることもできる。本実施の形態によれば、強誘電体キャパシタＣの下部電極３２とバリアメタル膜３１との間の酸化膜の形成を防止する半導体記憶装置を提供することができる。
本実施の形態における半導体記憶装置２００において、バリアメタル膜３１と第１の下部電極３２ｃとの境界面は、第２の下部電極３２ｄに覆われているため、強誘電体膜３３は、バリアメタル膜３１に接することがない。そのため、強誘電体膜３３に起因する酸化膜がバリアメタル膜３１と第１の下部電極３２ｃとの間に形成されることがなく、バリアメタル膜３１と下部電極３２との電気的接続を良好に保つことができる。また、半導体記憶装置２００の第２の下部電極３２ｄが水平方向に突出した鍔部でも強誘電体キャパシタＣが構成されるため、キャパシタ面積が増大し、強誘電体キャパシタの信号量を増大させることもできる。本実施の形態によれば、強誘電体キャパシタＣの下部電極３２とバリアメタル膜３１との間の酸化膜の形成を防止する半導体記憶装置を提供することができる。
（半導体記憶装置２００の製造方法）
次に、第２の実施の形態に係る半導体記憶装置２００の製造方法について説明する。図２１Ａ及び図２１Ｂは第２の実施の形態に係る半導体記憶装置２００の製造方法を示す工程図である。ここで、本実施の形態の半導体記憶装置２００の製造方法において、図３Ａ、図３Ｂ〜図４Ａ、図４Ｂと、図７Ａ、図７Ｂ〜図１８Ａ、図１８Ｂに示す工程は、第１の実施の形態の半導体記憶装置１００の製造方法と同様であるため、これらの図面も参照して説明を行う。本実施の形態においては、下部電極３２を加工する際の形状が第１の実施の形態と異なる。
次に、第２の実施の形態に係る半導体記憶装置２００の製造方法について説明する。図２１Ａ及び図２１Ｂは第２の実施の形態に係る半導体記憶装置２００の製造方法を示す工程図である。ここで、本実施の形態の半導体記憶装置２００の製造方法において、図３Ａ、図３Ｂ〜図４Ａ、図４Ｂと、図７Ａ、図７Ｂ〜図１８Ａ、図１８Ｂに示す工程は、第１の実施の形態の半導体記憶装置１００の製造方法と同様であるため、これらの図面も参照して説明を行う。本実施の形態においては、下部電極３２を加工する際の形状が第１の実施の形態と異なる。
図４Ａ、図４Ｂに示すように、下部電極膜３２ａ、ハードマスクＨＭ１、ＨＭ２を堆積した後、パターニングを行う。そして、ＲＩＥ（Reactive Ion Etching）により、下部電極膜３２ａを所定の形状にエッチングして第１の下部電極３２ｃを形成する。第１の下部電極３２ｃは、第２のビアコンタクト２４上でバリアメタル膜３１を介して錐台状に形成される。本実施の形態においては、バリアメタル膜３１は、下部電極膜３２ａとともにエッチングされて、第１の下部電極３２ｃに上面が覆われている箇所のみ残存する。そして、第１の層間絶縁膜２１及び第２のビアコンタクト２４の上面が露出している。その後、第１の下部電極３２ｃ上と、露出した第１の層間絶縁膜２１及び第２のビアコンタクト２４上の全面に、第２の下部電極３２ｄを堆積する（図２１Ａ、図２１Ｂ参照）。これにより、錐台状に形成された第１の下部電極３２ｃに比べ基板に平行な方向に突出した鍔部を有する第２の下部電極３２ｄが形成されることになる。
この後、図７Ａ、図７Ｂに示すように、第２の下部電極３２ｄ上に強誘電体膜３３、上部電極３４を堆積する。以降の工程は、第１の実施の形態と略同様であるため、その説明は省略する。
（効果）
本実施の形態の半導体記憶装置２００の製造方法において、強誘電体膜３３を製膜する際に、第１の下部電極３２ｃ、第２の下部電極膜３２ｄにより、バリアメタル膜３１の表面が完全に覆われている。そのため、強誘電体膜３３を堆積する工程において、第１の下部電極３２ｃとバリアメタル膜３１との間に酸化膜が形成されることがない。また、第１の下部電極３２ｃは、ＲＩＥによる加工時にその表面にダメージが与えられるが、第２の下部電極３２ｄを堆積することによりこのダメージを覆うこともできる。
本実施の形態の半導体記憶装置２００の製造方法において、強誘電体膜３３を製膜する際に、第１の下部電極３２ｃ、第２の下部電極膜３２ｄにより、バリアメタル膜３１の表面が完全に覆われている。そのため、強誘電体膜３３を堆積する工程において、第１の下部電極３２ｃとバリアメタル膜３１との間に酸化膜が形成されることがない。また、第１の下部電極３２ｃは、ＲＩＥによる加工時にその表面にダメージが与えられるが、第２の下部電極３２ｄを堆積することによりこのダメージを覆うこともできる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、本発明の実施の形態において、強誘電体メモリをＴＣ並列ユニット直列接続型強誘電体メモリとしているが、本発明は、その他のスタック型の強誘電体メモリに適用することが可能である。また、下部電極３２の形状を角錐台状として説明したが、これは円錐台等の形状であってもよいし、錐台に限定されず、側面が曲面で構成された釣鐘形状や柱状等であってもよい。また、第２の実施の形態において、バリアメタル膜３１の上面と端面を覆う下部電極３２は異なる膜により形成されていたが、これは一層の下部電極膜により覆われていてもよい。
Ｓ・・・シリコン基板、 ＤＲ・・・素子領域、 ＩＲ・・・素子分離領域、 Ｔ・・・トランジスタ、 Ｃ・・・強誘電体キャパシタ、 １１・・・ソース／ドレイン拡散層、 １２・・・ゲート絶縁膜及び側壁絶縁膜、 １３・・・ゲート電極、 １４・・・シリサイド層、 ２１・・・第１の層間絶縁膜、 ２２・・・水素バリア膜、 ２３・・・第１のビアコンタクト、 ２４・・・第２のビアコンタクト、 ３１・・・バリアメタル膜、 ３２・・・下部電極、 ３３・・・強誘電体膜、 ３４・・・第１の上部電極、 ３５・・・第２の上部電極、 ４１・・・第２の層間絶縁膜、 ４２・・・第３のビアコンタクト、 １００、２００・・・半導体記憶装置。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、
前記トランジスタの前記ソース／ドレイン拡散層に接続するように形成されたビアコンタクトと、
バリアメタル膜を介して前記ビアコンタクトに接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタは、
前記バリアメタル膜上に設けられた下部電極と、
前記下部電極を覆うように設けられた強誘電体膜と、
前記強誘電体膜上に設けられた上部電極とを備え、
前記下部電極は、錐台形状の上部と、この上部に比べ水平方向に突出した鍔部を有する底部とからなり、
前記下部電極の底部は、前記バリアメタル膜の上面を全て覆い、
前記バリアメタル膜の端面、前記鍔部の端面、及び前記強誘電体膜の端面が前記水平方向において整合している
ことを特徴とする半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された一対のソース／ドレイン拡散層を有するトランジスタと、
前記トランジスタの前記ソース／ドレイン拡散層に接続するように形成されたビアコンタクトと、
バリアメタル膜を介して前記ビアコンタクトに接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタは、
前記バリアメタル膜上に設けられた下部電極と、
前記下部電極を覆うように設けられた強誘電体膜と、
前記強誘電体膜上に設けられた上部電極とを備え、
前記下部電極は、錐台形状の上部と、この上部に比べ水平方向に突出した鍔部を有する底部とからなり、
前記下部電極は、前記バリアメタル膜の上面及び端面を全て覆う
ことを特徴とする半導体記憶装置。 - 前記下部電極は、複数の電極膜の積層膜として形成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。 - 半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、
前記トランジスタ上を含む前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記トランジスタのソース／ドレイン拡散層に接続するビアコンタクトを形成する工程と、
前記ビアコンタクト上にバリアメタル膜を堆積する工程と、
前記バリアメタル膜上に第１の下部電極膜を堆積する工程と、
前記第１の下部電極膜を加工して前記バリアメタル膜を介した前記ビアコンタクト上に錐台形状の下部電極の上部を形成する工程と、
前記下部電極の上部の上を含む全面に第２の下部電極膜を堆積する工程と、
前記第２の下部電極膜上に強誘電体膜を堆積する工程と、
前記強誘電体膜上に上部電極を堆積する工程と、
前記上部電極、前記強誘電体膜、前記第２の下部電極膜をパターニングして強誘電体キャパシタを形成する工程とを備え、
前記強誘電体膜及び前記第２の下部電極膜の端面が前記水平方向において整合するようにパターニングして、前記下部電極の上部に比べ水平方向に突出した鍔部を有する前記下部電極の底部を形成する
ことを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に一対のソース／ドレイン拡散層を有するトランジスタを形成する工程と、
前記トランジスタ上を含む前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記トランジスタのソース／ドレイン拡散層に接続するビアコンタクトを形成する工程と、
前記ビアコンタクト上にバリアメタル膜を堆積する工程と、
前記バリアメタル膜上に下部電極膜を堆積する工程と、
前記下部電極膜を加工して前記バリアメタル膜を介した前記ビアコンタクト上に錐台形状の下部電極の上部を形成するとともに、前記バリアメタル膜上の全面に前記下部電極の底部を形成する工程と、
前記下部電極上に強誘電体膜を堆積する工程と、
前記強誘電体膜上に上部電極を堆積する工程と、
前記上部電極、前記強誘電体膜、前記下部電極をパターニングして強誘電体キャパシタを形成する工程とを備え、
前記強誘電体膜及び前記下部電極の端面が前記水平方向において整合するようにパターニングして、前記下部電極の上部に比べ水平方向に突出した鍔部を有する前記下部電極の底部を形成する
ことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009071348A JP2010225834A (ja) | 2009-03-24 | 2009-03-24 | 半導体記憶装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2009071348A JP2010225834A (ja) | 2009-03-24 | 2009-03-24 | 半導体記憶装置及びその製造方法 |
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| JP2010225834A true JP2010225834A (ja) | 2010-10-07 |
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| JP2009071348A Withdrawn JP2010225834A (ja) | 2009-03-24 | 2009-03-24 | 半導体記憶装置及びその製造方法 |
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| JP (1) | JP2010225834A (ja) |
-
2009
- 2009-03-24 JP JP2009071348A patent/JP2010225834A/ja not_active Withdrawn
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