KR20030057672A - 강유전체 캐패시터 및 그 제조 방법 - Google Patents

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KR20030057672A
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이창구
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Abstract

본 발명은 강유전체막의 열화 및 상하부전극간 단락을 방지하면서 평탄화를 이루는데 적합한 강유전체 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자의 제조 방법은 반도체기판 상부에 제1절연물을 형성하는 단계, 상기 제1절연물상에 하부전극, 강유전체막 및 표면보호막의 순서로 적층된 다수의 적층물을 형성하는 단계, 상기 다수의 적층물 및 상기 제1절연물상에 측벽보호막을 형성하는 단계, 상기 다수의 적층물 사이를 채우는 두께로 상기 측벽보호막상에 제2절연물을 형성하는 단계, 상기 적층물의 표면이 드러날때까지 상기 제2절연물을 평탄화시키는 단계, 상기 표면이 드러난 적층물상에 상기 적층물보다 선폭이 큰 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 캐패시터 및 그 제조 방법{Ferroelectric Capacitor and method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
그러나, 상부전극 및 하부전극 물질로 백금이나 이리듐산화막과 같은 식각이 용이하지 않은 물질을 이용하기 때문에 식각후에 전극의 측벽에 금속성 폴리머가 잔류하게 되어 상부전극과 하부전극간에 단락을 초래한다. 이를 펜스(fence) 현상이라 한다.
이러한 펜스 현상을 제거하기 위해 많은 연구가 진행되고 있다.
도 1은 종래기술의 제1예에 따른 강유전체 메모리 소자를 도시한 도면이다.
도 1을 참조하면, 소스/드레인(15) 및 워드라인(14)으로 이루어진 트랜지스터가 형성된 반도체기판(11)의 소정 부분에 두 트랜지스터와 다른 트랜지스터간 격리를 위해 형성된 필드산화막(12)이 형성되고, 반도체기판(11)상에 그 상측 표면이 평탄화된 제1층간절연막(16)이 형성되며, 제1층간절연막(16)을 관통하여 일측 소스/드레인(15)에 비트라인콘택(17)이 접속된다.
그리고, 비트라인콘택(17)에 비트라인(18)이 연결되며, 비트라인(18) 및 제1층간절연막(16)상에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인(15)에 스토리지노드콘택(20)이 연결된다.
그리고, 스토리지노드콘택(20)에 접착층(21)을 통해 제2층간절연막(19)에 접하는 하부전극(22)과, 하부전극(22)과 폭이 동일한 강유전체막(23)과 강유전체막(23)상에 하부전극(22)보다 폭이 작은 상부전극(24)으로 이루어진 캐패시터가 접속되어 스토리지노드콘택(20)을 통해 트랜지스터와 캐패시터가 연결된다.
그리고, 캐패시터를 포함한 전면을 제3층간절연막(25)으로 덮고, 제3층간절연막(25)을 관통하여 상부전극(24)에 확산방지막(26)을 구비한 금속배선(27)이 연결된다.
그리고, 금속배선(27)상에 금속간절연막(Inter Metal Dielectric; IMD)(28)과 보호막(29)이 차례로 형성된다.
상술한 종래기술의 제1예에서는 상부전극(24)을 먼저 식각하고강유전체막(23)과 하부전극(22)을 동시에 식각하여 캐패시터를 형성하는데, 상부전극(24) 및 하부전극(22) 물질로 백금이나 이리듐산화막과 같은 식각이 용이하지 않은 물질을 이용하기 때문에 식각후에 전극의 측벽에 금속성 폴리머가 잔류하게 되어 상부전극(24)과 하부전극(22)간에 단락을 초래하는 문제를 해결하기 위해 상부전극(24)과 하부전극(22)의 모서리 부분을 추가로 식각한다.
그러나, 추가 식각시 과도식각으로 인해 캐패시터 하부의 제2층간절연막(19)이 손실되고, 실제로 캐패시터로 사용하려는 강유전체막(23)의 측벽에 플라즈마로 인한 식각손실을 주게되어 소자의 결함을 발생시키는 문제가 있다.
실제로, 상부전극(24) 및 하부전극(22)을 식각하는 식각제인 플라즈마 분포의 균일성의 유지는 공정상 매우 어려운 상황이며, 여기에 추가 식각이 더해지면 제2층간절연막(19)의 손실은 더욱 불균일성을 이루게 되어 노광 공정이나 콘택홀 식각 공정 등 후속 공정에 나쁜 영향을 미친다.
또한, 상부전극(24)과 하부전극(22)의 오버랩(overlap)이 가까워질수록 상하부전극간에 단락이 발생되며, 강유전체막(23)의 특성 중 중요한 잔류분극 특성이 열화되므로. 하부전극(22) 식각시 주어지는 측벽의 플라즈마 손실을 고려할수밖에 없어 세밀한 셀 디자인이 어렵다.
도 2는 종래기술의 제2예에 따른 강유전체 메모리 소자를 도시한 도면으로서, 도 1의 제1예와 동일한 구성을 가지나, 캐패시터의 상부전극(24)과 하부전극(22)의 폭이 동일하다.
이는, 캐패시터 형성시 상부전극(24), 강유전체막(23) 및 하부전극(22)을 동시에 패터닝하므로써 가능하다.
상술한 종래기술의 제2예는 동시에 상부전극(24), 강유전체막(23) 및 하부전극(22)을 패터닝하여 캐패시터를 형성하므로 패터닝 공정을 감소시킬 수 있고, 상하부전극간 오버랩 디자인 룰이 필요없어 높은 집적도의 소자를 제조할 수 있는 장점이 있다.
그러나, 캐패시터의 단차가 매우 커 식각자체가 어렵고, 과도한 식각으로 소자의 결함을 일으키며, 상하부전극이 동시에 드러나기때문에 단락을 초래하는 문제가 있다.
또한 높은 캐패시터 사이를 제3층간절연막(25)으로 채워야 하는데, 셀 면적이 축속됨에 따라 캐패시터 사이를 채우는 것이 점점 어려워지고 있어 평탄화에도 어려움이 있다.
한편, 종래기술의 제1예 및 제2예는, 플레이트(plate)로 이용되는 상부전극이 라인(line)형으로 패터닝될 수 없으므로 공유되는 플레이트를 형성하기 위해서 각 셀의 상부전극에 각각 콘택을 만들어야 한다.
결국, 셀의 정보저장용 장치로 이용되는 캐패시터의 상부전극위에 바로 콘택을 형성하기 위한 식각과정이 부가되면 강유전체막에 플라즈마에 의한 손실을 주게되어 강유전체막의 특성 열화를 피할 수 없다.
더욱이, 셀의 크기가 점점 축소됨에 따라 캐패시터 크기도 또한 작아지므로 그에 더해지는 콘택홀 식각 과정은 더욱 나쁜 영향을 미친다.
도 3은 종래기술의 제3예에 따른 강유전체 메모리 소자를 도시한 도면이다.
도 3을 참조하면, 소스/드레인(15) 및 워드라인(14)으로 이루어진 트랜지스터가 형성된 반도체기판(11)의 소정 부분에 두 트랜지스터와 다른 트랜지스터간 격리를 위해 형성된 필드산화막(12)이 형성되고, 반도체기판(11)상에 그 상측 표면이 평탄화된 제1층간절연막(16)이 형성되며, 제1층간절연막(16)을 관통하여 일측 소스/드레인(15)에 비트라인콘택(17)이 접속된다.
그리고, 비트라인콘택(17)에 비트라인(18)이 연결되며, 비트라인(18) 및 제1층간절연막(16)상에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인(15)에 스토리지노드콘택(20)이 연결된다.
그리고, 스토리지노드콘택(20)에 접착층(21)을 통해 제2층간절연막(19)에 접하는 하부전극(22)이 제3층간절연막(25)에 의해 이웃한 하부전극(22)과 절연된다. 즉, 하부전극(22)이 제3층간절연막(25)에 매립된 형태를 갖는다.
그리고, 제3층간절연막(25)상에 이웃한 하부전극(22)을 모두 덮는 공통의 강유전체막(23)이 형성되고, 강유전체막(23)상에 하부전극(22)과 대향하여 캐패시터를 이루는 상부전극(24)이 형성된다.
그리고, 상부전극(24)상에 금속간절연막(28)과 보호막(29)이 적층 형성된다.
상술한 종래기술의 제3예는 하부전극(22)만을 먼저 증착 및 패터닝한 후, 제3층간절연막(25)을 증착 및 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화하여 하부전극(22) 표면을 노출시키고, 노출된 하부전극(22)상에 공통의 강유전체막(23)과 상부전극(24)을 형성하고 있다.
이로써, 강유전체막(23)이 상부전극(24)과 하부전극(22)을 완전히 분리시켜 단락을 방지할뿐만 아니라 상부전극(24)을 라인형태로 만들 수 있어 셀내부의 상부전극(24) 위에 콘택홀 식각공정을 실시할 필요없이 셀 주변에서 플레이트와 금속배선을 연결할 수 있어 콘택 식각에 따른 강유전체막의 특성 열화를 방지하는 장점이 있다.
그러나, 제3층간절연막(25)을 증착한 후 하부전극(22) 표면까지의 평탄화는 거의 필수적으로 화학적기계적연마(CMP) 공정을 통해 이루어지기 때문에 화학적기계적연마후 하부전극(22) 표면이 어택받아 손상되는 문제가 있다.
또한, 화학적기계적연마후 하부전극(22) 표면에 연마부산물이 잔류하게 됨에 따라 하부전극(22)과의 계면 미세 구조에 영향을 받는 강유전체막(23)의 증착이 불량하여 강유전체막(23)의 막특성을 열화시키는 원인이 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 강유전체막의 열화 및 상하부전극간 단락을 방지하면서 평탄화를 이루는데 적합한 강유전체 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술의 제1예에 따른 강유전체 캐패시터를 도시한 단면도,
도 2는 종래기술의 제2예에 따른 강유전체 캐패시터를 도시한 단면도,
도 3은 종래기술의 제3예에 따른 강유전체 캐패시터를 도시한 단면도,
도 4는 본 발명의 제1실시예에 따른 강유전체 캐패시터를 도시한 단면도,
도 5a 내지 도 5d는 도 4에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도,
도 6은 본 발명의 제2실시예에 따른 강유전체 캐패시터를 도시한 단면도,
도 7a 내지 도 7d는 도 6에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
51 : 반도체기판 52 : 필드산화막
53 : 게이트산화막 54 : 워드라인
58 : 비트라인 59 : 제2층간절연막
60 : 스토리지노드콘택 61 : 제1접착층
62 : 하부전극 63 : 강유전체막
64 : 표면보호막 65 : 라이너
66 : 제3층간절연막 67 : 제2접착층
68 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1절연물, 상기 제1절연물상의 하부전극과 강유전체막의 적층물, 상기 적층물의 표면을 노출시키는 평탄한 표면을 갖고 상기 적층물을 절연시키는 상기 제1절연물상의 제2절연물, 및 상기 적층물상에 형성된 상부전극을 포함함을 특징으로 한다.
그리고, 본 발명의 강유전체 캐패시터의 제조 방법은 반도체기판 상부에 제1절연물을 형성하는 단계, 상기 제1절연물상에 하부전극, 강유전체막 및 표면보호막의 순서로 적층된 다수의 적층물을 형성하는 단계, 상기 다수의 적층물 및 상기 제1절연물상에 측벽보호막을 형성하는 단계, 상기 다수의 적층물 사이를 채우는 두께로 상기 측벽보호막상에 제2절연물을 형성하는 단계, 상기 적층물의 표면이 드러날때까지 상기 제2절연물을 평탄화시키는 단계, 상기 표면이 드러난 적층물상에 상기 적층물보다 선폭이 큰 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 강유전체 캐패시터를 도시한 도면이다.
도 4에 도시된 바와 같이, 필드산화막(32)이 형성된 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 워드라인(34) 양측의 반도체기판(31)에 불순물 이온주입을 통해 소스/드레인(35a,35b)이 형성된다.
그리고, 워드라인(34)을 포함한 반도체기판(31)상에 제1층간절연막(36)이 형성되고, 제1층간절연막(36)을 관통하여 일측 소스/드레인(35b)에 비트라인콘택(37)이 연결되고, 비트라인콘택(37)상에 비트라인(38)이 형성된다.
그리고, 비트라인(38)을 포함한 제1층간절연막(36)상에 제2층간절연막(39)이 형성되고, 제2층간절연막(39)과 제1층간절연막(36)을 관통하여 타측 소스/드레인(35a)에 스토리지노드콘택(40)이 연결되며, 스토리지노드콘택(40)에 접착층(41)을 구비한 하부전극(42), 강유전체막(43)의 적층구조물이 연결된다.
그리고, 상술한 적층구조물 및 제2층간절연막(39)상에 형성된 제3층간절연막(44)에 매립된 구조를 갖고, 제3층간절연막에의해 이웃한 적층구조물이 서로 절연되며, 제3층간절연막(44)은 강유전체막(43)의 표면이 드러나도록 그 표면이 평탄화된다.
그리고, 강유전체막(43)보다 큰 선폭으로 강유전체막(43)상에 상부전극(45)이 형성되고, 상부전극(45)상에 금속간절연막(46)과 보호막(47)이 차례로 형성된다.
도 4에 의하면, 하부전극(42)과 강유전체막(43)의 적층구조물이 제3층간절연막(44)에 매립된 형태를 가지며 상부전극(45)이 제3층간절연막(44)에 의해 하부전극(42)과 분리되므로, 두 전극간 단락을 방지한다.
또한, 상부전극(45) 하부의 구조물이 평탄화되어 있으므로, 상부전극(45) 상부의 금속간절연막(45) 및 보호막(47)이 평탄한 구조를 갖는다.
도 5a 내지 도 5d는 도 4에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체기판(31)의 소정 부분에 필드산화막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 형성한 후, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 소스/드레인(35a, 35b)을 형성한다.
여기서, 소스/드레인(35a,35b)은 비트라인이 콘택될 일측 소스/드레인(35b)과 스토리지노드콘택이 콘택될 타측 소스/드레인(35a)이며, 타측 소스/드레인(35a)에는 이웃한 캐패시터가 형성되기 위해 각각 스토리지노드콘택이 콘택된다.
다음으로, 워드라인(34)을 포함한 반도체기판(31)상에 제1층간절연막(36)을 형성한 후, 콘택마스크(도시 생략)를 식각마스크로 제1층간절연막(36)을 식각하여 소스/드레인(35a, 35b) 중 일측 소스/드레인(35b)을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다. 연속해서, 비트라인콘택홀을 통해 일측 소스/드레인(35b)에 접속되는 비트라인콘택(37)을 형성한 후, 비트라인콘택(37)상에 비트라인(38)을 형성한다.
다음으로, 비트라인(38)을 포함한 제1층간절연막(36)상에 제2층간절연막(39)을 형성한 후, 제2층간절연막(39)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(39)과 제1층간절연막(36)을 동시에 식각하여 타측 소스/드레인(35a)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.
이때, 스토리지노드콘택(40)은 통상적으로 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다.
계속해서, 스토리지노드콘택(40)이 매립된 제2층간절연막(39)상에 접착층(41)을 형성한 후, 접착층(41)을 선택적으로 식각하여 스토리지노드콘택(40)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 접착층(41) 식각후 형성되는 콘택홀은 스토리지노드콘택(40)을 오픈시킬뿐만 아니라 스토리지노드콘택(40) 주위의 제2층간절연막(39)의 일부를 노출시킨다.
이러한 접착층(41)은 후속 하부전극으로 금속이 사용될 경우, 하부전극과 제2층간절연막(39)간의 접착력을 증대시키기 위해 이용된다. 한편, 접착층(41)으로는 Ti, Ta, TiN, TaO2, TiO2및 Al2O3중에서 선택된다.
이와 같이 접착층(41)을 하부전극과 제2층간절연막(39) 사이에 삽입하므로써 하부전극의 들뜸 현상을 방지한다.
다음으로, 접착층(41)상에 하부전극(42), 강유전체막(43)을 형성한다. 이처럼, 하부전극(42)상에 바로 강유전체막(43)을 증착하므로 강유전체막과 하부전극의 계면 특성이 양호하다.
여기서, 하부전극(42)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 강유전체막(43)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착된다.
한편, 하부전극(42)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물이고, 강유전체막(43)은 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나이다.
도 5b에 도시된 바와 같이, 강유전체막(43), 하부전극(42) 및 접착층(41)을 동시에 패터닝하여 캐패시터의 하부전극(42), 강유전체막(43)을 동시에 형성하고, 강유전체막(43)을 포함한 전면에 제3층간절연막(44)을 증착한다.
이때, 강유전체막(43)과 하부전극(42)을 동시에 패터닝하므로 별도의 강유전체막 패터닝 공정을 생략할 수 있다.
한편, 공지의 기술로서 강유전체막(43)을 형성한 후에 강유전체막(43)을 결정화시키기 위한 열처리가 진행된다.
도 5c에 도시된 바와 같이, 강유전체막(43)의 표면이 노출될때까지 제3층간절연막(44)를 화학적기계적연마(CMP)하여 평탄화한 후, 연마부산물을 제거한다.
이때, 하부전극(42)과 강유전체막(43)의 적층 구조물이 제3층간절연막(44)내에 매립된 구조가 되며, 이웃한 하부전극(42)과 강유전체막(43)의 적층 구조물과도 제3층간절연막(44)에 의해 절연된다.
이와 같이, 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.
도 5d에 도시된 바와 같이, 평탄화된 제3층간절연막(44)상에 상부전극(45)을 증착한 후, 상부전극(45)을 패터닝하여 강유전체막(43)보다 큰 선폭으로 상부전극(45)을 형성한다.
이때, 제3층간절연막(44)에 하부전극(42)과 강유전체막(43)의 적층 구조물이 매립되어 있는 상태이므로 상부전극(45)과 하부전극(42)이 단락되는 것을 방지하며, 아울러 강유전체막(43)을 제3층간절연막(44)이 보호하고 있으므로 상부전극(45) 패터닝시 강유전체막(43)이 받을 수 있는 손상을 억제한다.
한편, 상부전극(45)은 하부전극(42)과 동일한 물질을 이용하며, 하부전극(42) 및 강유전체막(43) 형성후에 상부전극(45)만을 패터닝하므로 상부전극(45)이 플레이트라인을 겸하는 구조로 형성할 수 있다. 즉, 상부전극(45)을 라인 형태로 형성할 수 있어 셀내부의 상부전극(45)위에 바로 금속배선을 연결하기 위한 콘택을 형성할 필요가 없다.
이로써 상부전극(45)의 일측 끝단(셀을 벗어난 주변회로)에 금속배선을 연결하기 위한 콘택을 형성할 수 있어 콘택 식각에 따른 강유전체막의 열화나 금속배선내 불순물의 캐패시터로의 확산을 최소화할 수 있다.
다음으로, 상부전극(45)상에 금속간절연막(IMD)(46)을 증착한 후, 상부전극의 일측 끝단에 콘택을 통해 접속되는 금속배선을 형성하고, 금속배선을 포함한 전면에 보호막(47)을 증착한다.
여기서, 금속배선이 상부전극(45)의 일측 끝단에 형성되므로 도면에 도시되지 않는다.
도 6은 본 발명의 제2실시예에 따른 강유전체 캐패시터를 도시한 도면이다.
도 6에 도시된 바와 같이, 필드산화막(52)이 형성된 반도체기판(51)상에 게이트산화막(53)과 워드라인(54)이 형성되고, 워드라인(54) 양측의 반도체기판(51)에 불순물 이온주입을 통해 소스/드레인(55a,55b)이 형성된다.
그리고, 워드라인(54)을 포함한 반도체기판(51)상에 제1층간절연막(56)이 형성되고, 제1층간절연막(56)을 관통하여 일측 소스/드레인(55b)에 비트라인콘택(57)이 연결되고, 비트라인콘택(57)상에 비트라인(58)이 형성된다.
그리고, 비트라인(58)을 포함한 제1층간절연막(56)상에 제2층간절연막(59)이 형성되고, 제2층간절연막(59)과 제1층간절연막(56)을 관통하여 타측 소스/드레인(55a)에 스토리지노드콘택(60)이 연결되며, 스토리지노드콘택(60)에 제1접착층(61)을 구비한 하부전극(62), 강유전체막(63) 및 표면보호막(64)의 적층구조물이 연결된다.
여기서, 표면보호막(64)은 도전성을 갖는 물질로서 후속 제2접착층과 상부전극과의 전기적 통로를 제공한다.
그리고, 상술한 적층구조물이 제2층간절연막(59)상에 형성된 제3층간절연막(66)에 매립된 구조를 갖고, 제3층간절연막(66)에 의해 이웃한 적층구조물이 서로 절연되며, 제3층간절연막(66)은 표면보호막(64)의 표면이 드러나도록 그 표면이 평탄하다. 또한, 적층구조물의 양측벽은 라이너(65)에 의해 보호된다.
여기서, 라이너(65)는 얇게 증착된 막으로서, 절연성막을 이용한다.
그리고, 강유전체막(63)보다 큰 선폭으로 표면보호막(64)상에 제2접착층(67)에 의해 제3층간절연막(66) 및 표면보호막(64)에 접착되는 상부전극(68)이 형성되고, 상부전극(68)상에 금속간절연막(69)과 보호막(70)이 차례로 적층된다.
도 6에 의하면, 하부전극(62)과 강유전체막(63)의 적층구조물이 제3층간절연막(66)에 매립된 형태를 가지며 상부전극(68)이 제3층간절연막(66)에 의해 하부전극(62)과 분리되므로, 두 전극간 단락이 방지된다.
또한, 상부전극(68) 하부의 구조물이 평탄화되어 있으므로, 상부전극(68) 상부의 금속간절연막(69) 및 보호막(70)이 평탄한 구조를 갖는다.
그리고, 적층구조물의 상부에 표면보호막(64)이 구비되면서 적층구조물의 측벽에 라이너(65)가 접하므로, 강유전체막(63)의 표면 및 측벽을 보호한다.
도 7a 내지 도 7d는 도 6에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 반도체기판(51)의 소정 부분에 필드산화막(52)을 형성하여 활성영역을 정의하고, 반도체기판(51)의 활성영역상에 게이트산화막(53)과 워드라인(54)을 형성한 후, 워드라인(54) 양측의 반도체기판(51)에 불순물을 이온주입하여 소스/드레인(55a, 55b)을 형성한다.
여기서, 소스/드레인(55a,55b)은 비트라인이 콘택될 일측 소스/드레인(55b)과 스토리지노드콘택이 콘택될 타측 소스/드레인(55a)이며, 타측 소스/드레인(55a)에는 이웃한 캐패시터가 형성되기 위해 각각 스토리지노드콘택이 콘택된다.
다음으로, 워드라인(54)을 포함한 반도체기판(51)상에 제1층간절연막(56)을 형성한 후, 콘택마스크(도시 생략)를 식각마스크로 제1층간절연막(56)을 식각하여 소스/드레인(55a, 55b) 중 일측 소스/드레인(55b)을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다.
연속해서, 비트라인콘택홀을 통해 일측 소스/드레인(55b)에 접속되는 비트라인콘택(57)을 형성한 후, 비트라인콘택(57)상에 비트라인(58)을 형성한다.
다음으로, 비트라인(58)을 포함한 제1층간절연막(56)상에 제2층간절연막(59)을 형성한 후, 제2층간절연막(59)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(59)과 제1층간절연막(56)을 동시에 식각하여 타측 소스/드레인(55a)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(60)을 매립시킨다.
이때, 스토리지노드콘택(60)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다.
여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다.
계속해서, 스토리지노드콘택(60)이 매립된 제2층간절연막(59)상에 제1접착층(61)을 형성한 후, 제1접착층(61)을 선택적으로 식각하여 스토리지노드콘택(60)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 제1접착층(61) 식각후 형성되는 콘택홀은 스토리지노드콘택(60)을 오픈시킬뿐만 아니라 스토리지노드콘택(60) 주위의 제2층간절연막(59)의 일부를 노출시킨다.
이러한 제1접착층(61)은 후속 하부전극으로 금속이 사용될 경우, 하부전극과 제2층간절연막(59)간의 접착력을 증대시키기 위해 이용된다. 한편, 제1접착층(61)으로는 Ti, Ta, TiN, TaO2, TiO2및 Al2O3중에서 선택된다.
이와 같이 제1접착층(61)을 하부전극과 제2층간절연막(59) 사이에 삽입하므로써 하부전극의 들뜸 현상을 방지한다.
다음으로, 제1접착층(61)상에 하부전극(62), 강유전체막(63)을 형성한다. 이처럼, 하부전극(62)상에 바로 강유전체막(63)을 증착하므로 강유전체막(63)과 하부전극(62)의 계면 특성이 양호하다.
여기서, 하부전극(62)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 강유전체막(63)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착된다.
한편, 하부전극(62)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물이고, 강유전체막(43)은 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된SBT, PZT, SBTN 및 BLT 중에서 선택된 하나이다.
다음으로, 강유전체막(63)상에 표면보호막(64)을 형성하는데, 표면보호막(64)은 도전성을 갖는 물질로 후속 강유전체막(63)상에 형성되는 제2접착층과 상부전극과의 전기적 통로를 제공하며, 표면보호막(64)은 후속 화학적기계적연마나 식각과정중에 강유전체막(63)의 표면이 손상되는 것을 방지하기 위한 막이다.
다음으로, 표면보호막(64), 강유전체막(63), 하부전극(62) 및 제1접착층(61)을 동시에 패터닝하여 캐패시터의 하부전극(62), 강유전체막(63)을 동시에 형성하고, 하부전극(62)이 들뜨는 것을 방지하기 위한 제1접착층(61)과 강유전체막(63)의 표면 손상을 방지하는 표면보호막(64)을 포함하는 적층구조물을 형성한다.
이때, 강유전체막(63)과 하부전극(62)을 동시에 패터닝하므로 별도의 강유전체막 패터닝 공정을 생략할 수 있고, 공지의 기술로서 강유전체막(63)을 형성한 후에 강유전체막(63)을 결정화시키기 위한 열처리가 진행된다.
이처럼, 표면보호막(64)이 강유전체막(63)상에 형성되어 있으므로 하부전극(62)과 강유전체막(63)의 두꺼운 층을 동시에 패터닝할 때 강유전체막(63)의 표면이 손상받는 것을 방지한다.
한편, 표면보호막(64)으로는 백금, 루테늄, 이리듐, 로듐, 레늄 등의 금속막 및 도전성 금속산화막을 이용한다.
도 7b에 도시된 바와 같이, 적층구조물을 포함한 전면에 라이너(65), 제3층간절연막(66)을 증착한다.
여기서, 라이너(liner)(65)는 화학기상증착법(CVD) 및 원자층증착법(ALD)중에서 선택된 하나의 증착법으로 증착되며, 라이너(65)로는 산화막(Oxide), 나이트라이드(nitride), 티타늄(Ti), 티타늄나이트라이드(TiN) 및 알루미나(Al2O3) 중에서 선택되나, 바람직하게 절연성을 갖는 산화막, 나이트라이드막 및 알루미나를 이용한다. 특히, 산화막은 PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 PE-USG(Plasma Enhanced Undoped Silicon Glass)중에서 선택된 하나를 이용한다.
한편, 라이너(65)는 20Å∼200Å의 두께로 증착된다.
도 7c에 도시된 바와 같이, 표면보호막(64)의 표면이 노출될때까지 제3층간절연막(66)을 화학적기계적연마(CMP)하여 평탄화한 후, 연마부산물을 제거한다. 이때, 표면보호막(64)상의 라이너(65)도 제거되며, 잔류하는 라이너(65)는 적층구조물의 측벽보호막으로 이용된다.
그 결과, 하부전극(62)과 강유전체막(63)을 포함한 적층 구조물이 제3층간절연막(66)내에 매립된 구조가 되며, 이웃한 적층 구조물과도 제3층간절연막(66)에 의해 절연된다.
한편, 표면보호막(64)이 강유전체막(63)상에 미리 형성되어 있어 화학적기계적연마시 강유전체막(63) 표면이 손상되는 것을 방지하고, 아울러 라이너(65)가 적층구조물의 측벽을 감싸고 있어 화학적기계적연마 및 연마부산물 제거시 강유전체막(63)의 측벽이 손상되는 것을 방지한다.
이와 같이, 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 형성할 수 있다.
도 7d에 도시된 바와 같이, 평탄화된 제3층간절연막(66)상에 제2접착층(67), 상부전극(68)을 차례로 증착한 후, 상부전극(68)과 제2접착층(67)을 동시에 패터닝하여 강유전체막(63)보다 큰 선폭으로 상부전극(68)의 패턴을 형성한다.
이때, 제3층간절연막(66)에 하부전극(62)과 강유전체막(63)을 포함한 적층 구조물이 매립되어 있는 상태이므로 상부전극(68)과 하부전극(62)이 단락되는 것을 방지하며, 아울러 강유전체막(63)의 표면을 표면손상방지막이 보호하고 강유전체막(63)의 측벽을 라이너(67)가 보호하고 있으므로 상부전극(68) 패터닝시 강유전체막(63)이 받을 수 있는 손상을 억제한다.
그리고, 하부전극(62) 및 강유전체막(63)을 미리 형성한 후에 상부전극(68)만을 패터닝하므로 상부전극(68)이 플레이트라인을 겸하는 구조로 형성할 수 있다. 즉, 상부전극(68)을 라인 형태로 형성할 수 있어 셀내부의 상부전극(68)위에 바로 금속배선을 연결하기 위한 콘택을 형성할 필요가 없다.
이로써 상부전극(68)의 일측 끝단(셀을 벗어난 주변회로)에 금속배선을 연결하기 위한 콘택을 형성할 수 있어 콘택 식각에 따른 강유전체막의 열화나 금속배선내 불순물의 캐패시터로의 확산을 최소화할 수 있다.
한편, 상부전극(68)은 하부전극(62)과 동일한 물질을 이용하며, 제2접착층(67)으로는 도전성 물질, 예컨대 TiN, IrO2, Ti, Ta 등을 이용한다.
다음으로, 상부전극(68)을 포함한 전면에 금속간절연막(IMD)(69)을 증착한 후, 상부전극(68)의 일측 끝단에 콘택을 통해 접속되는 금속배선을 형성하고, 금속배선을 포함한 전면에 보호막(70)을 증착한다.
여기서, 금속배선이 상부전극(68)의 일측 끝단에 형성되므로 도면에 도시되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 상하부전극간 단락을 구조적으로 방지할 수 있는 효과가 있다.
그리고, 별도로 강유전체막을 패터닝할 필요가 없고, 셀내부의 상부전극위에 콘택을 형성할 필요가 없으며, 상부전극 식각시에 강유전체막이 받을 수 있는 손상을 층간절연막을 통해 방지하므로써 강유전체막의 열화를 억제하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
그리고, 상부전극 형성전에 평탄화를 하므로 후속 공정과 더불어 평탄한 구조를 구현할 수 있어 집적도를 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체기판;
    상기 반도체기판 상부의 평탄한 표면을 갖는 제1절연물;
    상기 제1절연물상의 하부전극과 강유전체막의 적층물;
    상기 적층물의 표면을 노출시키는 평탄한 표면을 갖고 상기 적층물을 절연시키는 상기 제1절연물상의 제2절연물; 및
    상기 적층물상에 형성된 상부전극
    을 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터.
  2. 제1항에 있어서,
    상기 적층물의 측벽을 에워싼 측벽보호막; 및
    상기 적층물의 최상층에 형성된 표면보호막
    을 포함함을 특징으로 하는 강유전체 캐패시터.
  3. 제2항에 있어서,
    상기 측벽보호막은 산화막, 나이트라이드막 및 알루미나 중에서 선택된 하나인 것을 특징으로 하는 강유전체 캐패시터.
  4. 제2항에 있어서,
    상기 표면보호막은 금속막 및 도전성 금속산화막중에서 선택된 하나인 것을 특징으로 하는 강유전체 캐패시터.
  5. 제1항에 있어서,
    상기 상부전극은 상기 적층물보다 선폭이 크며, 라인 형태인 것을 특징으로 하는 강유전체 캐패시터.
  6. 제1항에 있어서,
    상기 제1절연물을 관통하여 상기 반도체기판과 상기 적층물을 접속시키는 스토리지노드콘택을 포함함을 특징으로 하는 강유전체 캐패시터.
  7. 반도체기판 상부에 제1절연물을 형성하는 단계;
    상기 제1절연물상에 하부전극, 강유전체막 및 표면보호막의 순서로 적층된 다수의 적층물을 형성하는 단계;
    상기 다수의 적층물 및 상기 제1절연물상에 측벽보호막을 형성하는 단계;
    상기 다수의 적층물 사이를 채우는 두께로 상기 측벽보호막상에 제2절연물을형성하는 단계;
    상기 적층물의 표면이 드러날때까지 상기 제2절연물을 평탄화시키는 단계;
    상기 표면이 드러난 적층물상에 상기 적층물보다 선폭이 큰 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 제2절연물을 평탄화시키는 단계는,
    상기 적층물의 표면이 드러날때까지 상기 제2절연물 및 상기 적층물상의 측벽보호막을 화학적기계적연마하는 단계; 및
    상기 화학적기계적연마후 발생된 부산물을 제거하는 단계
    를 포함함여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  9. 제7항에 있어서,
    상기 상부전극을 형성한 후,
    상기 상부전극상에 금속간절연막을 형성하는 단계;
    상기 금속간절연막을 관통하여 상기 상부전극의 일측 끝단에 접속되는 금속배선을 형성하는 단계; 및
    상기 금속배선상에 보호막을 형성하는 단계
    를 더 포함함을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  10. 제7항에 있어서,
    상기 표면보호막은 금속막 및 도전성 금속산화막인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  11. 제7항에 있어서,
    상기 측벽보호막은 산화막, 나이트라이드막 및 알루미나 중에서 선택된 하나인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  12. 제11항에 있어서,
    상기 측벽보호막은 20Å∼200Å의 두께로 증착되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  13. 제7항에 있어서,
    상기 상부전극을 형성하는 단계는,
    상기 표면이 드러난 적층물을 포함한 상기 제2절연물상에 접착층과 도전막을 차례로 형성하는 단계; 및
    상기 도전막과 상기 접착층을 동시에 패터닝하여 상기 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
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