JPH0260205A

JPH0260205A - マイクロ波集積回路とその製造方法

Info

Publication number: JPH0260205A
Application number: JP21100588A
Authority: JP
Inventors: Kazuo Eda; 江田　和生; Tetsuji Miwa; 哲司三輪; Yutaka Taguchi; 豊田口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-08-25
Filing date: 1988-08-25
Publication date: 1990-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、小型で、組立実装が容易であり、特性の再現
性が良く、信頼性の高い電力増幅用マイクロ波集積回路
そその製造方法に関するものである。

従来の技術従来の電力増幅用マイクロ波集積回路においては、入力
および出力結合用コンデンサ、入力整合用コンデンサお
よびバイアスバイパス用コンデンサにチップコンデンサ
を用い、これを導電性接着剤および金などの金属細線（
ワイヤー）などで固定及び接続を行っている。

発明が解決しようとする課題従来の電力増幅用マイクロ波集積回路の例を第５図に示
す。図において、１は収納用パッケージ、２は下側に電
極を有する入力側アルミナ基板、３は下側に電極を有す
る出力側ア・ルミナ基板、４は砒化ガリウム（ＧａＡ−
ｓ）電界効果トランジスタ（ＦＥＴ）　、５は入力端子
、６は入力側マイクロストリップライン、７′は入力結
合用チップコンデンサ、８はゲート側マイクロストリッ
プライン、９はゲートバイアス給電用抵抗、１０は１／
４波長先端間放スタブ、１１はゲートバイアス給電端子
、１２′はゲートバイアスバイパス用チップコンデンサ
、１３′は入力整合用チップコンデンサ、１４は入力整
合調整用先端開放スタブ、１５はドレイン側マイクロス
トリップライン、１６は出力整合先端開放スタブ、１７
′は出力結合用チップコンデンサ、１８は出力側マイク
ロストリップライン、１９は出力端子、２０はドレイン
給電用１７４波長マイクロストリツプライン、２１は１
／４波長先端開放スタブ、２２′はドレインバイアスバ
イパス用チップコンデンサ、２３はドレインバイアス給
電用端子であり、入力端子と入力側マイクロストリップ
ライン、出力端子と出力側マイクロストリップライン、
入力側マイクロストリップラインと入力結合用チップコ
ンデンサ、出力側マイクロストリップラインと出力結合
用チップコンデンサ、ゲートバイアス給電端子とゲート
バイアスバイパス用チップコンデンサおよびゲートバイ
アス給電用抵抗、ドレインバイアス給電端子とドレイン
バイアスバイパス用チップコンデンサおよびドレインバ
イアス給電用１／４波長マイクロストリツプライン、ゲ
ート側マイクロストリップラインと入力整合用チップコ
ンデンサおよびＧａＡｓＦＥＴゲート電極、ドレイン側
マイクロストリップラインとＧａＡｓ　ＦＥＴドレイン
電極、ＧａＡｓＦＥＴソース電極とアース（パッケージ
）は、それぞれワイヤーにより接続されている。また入
力整合用チップコンデンサおよびバイアスバイパス用チ
ップコンデンサは、チップの上下にそれぞれ電極が形成
されているので、パッケージの上に導電性接着剤等で下
電極を接着固定することにより下電極が接地されている
。

また入出力結合用チップコンデンサも、チップの上下に
それぞれ電極が形成されているので、マイクロストリッ
プラインの上に導電性接着剤等で下電極を接着固定する
ことにより電気的接続がなされている。またアルミナ基
板もやはりパッケージの上に導電性接着剤等で下電極を
接着固定することにより下電極が接地されている。

このように従来例では、入力および出力結合用、入力整
合用、バイアスバイパス用の各コンデンサにチップコン
デンサを用いている。そのためこれらのチップコンデン
サを基板やパッケージに導電性接着剤で接着固定しそれ
らをワイヤーで接続することに多大の労力を必要とした
。またワイヤーでの接続はその都度状況が変わり易いた
め特性の再現性が悪い。また導電性接着剤での固定およ
びワイヤーでの接続は、温度や振動に対して弱く、信鎖
性を低くしていた。またチップサイズは取り扱いの関係
からあまり小さくすることができず、パッケージの小型
化にも限界があった。またこれらのコンデンサを薄膜化
しようとして、酸化珪素膜を用いようとすると、通常の
化学気相成長法で形成した場合には、誘電体損失が大き
く、伝送線に直接接続される入力および出力結合用コン
デンサや入力整合用コンデンサンに用いると損失が大き
く好ましくなかった。一般に薄膜酸化物誘電体は熱処理
を行うことによりその誘電体損失が減少する傾向がある
が、表面の凹凸が多いセラミックス基板上に作った場合
は、熱処理により緻密化が進む半面、表面の凹凸部の影
響が拡大されるため、耐電圧か低下するという課題もあ
った。

第６図は第５図の従来のマイクロ波集積回路例の電気的
回路図である。第５図において、マイクロストリップラ
イン、開放スタブは矩形で表している。各番号は第５図
の各部に対応している。３１はゲート接続ワイヤーに基
づくインダクタンス、３２はドレイン接続ワイヤーに基
づくインダクタンスである。ソース接続ワイヤーは通常
長さが短く、また多数本使うことによって、できるだけ
インダクタンスが小さくなるように構成されるので、こ
こでは無視して考えている。３３．３４．３５．３６．
３７はそれぞれ接続ワイヤーに基づくインダクタンスで
ある。実質的な入力整合は、入力整合用チップコンデン
サ、１３′によって行われているがそれに直列に接続さ
れるインダクタンス、３３によって整合の程度が大きく
変わる。したがってワイヤーの接続状態によって、特性
が大きく変化し、特性の再現性が悪い。また人力とトラ
ンジスタ部および出力とトランジスタ部は、それぞれ入
力結合用チップコンデンサ、７′、および出力結合用チ
ップコンデンサ、１７′により高周波的に結合、直流的
に分離されているが、やはりここにも直列にワイヤーに
基づくインダクタンスが入り整合条件に影響を与えるた
め、特性の再現性が悪い。またゲートバイアス給電点お
よびドレインバイアス給電点には、それぞれバイアスバ
イパス用チップコンデンサ、１２′および２２′が接続
されており、高周波信号が電源回路にまわりこむのを防
止しているが、ここでもワイヤーに基づくインダクタン
スが直列に入る形となるため、高周波信号のバイパスに
は好ましくない。

課題を解決するための手段上記目的を達成するために、本発明の入力および出力結
合用コンデンサ、入力および出力整合回路部、ゲートお
よびドレインバイアス給電部、電界効果トランジスタか
らなるマイクロ波集積回路においては、入力および出力
結合用各コンデンサに金属−誘電体−金属薄膜からなる
入力および出力結合用各画膜コンデンサを用い、ゲート
およびドレインバイアス各給電点とアース間に金属−誘
電体−金属薄膜からなるゲートおよびドレインバイアス
バイパス用各薄膜コンデンサを用い、入力整合回路部ゲ
ート側マイクロストリップライン−アース間に、金属−
誘電体−金属薄膜からなる入力整合用薄膜コンデンサを
、前記入力結合用薄膜コンデンサ、前記ゲートバイアス
給電部、前記ゲートバイアスバイパス用薄膜コンデンサ
および前記入力整合回路部と同一基板上に設け、また前
記出力結合用薄膜コンデンサ、前記ドレインバイアス給
電部、前記ドレインバイアスバイパス用薄膜コンデンサ
および前記出力整合回路部を同一基板上に設けることに
より、前記の種々の課題、すなわち小型化できない、特
性の再現性が悪い、信頬性が悪い、組立実装に多大の労
力を要するといった点をなくすようにしたものである。

さらに入力および出力結合用薄膜コンデンサンおよび入
力整合用薄膜コンデンサとして、シラン（ＳｉＨ４）と
酸素を原料とし、４５０℃以下の基板温度で化学気相成
長法により形成された酸化珪素膜を、５００℃以上８０
０℃以下の空気または酸素雰囲気中で熱処理した膜と、
ＳｉＨ，と酸素を原料とし、４５０℃以下の基板温度で
化学気相成長法により形成された酸化珪素膜と積層し、
その積層部の上下に電極を設けた薄膜コンデンサを用い
、バイアスバイパス用薄膜コンデンサとして、Ｓｉｎ、
と酸素を原料とし、４５０℃以下の基板温度で化学気相
成長法により形成された酸化珪素膜を用いたことにより
、酸化珪素膜を誘電体として用いた薄膜コンデンサの課
題、すなわち低温で形成した酸化珪素薄膜コンデンサは
誘電体損失が大きいためマイクロ波伝送路に直接使えな
い、また５００℃以上の高温で熱処理を行うと耐圧が下
がるためそれだけでは信顧性が悪いといった点を解決す
るようにしたものである。

のである。

作用上記のように構成することにより、小型で、偉績性が良
く、特性の再現性が良く、組立実装容易なマイクロ波集
積回路が得られる。

実施例以下本発明の一実施例のマイクロ波集積回路とその製造
方法について、図面を参照しながら説明する。

本実施例のマイクロ波集積回路の構造の一例を第１図に
示す。図において、１は収納用パッケージ、２は下側に
電極を有する入力側アルミナ基板、３は下側に電極を有
する出力側アルミナ基板、４はＧａＡｓ　ＦＥＴ、５は
入力端子、６ば入力側マイクロストリップライン、７は
入力結合用薄膜コンデンサ、８はゲート側マイクロスト
リップライン、９はゲートバイアス給電用抵抗、１０は
１／４波長先端間放スタブ、１１はゲートバイアス給電
端子、１２はゲートバイアスバイパス用薄膜コンデンサ
、１３は入力整合用薄膜コンデンサ、１４は入力整合調
整用先端開放スタブ、１５はドレイン側マイクロストリ
ップライン、１６は出力整合用先端開放スタブ、１７は
出力結合用薄膜コンデンサ、１８は出力側マイクロスト
リップライン、１９は出力端子、２０はドレイン給電用
１／４波長マイクロストリツプライン、２１は１／４波
長先端開放スタブ、２２はドレインバイアスバイパス用
薄膜コンデンサ、２３はドレインバイアス給電用端子、
２４は薄膜コンデンサの下電極で２５の金リボンにより
収納用パッケージに接地されている。また入力端子と入
力側マイクロストリップライン、出力端子と出力側マイ
クロストリップライン、ゲートバイアス給電端子とゲー
トバイアスバイパス用薄膜コンデンサおよびゲートバイ
アス給電用抵抗、ドレインバイアス給電端子とドレイン
バイアスバイパス用薄膜コンデンサおよびドレインバイ
アス給電用１／４波長マイクロストリツプライン、ゲー
ト側マイクロストリップラインと入力整合用薄膜コンデ
ンサおよびＧａＡｓＦＥＴゲート電極、ドレイン側マイ
クロストリップラインとＧａＡｓＦＥＴドレイン電極、
ＧａＡｓＦＥＴソース電極とアース（パッケージ）は、
それぞれワイヤーにより接続されている。また各薄膜コ
ンデンサは、いわゆるオーバーレイ型薄膜コンデンサで
その構造を第２図に示す０図において、２６はアルミナ
基板、２７は薄膜コンデンサの下電極、２８は薄膜コン
デンサの上電極、２９は薄膜誘電体である。またアルミ
ナ基板もやはりパッケージの上に導電性接着剤等で下電
極を接着固定することにより下電極が接地されている。

第３図は、第１図に示すマイクロ波集積回路の電気的な
回路図を示したものである。第３図において、マイクロ
ストリップラインおよび開放スタブは矩形で表している
。各番号は第１図の各部に対応している。３１はゲート
接続ワイヤーに基づ（インダクタンス、３２はドレイン
接続ワイヤーに基づくインダクタンスである。ソース接
続ワイヤーは通常長さが短く、また多数本使うことによ
って、できるだけインダクタンスが小さくなるように構
成されるので、ここでは無視して考えている。実質的な
入力整合は、入力整合用薄膜コンデンサ、１３によって
行われている。また入力とトランジスタ部および出力と
トランジスタ部は、それぞれ入力結合用薄膜コンデンサ
、７、および出力結合用薄膜コンデンサ、１７により高
周波的に結合、直流的に分離されている。またゲートバ
イアス給電点およびドレインバイアス給電点には、それ
ぞれバイアスバイパス用薄膜コンデンサ、１２および２
２が接続されており、高周波信号が電源回路にまわりこ
むのを防止している。この場合各コンデンサを薄膜で一
体に形成しているので、ワイヤーによる接続を必要とせ
ず各寸法はホトリソグラフィーの精度で決まる。ホトリ
ソグラフィーの精度は容易に１μｍ程度にすることがで
きるため、ワイヤーでの接続に比べ特性の再現性は極め
て良好である。

次にこのマイクロ波集積回路の製造方法を以下に述べる
。まずアルミナ基板に窒化タンタル膜をスパッタリング
により基板全面に所定の厚みだけ形成する。次に通常の
ホトリソグラフィーとエツチング技術により窒化タンタ
ル膜をエツチングし、ゲートバイアス部の抵抗を形成す
る。次に各薄膜コンデンサの下電極としてＣｒ−Ａｕ−
Ｃｒの３層電極を通常の真空蒸着、ホトリソグラフィー
エンチング技術により形成する。次にＳｉＨ４と酸素を
原料とし、４５０℃以下の基板温度で化学気相成長法に
より酸化珪素膜を所定の厚み（−例としてこの場合１μ
ｍ）形成した後、ホトリソグラフィーおよびエツチング
により、入力および出力結合用薄膜コンデンサおよび入
力整合用薄膜コンデンサ部のみに前記酸化珪素膜を残し
、５００″Ｃ以上８００’Ｃ以下の空気または酸素雰囲
気中で熱処理し、その後再度ＳｉＨ４と酸素を原料とし
、４５０℃以下の基板温度で化学気相成長法により酸化
珪素膜を所定の厚み（−例としてこの場合０．５μｍ）
形成した後、ホトリソグラフィーおよびエツチングによ
り、入力および出力結合用薄膜コンデンサおよび入力整
合用薄膜コンデンサおよびバイアスバイパス用薄膜コン
デンサ部のみに前記酸化珪素膜を残した後、前記薄膜コ
ンデンサの上電極およびマイクロストリップラインおよ
びバイアス給電部として、Ｃｒ−Ａｕの２層金属膜を、
通常の真空蒸着、ホトリソグラフィー、エツチング技術
により形成する。厚い金属膜が必要な場合真空蒸着後金
メツキを施す。このような製造方法をとることによりマ
イクロ波伝送部に直接接続される入出力結合用コンデン
サおよび入力整合用コンデンサの構造は第４図に示すよ
うになる。第４図において、２６はアルミナ基板、２７
は下電極、２９′はｃｖＤ後熱処理をした酸化珪素膜、
３ｏはＣＶＤで形成した膜、２８は上電極である。基板
温度４５０℃以下でＣＶＤにより形成した酸化珪素膜は
、誘電体損失が大きく、ＩＭＨｚで評価しても損失が０
．０１以下のものはなかなか得られないがい、これを５
００℃以上８００℃以下の空気中、又は酸素を含む雰囲
気で熱処理を行ったものでは、損失が容易に０．０００
１以下となった。一方、電圧に対する耐圧は、基板温度
４５０℃以下でＣＶＤにより形成した酸化珪素膜は良好
で、０．５μｍで５０ｖ以上あったが、これを５００℃
以上８００℃以下の空気中、または酸素を含む雰囲気で
熱処理を行ったものでは、０．５μｍでＩＯＶ程度にま
で低下した。このことは以下のように考えられる。

ＣＶＤにより形成した酸化珪素膜は、一般に未結合手を
持った珪素が多いため、高周波における誘電体損失は大きい。これを酸素を含有
する雰囲気で熱処理をすることにより、高周波における
誘電体損失は減少する。しかし熱処理により結晶化が進
みそのためＣＶＤ直後は平坦であった膜に凹凸が生じ、
厚みにバラツキができて耐圧が低下するものと思われる
０本実施例第５図のような構成にしたものでは、熱処理
をしたＣＶＤ膜と熱処理をしていないＣＶＤ膜が直列に
接続された構造となっており、この場合耐圧はそれぞれ
の膜の耐圧の和となり、誘電体損失はほぼ熱処理をした
膜の厚みの全体の膜厚に対する比率に比例して改善され
る。したがって本実施例のように、熱処理実施膜の膜厚
がｌａｍ、未処理膜の膜厚が０．５μｍの場合には、耐
圧として約６０Ｖ、誘電体損失として０．００１以下程
度のものが容易に得られるため、耐圧と誘電体損失の両
者をほぼ同時に改善することができる。またバイアスバ
イパス用薄膜コンデンサ部は、未処理の膜、０．５μｍ
からなり、耐圧は５０ｖ程度、誘電体損失が０．０１程
度のものとなるが、この部分には抵抗または１／４波長
チヨ一ク回路がマイクロ波伝送路との間に挿入されてい
るので、誘電体損失が大きくてもなんら問題ない。また
ＧａＡｓＦＥＴの動作電圧は５−１０ｖであり耐圧的に
も全く問題ない、また入力結合用薄膜コンデンサ、ゲー
トバイアス給電部、ゲートバイアスバイパス用薄膜コン
デンサ、入力整合用薄膜コンデンサおよび入力整合回路
部を同一基板上に設け、また出力結合用薄膜コンデンサ
、ドレインバイアス給電部、ドレインバイアスバイパス
用薄膜コンデンサおよび前記出力整合回路部を同一基板
上に設けられるよう、各部分をアルミナ基板上に配置す
ることにより、第１図に示すような入力側基板と出力側
基板が得られる。すべての必要部品がアルミナ基板上に
一体として作りこまれているので、パフケージ内にチッ
プ部品を収納する場所を必要とせず、パッケージの小型
化が図れる。

発明の効果本発明は、以上説明したような製造方法と構成から成る
ので、以下に記載されるような効果を示す。

各コンデンサを薄膜化し入出力の各基板上に一体に作り
こんでいるため、ワイヤーや接着剤による接続箇所が大
幅に減少し、組立実装作業が極めて容易となる。またワ
イヤーや接着剤の使用箇所が少ないため信顧性があがる
。またホトリソグラフィーの精度で作りこめるため特性
の再現性が上がる。またチップ部品を用いないため小型
化できる。

更に耐圧には問題はあるが、誘電体損失の少ないＣＶＤ
後熱処理酸化珪素膜と、耐圧は良いが、誘電体損失の大
きいＣＶＤ後未処理酸化珪素膜とを、それぞれのコンデ
ンサの用途にあわせて組み合わせたりすることにより、
誘電特性、耐圧ともに優れた薄膜コンデンサからなるマ
イクロ波集積回路が得られる。

本実施例においては、アルミナ基板の厚みは２５０μｍ
を用い、マイクロストリップラインの線幅として、やは
り２５０μｍを用いたが、使用周波数に応じて適当なイ
直を用いることができる。また入出力結合用および入力
整合用薄膜コンデンサの上下電極重なり部分の面積とし
て２５０μｍＸ３３０μｍとした時、約２ｐＦ、および
バイアスバイパス用薄膜コンデンサの上下電極重なり部
分の面積としてＩ　Ｘ　１．５ｍｍとした特約５０ＰＦ
の静電容量が得られたが、面積と誘電体の厚みを適当に
選ぶことにより、それぞれの周波数に適した静電容量を
設定することができる。

一般に入力および出力結合用コンデンサや入力整合用コ
ンデンサの容量としては数ｐＦのものが必要とされるが
、バイアスバイパス用コンデンサには、数１０ｐＦの容
量が必要とされる。したがってバイアスバイパス用コン
デンサに他のコンデンサと同じ材料、同じ厚みの誘電体
を用いると、その大きさが大きくなりすぎるという問題
があったが、本発明ではその問題点も解決している。

また本実施例ではゲートバイアス給電部に窒化タンタル
の薄膜抵抗を用いたが、他の材料からなる抵抗膜を用い
てもかまわない。また抵抗膜を最初に形成したが、薄膜
コンデンサを形成した後にしてもよい。

ＣＶＤ酸化珪素膜の熱処理条件は、本実施例では５００
℃以上８００℃以下の空気中で１から２時間行った。こ
れ以下の温度では誘電体損失の改善効果が少なく、また
これ以上の温度では、アルミナ基板上の電極が剥離しや
すくなるなどの問題があった。熱処理時間は１から２時
間が適当である。

それ以上長く行っても効果はそれぼどなく、また短すぎ
ると効果が少ない。しかし温度はど特性に敏感ではない
。また熱処理の効果が酸化珪素膜中の未結合珪素に酸素
を付与することにより得られることから、少なくとも酸
素を含む雰囲気で熱処理を行う必要がある。

また本実施例では基板としてアルミナ基板を用いたがこ
れに限定されるものではない。電極材料も本実施例では
ＣｒおよびＡｕを用いたがこれに限定されるものではな
い。

また本実施例ではバイアスバイパス用薄膜コンデンサお
よび入力整合用薄膜コンデンサの接地を金リボンを用い
て行ったが、これに限定されるものではなく、寄生イン
ダクタンスの少ない方法であれば他の方法でも良い。

【図面の簡単な説明】

第１図は本発明のマイクロ波集積回路の一実施例の構造
図、第２図は本発明の薄膜コンデンサの一実施例の構造
図、第３図は本発明のマイクロ波集積回路の一実施例の
電気回路図、第４図は本発明の入出力結合および入力整
合用薄膜コンデンサの一実施例の構造図、第５図は従来
のマイクロ波集積回路の構造図、第６図は従来のマイク
ロ波集積回路の電気回路図である。１・・・・・・収納用パッケージ、２・・・・・・入力
側アルミナ基板、３・・・・・・出力側アルミナ基板、
４・・・・・・ＧａＡｓＦＥＴ、５・・・・・・入力端
子、６・・・・・・入力側マイクロストリップライン、
７・・・・・・入力結合用薄膜コンデンサ、７′・・・
・・・入力結合用チップコンデンサ、８・・・・・・ゲ
ート側マイクロストリップライン、９・・・・・・ゲー
トバイアス給電用抵抗、１０・・・・・弓／４波長先端
開放スタブ、１１・・・・・・ゲートバイアス給電端子
、１２・・・・・・ゲートバイアスバイパス用薄膜コン
デンサ、１２′・・・・・・ゲートバイアスバイパス用
チップコンデンサ、１３・・・・・・入力整合用薄膜コ
ンデンサ、１３′・・・・・・入力整合用チップコンデ
ンサ、１４・・・・・・入力整合調整用先端開放スタブ
、１５・・・・・・ドレイン側マイクロストリップライ
ン、１６・・・・・・出力整合用先端開放スタブ、１７
・・・・・・出力結合用薄膜コンデンサ、１７′・・・
・・・出力結合用チップコンデンサ、１８・・・・・・
出力側マイクロストリップライン、１９・・・・・・出
力端子、２０・・・・・・ドレイン給電用１／４波長マ
イクロストリツプライン、２１・・・・・・１／４波長
先端開放スタブ、２２・・・・・・ドレインバイアスバ
イパス用薄膜コンデンサ、２２′・・・・・・ドレイン
バイアスバイパス用チップコンデンサ、２３・・・・・
・ドレインバイアス給電用端子、２４・・・・・・薄膜
コンデンサの下電極、２５・・・・・・金リボン、２６
・・・・・・アルミナ基板、２７・・・・・・下電極、
２８・・・・・・上電極、２９・・・・・・薄膜誘電体
、２９′・・・・・・ＣＶＤ形成後熱処理をした酸化珪
素膜、３０・・・・・・ＣＶＤ形成酸化珪素膜、３１．
３２・・・・・・接続ワイヤーに基づくインダクタンス
、３３．３４．３５．３６．３７・・・・・・接続ワイ
ヤーに基づくインダクタンス。代理人の氏名　弁理士　粟野重孝　はか１名図第２図アルミナ基板下電極上ｉ腫誘１１木？ｑあ−アルミナ基板２７−゛下電極Ｚ８・・・ヱ電」五２ｑ″・−ＣＶＤ　形へオ変身４処理ＬＵ−酸化珪索膜３Ｏ−ＣＶＤ形成酸化佳湊膜７′・−人カ珀合用テッ７コンテンブ

Claims

【特許請求の範囲】

（１）入力および出力結合用コンデンサ、入力および出
力整合回路部、ゲートおよびドレインバイアス給電部、
電界効果トランジスタからなるマイクロ波集積回路にお
いて、入力および出力結合用各コンデンサに金属−誘電
体−金属薄膜からなる薄膜コンデンサを用い、ゲートお
よびドレインバイアス各給電点とアース間に金属−誘電
体−金属薄膜からなるゲートおよびドレインバイアスバ
イパス用各薄膜コンデンサを用い、入力整合回路部ゲー
ト側マイクロストリップライン−アース間に、金属−誘
電体−金属薄膜からなる入力整合用薄膜コンデンサを、
前記入力結合用薄膜コンデンサ、前記ゲートバイアス給
電部、前記ゲートバイアスバイパス用薄膜コンデンサお
よび前記入力整合回路部と同一基板上に設け、また前記
出力結合用薄膜コンデンサ、前記ドレインバイアス給電
部、前記ドレインバイアスバイパス用薄膜コンデンサお
よび前記出力整合回路部を同一基板上に設けたマイクロ
波集積回路。
（２）入力および出力結合用薄膜コンデンサおよび入力
整合用薄膜コンデンサとして、ＳｉＨ＿４と酸素を原料
とし、４５０℃以下の基板温度で化学気相成長法により
形成された酸化珪素膜を、５００℃以上８００℃以下の
空気または酸素雰囲気中で熱処理した膜と、ＳｉＨ＿４
と酸素を原料とし、４５０℃以下の基板温度で化学気相
成長法により形成された酸化珪素膜と積層し、その積層
部の上下に電極を設けた薄膜コンデンサを用い、バイア
スバイパス用薄膜コンデンサとして、ＳｉＨ＿４と酸素
を原料とし、４５０℃以下の基板温度で化学気相成長法
により形成された酸化珪素膜を用いた請求項（１）記載
のマイクロ波集積回路。
（３）セラミックス基板上に、入力および出力結合用薄
膜コンデンサおよび入力整合用薄膜コンデンサおよびバ
イアスバイパス用薄膜コンデンサの下電極を形成した後
、ＳｉＨ＿４と酸素を原料とし、４５０℃以下の基板温
度で化学気相成長法により酸化珪素膜を所定の厚み形成
した後、ホトリソグラフィーおよびエッチングにより、
入力および出力結合用薄膜コンデンサおよび入力整合用
薄膜コンデンサ部のみに前記酸化珪素膜を残し、５００
℃以上８００℃以下の空気または酸素雰囲気中で熱処理
し、その後再度ＳｉＨ＿４と酸素を原料とし、４５０℃
以下の基板温度で化学気相成長法により酸化珪素膜を所
定の厚み形成した後、ホトリソグラフィーおよびエッチ
ングにより、入力および出力結合用薄膜コンデンサおよ
び入力整合用薄膜コンデンサおよびバイアスバイパス用
薄膜コンデンサ部のみに前記酸化珪素膜を残した後、前
記薄膜コンデンサの上電極およびマイクロストリップラ
インおよびバイアス給電部を形成するマイクロ波集積回
路の製造方法。