JPH0661715A - マイクロ波集積回路及びその製造方法 - Google Patents
マイクロ波集積回路及びその製造方法Info
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- JPH0661715A JPH0661715A JP4232665A JP23266592A JPH0661715A JP H0661715 A JPH0661715 A JP H0661715A JP 4232665 A JP4232665 A JP 4232665A JP 23266592 A JP23266592 A JP 23266592A JP H0661715 A JPH0661715 A JP H0661715A
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Abstract
(57)【要約】
【目的】 超小型、高性能、高信頼性、低価格の超小型
マイクロ波ＩＣを提供する。 【構成】 絶縁基板２の材料をキャリア上に直接、薄く
成膜すると共に、この薄い基板２をＭＩＭコンデンサ５
の絶縁層として利用する。さらに基板の一部に選択的に
イオン注入して誘電率を変化させ、任意の容量値若しく
はコンデンサの面積を得る。また、コンデンサの上部電
極５ａを設ける。 【効果】 寄生インピーダンスを低減でき、高性能化が
可能となり、さらに部品点数及び工程数削減が可能とな
る。
マイクロ波ＩＣを提供する。 【構成】 絶縁基板２の材料をキャリア上に直接、薄く
成膜すると共に、この薄い基板２をＭＩＭコンデンサ５
の絶縁層として利用する。さらに基板の一部に選択的に
イオン注入して誘電率を変化させ、任意の容量値若しく
はコンデンサの面積を得る。また、コンデンサの上部電
極５ａを設ける。 【効果】 寄生インピーダンスを低減でき、高性能化が
可能となり、さらに部品点数及び工程数削減が可能とな
る。
Description
【０００１】
【産業上の利用分野】この発明は、超小型化できるマイ
クロ波集積回路に関するものである。
クロ波集積回路に関するものである。
【０００２】
【従来の技術】図６は、従来のマイクロ波集積回路（以
下ＭＩＣと称する）を示す斜視図であり、図７（ａ）〜
（ｄ）は、ＭＩＣを製造するための製造工程を示す図６
のＢ−Ｂ線断面図である。図において、１は導電体から
成るキャリア、８は半田、１２はバックメタル、３はア
ルミナ基板、４はマイクロストリップ線路、６はチップ
コンデンサ、７はＦＥＴ、９はＡｕワイヤ、１０は接地
（ＧＮＤ）を取るためのＡｕリボン、１７はチップコン
デンサ６、ＦＥＴ７を接着する導電性接着剤である。
下ＭＩＣと称する）を示す斜視図であり、図７（ａ）〜
（ｄ）は、ＭＩＣを製造するための製造工程を示す図６
のＢ−Ｂ線断面図である。図において、１は導電体から
成るキャリア、８は半田、１２はバックメタル、３はア
ルミナ基板、４はマイクロストリップ線路、６はチップ
コンデンサ、７はＦＥＴ、９はＡｕワイヤ、１０は接地
（ＧＮＤ）を取るためのＡｕリボン、１７はチップコン
デンサ６、ＦＥＴ７を接着する導電性接着剤である。
【０００３】次に製造工程について説明する。図７
（ａ）に示すように、アルミナ基板３の両面にマイクロ
ストリップ線路４に使用される金属、例えばＣｒ／Ａｕ
を成膜し、表面をフォトエッチング技術により所望のパ
ターンのマイクロストリップ線路４を得る。裏面に成膜
した金属はバックメタル１２となる。次いで、図７
（ｂ）に示すように、マイクロストリップ線路４の一部
とバックメタル１２と導通を取るために、つまり接地す
るために、Ａｕリボン１０を図７（ｂ）のように熱圧着
する。
（ａ）に示すように、アルミナ基板３の両面にマイクロ
ストリップ線路４に使用される金属、例えばＣｒ／Ａｕ
を成膜し、表面をフォトエッチング技術により所望のパ
ターンのマイクロストリップ線路４を得る。裏面に成膜
した金属はバックメタル１２となる。次いで、図７
（ｂ）に示すように、マイクロストリップ線路４の一部
とバックメタル１２と導通を取るために、つまり接地す
るために、Ａｕリボン１０を図７（ｂ）のように熱圧着
する。
【０００４】次いで、図７（ｃ）に示すように、アルミ
ナ基板３のバックメタル１２とＡｕリボン１０をキャリ
ア１（例えばＣｕＷ）上に半田８により半田付けする。
次いで図７（ｄ）に示すように、アルミナ基板３上にＦ
ＥＴ７及びマイクロストリップ線路４上に片方の電極を
接地するチップコンデンサ６をそれぞれ導電性接着剤１
７によってダイボンドする。次いでＦＥＴ７の各電極と
マイクロストリップ線路４の所望の位置とを接続するよ
うにＡｕワイヤ９をワイヤボンドする。
ナ基板３のバックメタル１２とＡｕリボン１０をキャリ
ア１（例えばＣｕＷ）上に半田８により半田付けする。
次いで図７（ｄ）に示すように、アルミナ基板３上にＦ
ＥＴ７及びマイクロストリップ線路４上に片方の電極を
接地するチップコンデンサ６をそれぞれ導電性接着剤１
７によってダイボンドする。次いでＦＥＴ７の各電極と
マイクロストリップ線路４の所望の位置とを接続するよ
うにＡｕワイヤ９をワイヤボンドする。
【０００５】なお、上記説明は、一般的なＭＩＣの構造
及び製造方法の一例であり、アルミナ基板３の厚みを標
準的な６３５μｍ誘電率１０とすると、設計の基本とな
る５０Ω線路幅は約６００μｍとなる。また、図７
（ｃ）の半田付時にアルミナ基板３の面積が大きいと、
図に示すボイド（空所）１８が生じることがあり、その
後の熱プロセスを経るときにボイド１８が膨張して、図
７（ｄ）のようにアルミナ基板３にクラック１９が発生
し、マイクロストリップ線路４が断線することがある。
及び製造方法の一例であり、アルミナ基板３の厚みを標
準的な６３５μｍ誘電率１０とすると、設計の基本とな
る５０Ω線路幅は約６００μｍとなる。また、図７
（ｃ）の半田付時にアルミナ基板３の面積が大きいと、
図に示すボイド（空所）１８が生じることがあり、その
後の熱プロセスを経るときにボイド１８が膨張して、図
７（ｄ）のようにアルミナ基板３にクラック１９が発生
し、マイクロストリップ線路４が断線することがある。
【０００６】
【発明が解決しようとする課題】従来のマイクロ波集積
回路は以上のように構成されているので、５０Ω線路幅
が６００μｍと広いため、小型化の支障となる。そこで
アルミナ基板３の厚みを１００μｍにすると、５０Ω線
路幅は約９０μｍとなり小型化できるが、基板が薄いた
め製造過程の基板ハンドリングで基板割れが多発し、歩
留りが著しく悪くなる。また、バイアス回路にチップコ
ンデンサ６を使用するがチップサイズが大きく、ＭＩＣ
を小型化するには問題となる。
回路は以上のように構成されているので、５０Ω線路幅
が６００μｍと広いため、小型化の支障となる。そこで
アルミナ基板３の厚みを１００μｍにすると、５０Ω線
路幅は約９０μｍとなり小型化できるが、基板が薄いた
め製造過程の基板ハンドリングで基板割れが多発し、歩
留りが著しく悪くなる。また、バイアス回路にチップコ
ンデンサ６を使用するがチップサイズが大きく、ＭＩＣ
を小型化するには問題となる。
【０００７】さらに、チップコンデンサ６及びＦＥＴ７
を接地するために、マイクロストリップ線路４をアルミ
ナ基板３の端面まで引き回し、かつＡｕリボン１０をバ
ックメタル１２に接続するため、接地面まで余分な線路
長が生じ寄生インピーダンスが生ずる。これは特性劣化
の原因となる。また、アルミナ基板３の半田付け時にボ
イド１８が生ずることがあり、その後の熱プロセスによ
りボイド１８が膨張し、アルミナ基板３にクラック１９
が発生し、マイクロストリップ線路４が断線するなどの
問題点があった。
を接地するために、マイクロストリップ線路４をアルミ
ナ基板３の端面まで引き回し、かつＡｕリボン１０をバ
ックメタル１２に接続するため、接地面まで余分な線路
長が生じ寄生インピーダンスが生ずる。これは特性劣化
の原因となる。また、アルミナ基板３の半田付け時にボ
イド１８が生ずることがあり、その後の熱プロセスによ
りボイド１８が膨張し、アルミナ基板３にクラック１９
が発生し、マイクロストリップ線路４が断線するなどの
問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、超小型化できるとともに、高歩
留、高信頼性化できるマイクロ波集積回路及びその製造
方法を得ることを目的とする。
ためになされたもので、超小型化できるとともに、高歩
留、高信頼性化できるマイクロ波集積回路及びその製造
方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係るマ
イクロ波集積回路は、絶縁基板材料を直接キャリア上に
成膜したものである。
イクロ波集積回路は、絶縁基板材料を直接キャリア上に
成膜したものである。
【００１０】請求項２の発明に係るマイクロ波集積回路
は、チップコンデンサの代りにマイクロストリップ線路
の一部分を上部電極とし基板を絶縁層としキャリアを下
部電極とするＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）コンデンサを構成したものである。
は、チップコンデンサの代りにマイクロストリップ線路
の一部分を上部電極とし基板を絶縁層としキャリアを下
部電極とするＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）コンデンサを構成したものである。
【００１１】請求項３の発明に係るマイクロ波集積回路
の製造方法は、上記ＭＩＭコンデンサの絶縁層をイオン
注入やイオン拡散により意図的に改質し、任意の誘電率
に物性を変えるようにしたものである。
の製造方法は、上記ＭＩＭコンデンサの絶縁層をイオン
注入やイオン拡散により意図的に改質し、任意の誘電率
に物性を変えるようにしたものである。
【００１２】
【作用】請求項１の発明における絶縁基板は、キャリア
上に直接成膜するため製造過程の基板ハンドリングで基
板を割ることがなく、また基板を半田付けする必要がな
いのでボイドによるクラックをなくすことができる。ま
た基板が薄いため、５０Ω線路幅を細くでき、全体とし
てかなり小型化できる。
上に直接成膜するため製造過程の基板ハンドリングで基
板を割ることがなく、また基板を半田付けする必要がな
いのでボイドによるクラックをなくすことができる。ま
た基板が薄いため、５０Ω線路幅を細くでき、全体とし
てかなり小型化できる。
【００１３】また、請求項２の発明におけるＭＩＭコン
デンサは、接地のためのパターンやＡｕリボンを用いる
ことなく直接接地できるので寄生インピーダンスの影響
がなくなり、高性能化が図れると共に、小型化できる。
デンサは、接地のためのパターンやＡｕリボンを用いる
ことなく直接接地できるので寄生インピーダンスの影響
がなくなり、高性能化が図れると共に、小型化できる。
【００１４】請求項３の発明におけるマイクロ波集積回
路の製造方法は、ＭＩＭコンデンサの誘電率を任意に変
えることができるため、コンデンサの電極面積や容量値
を任意の値にできる。またＭＩＭコンデンサの誘電率を
基板の誘電率より高く変化させることによりさらにコン
デンサの小型化が可能となる。
路の製造方法は、ＭＩＭコンデンサの誘電率を任意に変
えることができるため、コンデンサの電極面積や容量値
を任意の値にできる。またＭＩＭコンデンサの誘電率を
基板の誘電率より高く変化させることによりさらにコン
デンサの小型化が可能となる。
【００１５】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はキャリア、２はキ
ャリア１上に成膜された絶縁基板で、この実施例ではＳ
ｉＯ2 基板２が用いられている。５はＳｉＯ2 基板２を
絶縁層としキャリア１の一部を下部電極とするＭＩＭコ
ンデンサ、５ａはその上部電極、１１ａ，１１ｂはＳｉ
Ｏ2 基板２に設けたバイアホール、１２はキャリア１と
接地を取るためのバイアホール電極である。なお、４，
７，９は図６の同一符号部分と対応している。
ついて説明する。図１において、１はキャリア、２はキ
ャリア１上に成膜された絶縁基板で、この実施例ではＳ
ｉＯ2 基板２が用いられている。５はＳｉＯ2 基板２を
絶縁層としキャリア１の一部を下部電極とするＭＩＭコ
ンデンサ、５ａはその上部電極、１１ａ，１１ｂはＳｉ
Ｏ2 基板２に設けたバイアホール、１２はキャリア１と
接地を取るためのバイアホール電極である。なお、４，
７，９は図６の同一符号部分と対応している。
【００１６】図２（ａ）〜（ｄ）はＭＩＣの製造工程を
示す図１のＡ−Ａ線断面図である。図２において、１４
はＳｉＯ2 基板２に設けたレジスト、１５はＳｉＯ2 基
板２の一部を改質するためのイオン注入、１６はイオン
注入１５とレジスト１４により選択的にイオン注入され
ＳｉＯ2 基板２が改質されたイオン注入層である。
示す図１のＡ−Ａ線断面図である。図２において、１４
はＳｉＯ2 基板２に設けたレジスト、１５はＳｉＯ2 基
板２の一部を改質するためのイオン注入、１６はイオン
注入１５とレジスト１４により選択的にイオン注入され
ＳｉＯ2 基板２が改質されたイオン注入層である。
【００１７】次に製造工程について説明する。図２
（ａ）に示すキャリア１（例えばＣｕＷ）上に先ずＳｉ
Ｏ2 基板２を例えばプラズマＣＶＤ法にて例えば３０μ
ｍの厚さに成膜する。次に、所望のパターンにレジスト
１４を形成し、それをマスクとして図のように選択的に
高エネルギーのイオン注入１５を行う。イオン源は例え
ばリンを使用し、イオン注入量は任意である。上記プロ
セスを経てイオン注入層１６が形成される。その後レジ
スト１４を剥離除去し、イオン注入層１６を活性化する
ため熱処理（アニール）を行う。熱処理されたイオン注
入層１６はリンガラスとなり、ＳｉＯ2 基板２より誘電
率が高くなる。
（ａ）に示すキャリア１（例えばＣｕＷ）上に先ずＳｉ
Ｏ2 基板２を例えばプラズマＣＶＤ法にて例えば３０μ
ｍの厚さに成膜する。次に、所望のパターンにレジスト
１４を形成し、それをマスクとして図のように選択的に
高エネルギーのイオン注入１５を行う。イオン源は例え
ばリンを使用し、イオン注入量は任意である。上記プロ
セスを経てイオン注入層１６が形成される。その後レジ
スト１４を剥離除去し、イオン注入層１６を活性化する
ため熱処理（アニール）を行う。熱処理されたイオン注
入層１６はリンガラスとなり、ＳｉＯ2 基板２より誘電
率が高くなる。
【００１８】次いで図２（ｂ）に示すように、ＳｉＯ2
基板２上及びイオン注入層１６上に例えばＣｒ／Ａｕを
成膜し、フォトエッチング技術により所望のパターンの
マイクロストリップ線路４を得る。得られたマイクロス
トリップ線路４のうちイオン注入層１６上のパターンは
図１にも示すようにＭＩＭコンデンサ５の上部電極５ａ
となる。上記プロセスにより得られたマイクロストリッ
プ線路４の５０Ω線路幅は、ＳｉＯ2 基板２の比誘電率
をεｒ＝４、基板厚３０μｍとすると約６０μｍとな
り、従来のＭＩＣの６００μｍに比べ１／１０の幅とな
り、パターン設計上かなり小型化できる。
基板２上及びイオン注入層１６上に例えばＣｒ／Ａｕを
成膜し、フォトエッチング技術により所望のパターンの
マイクロストリップ線路４を得る。得られたマイクロス
トリップ線路４のうちイオン注入層１６上のパターンは
図１にも示すようにＭＩＭコンデンサ５の上部電極５ａ
となる。上記プロセスにより得られたマイクロストリッ
プ線路４の５０Ω線路幅は、ＳｉＯ2 基板２の比誘電率
をεｒ＝４、基板厚３０μｍとすると約６０μｍとな
り、従来のＭＩＣの６００μｍに比べ１／１０の幅とな
り、パターン設計上かなり小型化できる。
【００１９】次に図２（ｃ）に示すように、ＳｉＯ2 基
板２の所望の場所を例えばバッファードふっ酸液にてバ
イアホール１１ａ及び１１ｂを形成する。次に、バイア
ホール１１ａの場所に例えばＴｉ／Ａｕをスパッタ蒸着
法にてバイアホール電極１２を形成し、マイクロストリ
ップ線路４の一部と接地を取る。従来は接地用パターン
を、基板端まで引き回し、Ａｕリボンにて接地を取って
いたが、この実施例ではＳｉＯ2 基板２厚が薄いので、
バイアホール１１ａ，１１ｂが作り易く、かつ、ＦＥＴ
７の近傍で接地できるため、インピーダンスが最小とな
る様に接地が取れＦＥＴ７の性能を充分に引き出せる。
次に、図２（ｄ）に示すように、ＳｉＯ2 基板２の開口
部であるバイアホール１１ｂの位置にＦＥＴ７を半田８
によってキャリア１に半田付する。次いで、マイクロス
トリップ線路４とＦＥＴ７の所望の電極をＡｕワイヤ９
によりワイヤボンドする。
板２の所望の場所を例えばバッファードふっ酸液にてバ
イアホール１１ａ及び１１ｂを形成する。次に、バイア
ホール１１ａの場所に例えばＴｉ／Ａｕをスパッタ蒸着
法にてバイアホール電極１２を形成し、マイクロストリ
ップ線路４の一部と接地を取る。従来は接地用パターン
を、基板端まで引き回し、Ａｕリボンにて接地を取って
いたが、この実施例ではＳｉＯ2 基板２厚が薄いので、
バイアホール１１ａ，１１ｂが作り易く、かつ、ＦＥＴ
７の近傍で接地できるため、インピーダンスが最小とな
る様に接地が取れＦＥＴ７の性能を充分に引き出せる。
次に、図２（ｄ）に示すように、ＳｉＯ2 基板２の開口
部であるバイアホール１１ｂの位置にＦＥＴ７を半田８
によってキャリア１に半田付する。次いで、マイクロス
トリップ線路４とＦＥＴ７の所望の電極をＡｕワイヤ９
によりワイヤボンドする。
【００２０】以上のようにこの実施例１によれば、Ｓｉ
Ｏ2 基板２をキャリア１に直接形成するので、従来のよ
うに基板を半田付けする必要がなく、従ってボイド（空
所）１８による基板クラック１９やマイクロストリップ
線路４の断線の心配がない。さらにＳｉＯ2 基板２をキ
ャリア１に直接形成しているので、基板厚を薄くしても
製造過程の基板ハンドリングで基板が割れる心配がな
く、高歩留りで製造できる。また、ＦＥＴ７をキャリア
１に直接半田付けするので、従来ＦＥＴ７のジャンクシ
ョン部で発生する熱をアルミナ基板３を介してキャリア
１に放熱していたのを直接キャリア１に放熱できるの
で、ＦＥＴ７の性能を充分に引き出せる。さらに、キャ
リア１へのＳｉＯ2 基板２の半田付けは不要であり、ま
た、片端を接地するチップコンデンサ及びＦＥＴ７の接
地を取るためのＡｕリボン１０も不要であるため、部品
点数の削減と製造工程の削減が可能である。
Ｏ2 基板２をキャリア１に直接形成するので、従来のよ
うに基板を半田付けする必要がなく、従ってボイド（空
所）１８による基板クラック１９やマイクロストリップ
線路４の断線の心配がない。さらにＳｉＯ2 基板２をキ
ャリア１に直接形成しているので、基板厚を薄くしても
製造過程の基板ハンドリングで基板が割れる心配がな
く、高歩留りで製造できる。また、ＦＥＴ７をキャリア
１に直接半田付けするので、従来ＦＥＴ７のジャンクシ
ョン部で発生する熱をアルミナ基板３を介してキャリア
１に放熱していたのを直接キャリア１に放熱できるの
で、ＦＥＴ７の性能を充分に引き出せる。さらに、キャ
リア１へのＳｉＯ2 基板２の半田付けは不要であり、ま
た、片端を接地するチップコンデンサ及びＦＥＴ７の接
地を取るためのＡｕリボン１０も不要であるため、部品
点数の削減と製造工程の削減が可能である。
【００２１】実施例２．上記実施例１では、キャリア１
上にＳｉＯ2 基板２を成膜する際にプラズマＣＶＤ法を
用いたが、スパッタ蒸着法やイオンプレーティング蒸着
法やガラスペーストの印刷・焼成法でも良い。
上にＳｉＯ2 基板２を成膜する際にプラズマＣＶＤ法を
用いたが、スパッタ蒸着法やイオンプレーティング蒸着
法やガラスペーストの印刷・焼成法でも良い。
【００２２】また、上記実施例１では基板材料にＳｉＯ
2 を用いたが、図３に示すように、シリコン・ナイトラ
イドやシリコン・オキシ・ナイトライドやダイアモンド
薄膜等、他の無機系絶縁材料２０でも良い。あるいは図
４に示すように、ふっ素系樹脂やエポキシ樹脂等の有機
系絶縁材料２１でも良い。
2 を用いたが、図３に示すように、シリコン・ナイトラ
イドやシリコン・オキシ・ナイトライドやダイアモンド
薄膜等、他の無機系絶縁材料２０でも良い。あるいは図
４に示すように、ふっ素系樹脂やエポキシ樹脂等の有機
系絶縁材料２１でも良い。
【００２３】実施例３．上記実施例１では、ＳｉＯ2 基
板２の所望の場所にリンの高エネルギー選択的にイオン
注入１５を行い、イオン注入層１６（改質層）を得、Ｍ
ＩＭコンデンサ５の絶縁層としたが、イオン注入１５の
イオン源としてボロンや鉛等を用いても良い。
板２の所望の場所にリンの高エネルギー選択的にイオン
注入１５を行い、イオン注入層１６（改質層）を得、Ｍ
ＩＭコンデンサ５の絶縁層としたが、イオン注入１５の
イオン源としてボロンや鉛等を用いても良い。
【００２４】実施例４．上記実施例１では、ＭＩＭコン
デンサ５の絶縁層を得るためにＳｉＯ2 基板２の一部に
イオン注入１５を行い改質したが、図５のようにＳｉ半
導体製造等で用いられるイオン熱拡散法を用いても良
い。なお、図５において２２はイオン拡散源、２３はイ
オン拡散層である。
デンサ５の絶縁層を得るためにＳｉＯ2 基板２の一部に
イオン注入１５を行い改質したが、図５のようにＳｉ半
導体製造等で用いられるイオン熱拡散法を用いても良
い。なお、図５において２２はイオン拡散源、２３はイ
オン拡散層である。
【００２５】実施例５．上記実施例１では、バイアホー
ル１１ａ，１１ｂを形成する際に、バッファードでふっ
酸液によるウェットエッチング法を採用したが、プラズ
マエッチングやリアクティブエッチング等のドライエッ
チング法でも良い。また、バイアホール電極１２をスパ
ッタエッチング法にて形成したが電界または、無電解メ
ッキ法でも良い。
ル１１ａ，１１ｂを形成する際に、バッファードでふっ
酸液によるウェットエッチング法を採用したが、プラズ
マエッチングやリアクティブエッチング等のドライエッ
チング法でも良い。また、バイアホール電極１２をスパ
ッタエッチング法にて形成したが電界または、無電解メ
ッキ法でも良い。
【００２６】
【発明の効果】以上のように、請求項１の発明によれ
ば、ＳｉＯ2 基板等の絶縁基板をキャリア上に直接成膜
するような構成にしたので、マイクロストリップ線路幅
が従来の約１０分の１となりマイクロ波回路パターン設
計上、超小型化が可能となる。また基板が薄くてもキャ
リアごとハンドリングできるので、製造過程で基板を割
ることがなく歩留りが向上する。さらに基板の半田付け
がなくなるので、ボイドの膨張による基板クラック及び
パターン断線がなくなり、高信頼性が得られる。さらに
基板にバイアホール部を作り、ＦＥＴを落し込んでキャ
リアに直接半田付けできるので、放熱性が大幅に改善さ
れ、回路の高性能化が可能となる。また、ＦＥＴの接地
も同様にバイアホール電極によりＦＥＴ近傍で接地でき
るため、回路の高性能化が可能となる、等の効果があ
る。
ば、ＳｉＯ2 基板等の絶縁基板をキャリア上に直接成膜
するような構成にしたので、マイクロストリップ線路幅
が従来の約１０分の１となりマイクロ波回路パターン設
計上、超小型化が可能となる。また基板が薄くてもキャ
リアごとハンドリングできるので、製造過程で基板を割
ることがなく歩留りが向上する。さらに基板の半田付け
がなくなるので、ボイドの膨張による基板クラック及び
パターン断線がなくなり、高信頼性が得られる。さらに
基板にバイアホール部を作り、ＦＥＴを落し込んでキャ
リアに直接半田付けできるので、放熱性が大幅に改善さ
れ、回路の高性能化が可能となる。また、ＦＥＴの接地
も同様にバイアホール電極によりＦＥＴ近傍で接地でき
るため、回路の高性能化が可能となる、等の効果があ
る。
【００２７】また、請求項２の発明によれば、従来のチ
ップコンデンサの代りに、マイクロストリップ線路の一
部を上部電極、基板を絶縁層、キャリアを接地を兼ねた
下部電極とするＭＩＭコンデンサを構成したので、従来
の接地法による寄生インピーダンスがなくなり、回路の
高性能化が可能となる効果がある。
ップコンデンサの代りに、マイクロストリップ線路の一
部を上部電極、基板を絶縁層、キャリアを接地を兼ねた
下部電極とするＭＩＭコンデンサを構成したので、従来
の接地法による寄生インピーダンスがなくなり、回路の
高性能化が可能となる効果がある。
【００２８】請求項３の発明によれば、キャリア上の基
板の一部にイオン注入又はイオン拡散等を行い、その上
部に電極を設けることによりＭＩＭコンデンサを構成す
るので、任意の誘電率に物性を変えることができ、ＭＩ
Ｍコンデンサの面積または容量値を任意に設定できると
共に、基板のバックメタル及び接地用のＡｕリボン及び
チップコンデンサが不要となり、部品点数の削減及び工
程削減が可能となり低価格化できる効果がある。
板の一部にイオン注入又はイオン拡散等を行い、その上
部に電極を設けることによりＭＩＭコンデンサを構成す
るので、任意の誘電率に物性を変えることができ、ＭＩ
Ｍコンデンサの面積または容量値を任意に設定できると
共に、基板のバックメタル及び接地用のＡｕリボン及び
チップコンデンサが不要となり、部品点数の削減及び工
程削減が可能となり低価格化できる効果がある。
【図１】この発明の一実施例を示す斜視図である。
【図２】実施例１の製造工程を示す図１のＡ−Ａ線断面
図である。
図である。
【図３】この発明の他の実施例を示す側面断面図であ
る。
る。
【図４】この発明の他の実施例を示す側面断面図であ
る。
る。
【図５】この発明の他の実施例を示す側面断面図であ
る。
る。
【図６】従来のマイクロ波集積回路の斜視図である。
【図７】従来の製造工程を示す図６のＢ−Ｂ線断面図で
ある。
ある。
１ キャリア ２ ＳｉＯ2 基板（絶縁基板） ５ａ 上部電極 ５ ＭＩＭコンデンサ １５ イオン注入
Claims (3)
- 【請求項１】 導電体から成るキャリアと、上記キャリ
ア上に成膜されマイクロ波回路が構成された絶縁基板と
を備えたマイクロ波集積回路。 - 【請求項２】 導電体から成るキャリアと、上記キャリ
ア上に成膜されマイクロ波回路が構成された絶縁基板
と、上記絶縁基板の一部とこの一部上に設けた上部電極
と上記キャリアとにより構成されるＭＩＭコンデンサと
を備えたマイクロ波集積回路。 - 【請求項３】 導電体から成るキャリア上に絶縁基板を
成膜し、上記絶縁基板の一部にイオン注入又はイオン拡
散を行って所定の誘電率を持つ絶縁層を形成し、上記絶
縁層上に上部電極を形成するようにしたマイクロ波集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232665A JP2768873B2 (ja) | 1992-08-10 | 1992-08-10 | マイクロ波集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232665A JP2768873B2 (ja) | 1992-08-10 | 1992-08-10 | マイクロ波集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661715A true JPH0661715A (ja) | 1994-03-04 |
| JP2768873B2 JP2768873B2 (ja) | 1998-06-25 |
Family
ID=16942877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232665A Expired - Lifetime JP2768873B2 (ja) | 1992-08-10 | 1992-08-10 | マイクロ波集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768873B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008029026A (ja) * | 2002-06-27 | 2008-02-07 | Harris Corp | チャネル推定装置 |
| CN103796987A (zh) * | 2011-06-08 | 2014-05-14 | 生命技术公司 | 用于pcr系统的新型去污剂的设计和开发 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893332A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 半導体上への絶縁膜形成方法 |
| JPS63200602A (ja) * | 1987-02-16 | 1988-08-18 | Mitsubishi Electric Corp | マイクロ波集積回路の回路基板 |
| JPH01164052A (ja) * | 1987-12-21 | 1989-06-28 | Sumitomo Electric Ind Ltd | マイクロ波パツケージ |
| JPH0260205A (ja) * | 1988-08-25 | 1990-02-28 | Matsushita Electric Ind Co Ltd | マイクロ波集積回路とその製造方法 |
| JPH04132920A (ja) * | 1990-09-25 | 1992-05-07 | Kawasaki Heavy Ind Ltd | 弾性表面波センサの製法 |
-
1992
- 1992-08-10 JP JP4232665A patent/JP2768873B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893332A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 半導体上への絶縁膜形成方法 |
| JPS63200602A (ja) * | 1987-02-16 | 1988-08-18 | Mitsubishi Electric Corp | マイクロ波集積回路の回路基板 |
| JPH01164052A (ja) * | 1987-12-21 | 1989-06-28 | Sumitomo Electric Ind Ltd | マイクロ波パツケージ |
| JPH0260205A (ja) * | 1988-08-25 | 1990-02-28 | Matsushita Electric Ind Co Ltd | マイクロ波集積回路とその製造方法 |
| JPH04132920A (ja) * | 1990-09-25 | 1992-05-07 | Kawasaki Heavy Ind Ltd | 弾性表面波センサの製法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008029026A (ja) * | 2002-06-27 | 2008-02-07 | Harris Corp | チャネル推定装置 |
| CN103796987A (zh) * | 2011-06-08 | 2014-05-14 | 生命技术公司 | 用于pcr系统的新型去污剂的设计和开发 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768873B2 (ja) | 1998-06-25 |
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