JP3908860B2 - 配線構造およびその配線の製法 - Google Patents
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Description
【発明の属する技術分野】
本発明はマイクロ波回路の伝送線路、高速パルス回路の素子間配線やバスラインなどに用いる配線の構造およびその配線の製法に関する。さらに詳しくは、高速デジタル伝送配線や高密度配線の電磁界結合をなくして、回路特性の劣化や伝送信号の混信などによる誤信号の発生を防止することができる配線構造およびその配線の製法に関する。
【0002】
【従来の技術】
従来の小形化されるマイクロ波回路は、たとえば図8に平面図および断面図が示されるように、アルミナ、石英、サファイア、テフロン(登録商標)などの低損失の誘電体基板51の表面側に、銅膜や、アルミニウム膜などからなるストリップライン52で回路が形成され、そのストリップライン52間に高周波用FETなどの回路素子53がハンダ付けなどにより接続されることにより形成されている。そして、誘電体基板51の裏面側には銅膜などからなる接地導体54が設けられることにより、小形化されたマイクロ波回路が形成されている。マイクロ波帯では、このストリップラインの幅や長さなどで、その回路定数が大きく変動し、所定の回路が形成されるようにストリップラインが形成されている。このマイクロ波回路が形成された誘電体基板51は、通常その接地導体54が接地されるように図示しない導電性材料からなる筐体に収納され、筐体に設けられたコネクタなどにその端子が接続されて外部の回路とコネクタを介して接続される構造になっている。そして、筐体の上面にも導電性材料からなる蓋が設けられて、マイクロ波回路自体は外部からの電磁波などにより影響を受けないようにされている。
【0003】
また、最近ではGaAsなどの半導体基板にFETなどのマイクロ波素子が形成されて、半導体基板の表面に伝送線路が形成されるモノリシック型のマイクロ波回路も形成されて、さらなる小形化が行われている。
【0004】
一方、従来の高速パルス回路では、一般の電子回路配線に用いられるプリント基板の配線がそのまま使用されている。また、高速デジタル用の大規模集積回路(LSI)では、半導体基板に回路素子が高集積化されてその表面の絶縁膜上に個々の回路素子と接続する配線やバスラインなどの配線が設けられている。
【0005】
【発明が解決しようとする課題】
従来のマイクロ波回路では、筐体によりシールドされて外部からの電磁波の遮断が行われると共に、隣接する伝送線路間の電磁界結合も筐体により遮断できるように、伝送線路間の距離を保持して形成されている。また、高速デジタル用のパルス回路やLSIでは、通常の配線が使用されている。しかし、近年の電子機器の軽薄短小化に伴い、隣接する配線(伝送線路)間の間隔も狭くなってきており、隣接する配線間で電磁界結合が生じやすくなっている。マイクロ波回路で隣接する配線間に電磁界結合が生じると、寄生発振が発生したり、周波数特性が劣化して、目的とする機能を実現できなくなるという問題があり、また、高速パルス回路でも、隣接する配線間で結合して、混信したり誤信号が生じるという問題がある。
【0006】
前述のように、電子機器の軽薄短小化に伴い、電子部品も高密度化が要求され、隣接する配線間の間隔も一層狭くすることが要求されていているが、マイクロ波帯や高速度の信号伝達回路では、その配線間の距離があまり近付くと隣接する配線間で相互作用をして、安定したマイクロ波特性が得られなかったり、正確な信号の伝送を行うことができず、信頼性が低下すると共に、さらなる小形化に限界があるという問題がある。
【0007】
本発明はこのような問題を解決するためになされたもので、隣接する配線(伝送線路)間の距離が小さくなっても、相互作用をして回路特性や伝送特性を劣化させたり、誤信号を生じさせないような配線構造およびその配線の製法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明による配線構造は、少なくとも基板の表面が第1の導電体層とされ、該第1の導電体層上に第1の誘電体層が設けられ、該第1の誘電体層上に配線が形成され、該配線を覆って第2の誘電体層が設けられ、該第2の誘電体層の前記配線の周囲の少なくとも一部の表面に前記第1の導電体層と電気的に接続され得る第2の導電体層が設けられている。
【0009】
ここに配線とは素子間の接続用配線、信号伝送用や回路の一部を構成する伝送線路などを意味する。また、第2の導電体層が第1の導電体層と電気的に接続され得るとは、直接第1の導電体層と接触するように第2の導電体層が設けられたり、直接接触しなくても、別途導電性部材により両者が接続される場合を意味する。
【0010】
この構造にすることにより、非常に薄い誘電体層と導電体層により配線がシールドされるため、非常に狭い間隔で配線が設けられながら配線間の相互作用を防止することができる。その結果、設計値通りのマイクロ波回路を狭い面積に形成することができ、また、高速デジタル用のLSIなどにおいても、配線密度を上げることができ、一層の高集積化を行うことができる。
【0011】
前記配線に高周波用FETが接続され、該高周波用FETも前記第2の誘電体層により被覆され、該第2の誘電体層の前記高周波用FETの周囲の少なくとも一部に前記第1の導電体層と電気的に接続され得る第2の導電体層が設けられることにより、マイクロ波回路などを高密度に形成することができる。この場合、前記配線の高周波用FETとの接続部に整合回路が設けられることにより、配線と高周波用FETとの間のインピーダンスを調整することができる。
【0014】
本発明の配線の製法は、基板上の第1の導電体層上に第1の誘電体層を成膜し、該第1の誘電体層上に金属膜を成膜してからパターニングすることにより配線を形成し、該配線に高周波用FETを接続し、前記配線及び高周波用FET上に第2の誘電体層を成膜し、前記配線及び高周波用FETの周囲を被覆するように前記第2の誘電体層をパターニングし、該パターニングされた第2の誘電体層の前記配線及び高周波用FETを被覆する部分の表面に第1の導電体層に電気的に接続され得るよう第2の導電体層を成膜することを特徴とする。
【0016】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の配線構造およびその配線の製法について説明をする。
【0017】
本発明による配線構造は、図1にその一実施形態の断面説明図が示されるように、少なくとも表面が導電体層とされる基板1の第1の導電体層2上に第1の誘電体層3が設けられている。そして、第1の誘電体層3上に配線4が形成され、その配線4を覆って第2の誘電体層5が設けられ、その第2の誘電体層5の配線の周囲の少なくとも一部の表面に、第1の導電体層2と電気的に接続され得る第2の導電体層6が設けられている。
【0018】
第1の導電体層2は、基板全体が金属板などの導電体と一体で形成されたり、アルミナなどのセラミックス、石英、サファイア、テフロン(登録商標)などからなる絶縁性基板1の表面に導電膜が設けられたり、また、半導体基板の表面に絶縁膜などが設けられてその表面に導電膜が設けられる構造などにより構成される。金属板として用いられる場合は、0.1〜0.5mm程度の厚さの42アロイ、コバールなどが用いられる。絶縁性基板や半導体基板などの表面に設けられる場合は、機械的強度は必要がなくなり、0.5〜1μm程度の厚さの金、アルミニウムなどが、粉末の塗布および焼成、遠心分離法による堆積および焼成などにより設けられる。もちろん後述するスパッタリングや真空蒸着法により設けられてもよい。半導体基板としては、マイクロ波回路などに適したGaAsなどの化合物半導体や、LSIに適したシリコン半導体などが用いられる。図1に示される例では42アロイの金属製の基板1が用いられ、その表面がAuメッキされて第1の導電体層2を構成している。
【0019】
第1および第2の誘電体層3、5は、配線4を第1および第2の導電体層3、6から絶縁するもので、2〜10μm程度の厚さに設けられ、たとえばポリイミド樹脂、Al2 O3 、SiOx、SiNx、SiON、チタン酸バリウムなどを、スピンコート、CVD法、スパッタリング法、蒸着法、ゾルゲル法などにより成膜することができる。
【0020】
配線4は、信号の伝送線路として、または回路定数として構成されるもので、その用途によって材料や厚さなどが異なるが、一般的には電気伝導率の大きい銅、アルミニウム、ニッケルなどが真空蒸着法、スパッタリング法、メタルCVD法などにより成膜してからホトリソグラフィ(写真食刻)技術によりパターニングすることにより形成される。さらに低抵抗の配線を形成する場合には、超伝導材料を用いて配線4を形成することにより、とくに後述する半導体基板に高密度の伝送用配線が形成される場合に、ICチップごと冷却することにより、配線抵抗をなくした伝送線路を形成することができる。超伝導材料としては、Nb-Zr、Nb-Ti、V-Tiなどを挙げることができる。この中でもとくにNb-Tiが細線加工が容易なため好ましい。なお、銅のようにエッチングしにくい材料の場合は、配線を形成しない部分にレジスト膜を設けておいて、成膜後にレジスト膜と共に不要部分の除去をするリフトオフ法によって設けることもできる。第2の導電体層6も、配線4と同様に真空蒸着法とかスパッタリング法などにより0.5〜2μm程度の厚さに形成されるもので、たとえば銅、アルミニウム、ニッケルなどが用いられる。
【0021】
図1において、7は高周波用FETからなる回路素子で、第1の導電体層2上に接着剤などによりマウントされて、その電極が配線4と金線などのワイヤ8により接続されることにより、所望のマイクロ波回路が形成されている。図1に示される例では、この回路素子7およびワイヤの部分も第2の誘電体層5により被覆されて、回路素子7の周囲の第2の誘電体層5の表面にも第2の導電体層6が設けられる構造になっている。また、この回路の端子電極9が他の回路と接続できるように設けられている。また、この回路素子7と配線4との接続部は、図1には図示されていないが、たとえば図2に示されるように、整合回路10を介して接続されている。この整合回路10のインピーダンスの設定については後述する。
【0022】
つぎに、図1に示される構造の配線の製法について、図3の工程図を参照しながら説明をする。
【0023】
まず、図3(a)に示されるように、たとえば42アロイからなる0.5mm程度の厚さの金属板1の表面に金メッキが施された表面(第1の導電体層2)にFETからなる回路素子7を接着剤により取り付ける。
【0024】
つぎに、図3(b)に示されるように、回路素子7が設けられた第1の導電体層2の表面の全面に、たとえばポリイミド樹脂をスピンコートして乾燥させることにより、第1の誘電体層3を形成する。この第1の誘電体層3の厚さは、後述するように配線の線路インピーダンスZ0 および波長λg が回路特性を満たすような寸法(第1および第2の誘電体層3、5の合計の厚さb(図4参照))に設定される。引き続き、たとえばAlなどの金属をたとえばスパッタリング法により成膜し、パターニングすることにより配線4のパターンを形成する。この配線4の厚さt(図4参照)および幅w(図4参照)も前述の回路特性を満たすように設定される。また、この配線4が回路素子7と接続される部分は、図2に示されるように、回路素子7のインピーダンスZa と整合させる整合回路10が形成されるようにパターニングされる。
【0025】
つぎに、図3(c)に示されるように、回路素子7部分の第1の誘電体層3を発煙硝酸液などによりエッチングして除去する。そして、回路素子7の電極端子と配線4との間、および接地が必要な場合は回路素子7のアース端子と第1の導電体層2との間にワイヤ8をボンディングする。
【0026】
その後、図3(d)に示されるように、再度全面にたとえばポリイミド樹脂をスピンコートして乾燥させることにより、第2の誘電体層5を前述の第1の誘電体層3との合計でbの厚さになるように成膜する。この際、回路素子7およびワイヤ8が被覆されるように第2の誘電体層5が成膜される。
【0027】
そして、図3(e)に示されるように、配線4の周囲に一定の厚さで第2の誘電体層5が残存するように第2および第1の誘電体層5、3をエッチングする。
【0028】
その後、全面にAlなどの金属をたとえばスパッタリングにより成膜し、エッチングにより端子電極9を露出させる。その結果、図1に示される構造の配線構造が得られる。
【0029】
つぎに、前述の第1および第2の誘電体層3、5の厚さb、配線4の厚さtおよび幅wの設定について図4を参照しながら説明をする。本発明のように、第1の導電体層2上に誘電体を介して配線4が設けられ、その配線の周囲の少なくとも一部が第2の導電体層6で覆われる構造、すなわち図4(a)〜(c)にそれぞれ示されるように、配線4の周囲の対向する2面、3面、または全面が接地される第2の導電体層6により囲まれた配線4の線路インピーダンスZ0 および波長λg は下式で算出できる。ここで、εr は誘電体の比誘電率、cは光速、fは周波数をそれぞれ示す。
【0030】
【数1】
【0031】
配線パターンのインピーダンスに50Ωを採用すると、ポリイミド樹脂の比誘電率は4.7であるため、前述の各寸法を、たとえばw=8μm、t=1μm、b=10μmとすることができる。また、図2に示されるように、回路素子7と配線4とのインピーダンス整合をするための整合回路10は、回路素子7側のインピーダンスをZa 、配線4のインピーダンスをZ0 としたとき、長さλg /4のパターンが挿入されており、その挿入部分のインピーダンスZb は、
Zb =(Z0 ・Za )1/2
となるように設定されている。そのため、たとえば9.4GHzで素子側のインピーダンスが150Ωとすると、配線のインピーダンスが50Ωであるため、インピーダンスは88.6Ωで、長さλg /4は、
λg /4=(300/9.4)/{4・(4.7)1/2 }=3.68mm
となり、このパターンを挿入すればよいことになる。なお、インピーダンスが88.6Ωの配線パターンは、たとえばw=4.5μm、t=1μm、b=10μmとなる。
【0032】
本発明の配線構造によれば、配線の周囲の少なくとも対向する2面が接地された導電体層により被覆されているため、シールド構造になる。そのため、配線(伝送線路)から輻射される電磁界は配線近傍の空間内に閉じ込められ、隣接する配線への影響がなくなる。一方、その配線のインピーダンスや波長は、前述のように、配線の幅、厚さ、誘電体層の厚さなどにより所望の定数になるように設定される。しかも、この誘電体層や導電体層は数μm程度の非常に薄い層で形成され得るため、非常に狭い範囲でシールドされた配線を形成することができる。その結果、配線間隔を狭くして非常に高密度化することができる。なお、高速デジタル伝送LSIのバスラインなどの信号伝送用においては、低抵抗で高密度に形成されることが必要であるが、このような高密度配線でも、本願発明の構造によれば非常に薄い絶縁層と接地用の導電体層が設けられるため、高密度化した配線群においても、相互干渉することのない信頼性の高い配線構造が得られる。
【0033】
図5は、本発明の他の実施形態の平面説明図およびそのB−B線断面説明図で、回路素子部分が接地された導電体層により被覆された例である。
【0034】
絶縁性基板11の裏面側全面に金属膜12aが設けられ、表面側の回路素子17の形成部に第1の導電体層12が設けられている。裏面側の金属膜12aと第1の導電体層12とは、基板11に設けられたスルーホール11aを介して電気的に接続されている。この第1の導電体層12上に回路素子17がマウントされている。そして、回路素子17が設けられる第1の導電体層12の両端側には配線14が設けられ、その回路素子17との接続部は、第1の導電体層12上に設けられた第1の誘電体層13上に形成されている。そして、その先端部14aで整合回路20を介して回路素子17とワイヤ18によりボンディングされている。
【0035】
この例では、配線14と回路素子17との接続部でのインピーダンスを整合するため、図5(a)に示されるように、その先端部に整合回路20が形成されている。この整合回路20は、前述の説明と同様に、λg /4の長さで、配線のインピーダンスと回路素子とのインピーダンスにより挿入部分のインピーダンスが定まり、その値になるように整合回路20部の配線の幅や厚さが設定される。この回路素子17と配線14との接続部および配線の先端部14aを覆うように第2の誘電体層15が設けられ、その表面に第2の導電体層16が設けられている。この第2の導電体層16は、図5(a)の上部側の側部16aで第1の導電体層12と接触するように形成されている。その結果、回路素子17との接続部の配線の先端部14aが接地された第1の導電体層12と第2の導電体層16の対向する2面により囲まれた構造になっている。
【0036】
前述の例では、絶縁性基板11として、アルミナセラミック基板を用い、金属膜12aおよび第1の導電体層12として、Cr-Cu-Ni合金をスパッタリングにより設けた後にAuメッキを施したものを用い、第2の導電体層16としてAlを用い、第1および第2の誘電体層13、15として、ポリイミドを用いた。これらの厚さなどは、前述と同様に必要な回路定数により定められる。
【0037】
図6は、本発明のさらに他の実施形態の説明図で、GaAs半導体基板に配線を形成する例の工程説明図である。
【0038】
まず、図6(a)に示されるように、半導体基板21の表面に設けられた絶縁膜21a上にスパッタリングまたは粉末塗布と焼成、遠心分離堆積法と焼成などにより、たとえばアルミニウムからなる第1の導電体層22を設ける。そして、その上にCVD法、ゾルゲル法などにより、たとえば酸化シリコンからなる第1の誘電体層23を設ける。
【0039】
ついで、図6(b)に示されるように、たとえばアルミニウムからなる金属をスパッタリング法または蒸着法などにより成膜してパターニングすることにより配線24を形成する。なお、配線の幅、厚さ、誘電体層の厚さなどは、前述のように、所望の回路特性、配線特性などにより適宜定められる。
【0040】
その後、図6(c)に示されるように、前述と同様に、酸化シリコンなどをCVD法などにより成膜して第2の誘電体層25を成膜する。その後、配線24の周囲を第1および第2の誘電体層23、25が被覆するように周囲に残存させて他の部分をエッチングにより除去するパターニングをする。
【0041】
ついで、前述の配線4の場合と同様に、スパッタリング法などにより、たとえばアルミニウムなどの金属を成膜し、配線4の周囲に残存するようにエッチングをする。この際、第1の導電体層22も不要な部分をエッチングにより除去することにより、図6(d)に示されるような配線構造を形成することができる。
【0042】
前述の例では、ストレートの配線の例であったが、たとえば図7(a)に示されるように、横T分岐の場合には、配線、第2の誘電体層、および第2の導電体層のパターニングマスクをT分岐の形状にするだけで同様に製造することができる。また、図7(b)に示されるような縦T分岐の場合には、図7(c)にそのC−C線断面説明図が示されるように、第1の導電体層22を成膜した後に、その第1の導電体層22およびその下の絶縁膜21aなどをエッチングしてT分岐が接続される下層配線(図示せず)などを露出させる。このエッチングはT分岐の縦配線24aより太く形成する。ついで、エッチングした部分も含めて全面に誘電体を成膜して第1の誘電体層23を形成し、その第1の誘電体層23のT分岐の縦配線24aの形成部分をエッチングして下層配線が露出するまでコンタクト孔を形成する。その後、そのコンタクト孔内に金属材料を埋め込んでT分岐の縦配線24aを形成する。この縦配線24aの形成は、前述のスパッタリング法などによってもよく、また、金属粉末を埋め込んで焼結させてもよい。その後、さらにスパッタリング法などにより金属膜を成膜し、パターニングすることにより、T分岐の上部配線24を形成する。その上の第2の誘電体層25、第2の導電体層26の形成は前述の例と同様に行うことにより形成することができる。このように、ストレートの配線でなくても、同様に接地され得る導電体層により被覆される配線構造を形成することができる。
【0043】
しかし、前述の例では、GaAs半導体基板に配線を形成する例であったが、このようなGaAs基板には、高周波用の高速回路素子を形成することができるため、回路素子と伝送線路とを一体化したモノリシックマイクロ波IC(MMIC)を形成することができる。
【0044】
本発明によれば、非常に狭い間隙にも配線の少なくとも対向する2面に接地された導電体層が設けられるため、近接した配線間においても、配線相互の電磁界結合を抑制することができる。その結果、マイクロ波帯の伝送線回路や、高周波化されている信号伝送線などの相互作用による特性変化や伝送信号の混同、誤信号化を防止することができ、さらなる高密度細線化が可能となる。
【図面の簡単な説明】
【図1】本発明の配線構造の一実施形態の断面説明図である。
【図2】図1の例の配線と回路素子との接続部に設けられる整合回路の一例の説明図である。
【図3】図1の例の製造工程を示す工程断面説明図である。
【図4】本発明の構造のマイクロ波帯における配線のインピーダンスの設計例の説明図である。
【図5】本発明の配線構造の他の実施形態の説明図である。
【図6】本発明の配線構造の他の製法の説明図である。
【図7】本発明の配線構造のT分岐構造の製法の説明図である。
【図8】従来の配線構造の説明図である。
【符号の説明】
1 基板
2 第1の導電体層
3 第1の誘電体層
4 配線
5 第2の誘電体層
6 第2の導電体層
7 回路素子
Claims (3)
- 少なくとも基板の表面が第1の導電体層とされ、該第1の導電体層上に第1の誘電体層が設けられ、該第1の誘電体層上に配線が形成され、該配線を覆って第2の誘電体層が設けられ、該第2の誘電体層の前記配線の周囲の少なくとも一部の表面に前記第1の導電体層と電気的に接続され得る第2の導電体層が設けられてなる配線構造において、前記配線に高周波用FETが接続され、該高周波用FETも前記第2の誘電体層により被覆され、該第2の誘電体層の前記高周波用FETの周囲に少なくとも一部に前記第1の導電体層と電気的に接続され得る第2の導電体層が設けられてなる配線構造。
- 前記配線の前記高周波用FETとの接続部に整合回路が設けられてなる請求項1記載の配線構造。
- 基板上の第1の導電体層上に第1の誘電体層を成膜し、該第1の誘電体層上に金属膜を成膜してからパターニングすることにより配線を形成し、該配線に高周波用FETを接続し、前記配線及び高周波用FET上に第2の誘電体層を成膜し、前記配線及び高周波用FETの周囲を被覆するように前記第2の誘電体層をパターニングし、該パターニングされた第2の誘電体層の前記配線及び高周波用FETを被覆する部分の表面に第1の導電体層に電気的に接続され得るよう第2の導電体層を成膜する配線の製法。
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