JPH11354711A - 配線構造およびその配線の製法 - Google Patents
配線構造およびその配線の製法Info
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Abstract
(57)【要約】
【課題】 隣接する配線（伝送線路）間の距離が小さく
なっても、相互作用をして回路特性や伝送特性を劣化さ
せたり、誤信号を生じさせないような配線構造およびそ
の配線の製法を提供する。 【解決手段】 少なくとも表面が第１の導電体層２とさ
れる基板１の第１の導電体層２上に第１の誘電体層３が
設けられている。そして、第１の誘電体層３上に配線４
が形成され、その配線４を覆って第２の誘電体層５が設
けられ、その第２の誘電体層５の配線の周囲の少なくと
も一部の表面に、第１の導電体層２と電気的に接続され
得る第２の導電体層６が設けられることにより構成され
ている。
なっても、相互作用をして回路特性や伝送特性を劣化さ
せたり、誤信号を生じさせないような配線構造およびそ
の配線の製法を提供する。 【解決手段】 少なくとも表面が第１の導電体層２とさ
れる基板１の第１の導電体層２上に第１の誘電体層３が
設けられている。そして、第１の誘電体層３上に配線４
が形成され、その配線４を覆って第２の誘電体層５が設
けられ、その第２の誘電体層５の配線の周囲の少なくと
も一部の表面に、第１の導電体層２と電気的に接続され
得る第２の導電体層６が設けられることにより構成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波回路の伝
送線路、高速パルス回路の素子間配線やバスラインなど
に用いる配線の構造およびその配線の製法に関する。さ
らに詳しくは、高速デジタル伝送配線や高密度配線の電
磁界結合をなくして、回路特性の劣化や伝送信号の混信
などによる誤信号の発生を防止することができる配線構
造およびその配線の製法に関する。
送線路、高速パルス回路の素子間配線やバスラインなど
に用いる配線の構造およびその配線の製法に関する。さ
らに詳しくは、高速デジタル伝送配線や高密度配線の電
磁界結合をなくして、回路特性の劣化や伝送信号の混信
などによる誤信号の発生を防止することができる配線構
造およびその配線の製法に関する。
【０００２】
【従来の技術】従来の小形化されるマイクロ波回路は、
たとえば図８に平面図および断面図が示されるように、
アルミナ、石英、サファイア、テフロンなどの低損失の
誘電体基板５１の表面側に、銅膜や、アルミニウム膜な
どからなるストリップライン５２で回路が形成され、そ
のストリップライン５２間に高周波用ＦＥＴなどの回路
素子５３がハンダ付けなどにより接続されることにより
形成されている。そして、誘電体基板５１の裏面側には
銅膜などからなる接地導体５４が設けられることによ
り、小形化されたマイクロ波回路が形成されている。マ
イクロ波帯では、このストリップラインの幅や長さなど
で、その回路定数が大きく変動し、所定の回路が形成さ
れるようにストリップラインが形成されている。このマ
イクロ波回路が形成された誘電体基板５１は、通常その
接地導体５４が接地されるように図示しない導電性材料
からなる筐体に収納され、筐体に設けられたコネクタな
どにその端子が接続されて外部の回路とコネクタを介し
て接続される構造になっている。そして、筐体の上面に
も導電性材料からなる蓋が設けられて、マイクロ波回路
自体は外部からの電磁波などにより影響を受けないよう
にされている。
たとえば図８に平面図および断面図が示されるように、
アルミナ、石英、サファイア、テフロンなどの低損失の
誘電体基板５１の表面側に、銅膜や、アルミニウム膜な
どからなるストリップライン５２で回路が形成され、そ
のストリップライン５２間に高周波用ＦＥＴなどの回路
素子５３がハンダ付けなどにより接続されることにより
形成されている。そして、誘電体基板５１の裏面側には
銅膜などからなる接地導体５４が設けられることによ
り、小形化されたマイクロ波回路が形成されている。マ
イクロ波帯では、このストリップラインの幅や長さなど
で、その回路定数が大きく変動し、所定の回路が形成さ
れるようにストリップラインが形成されている。このマ
イクロ波回路が形成された誘電体基板５１は、通常その
接地導体５４が接地されるように図示しない導電性材料
からなる筐体に収納され、筐体に設けられたコネクタな
どにその端子が接続されて外部の回路とコネクタを介し
て接続される構造になっている。そして、筐体の上面に
も導電性材料からなる蓋が設けられて、マイクロ波回路
自体は外部からの電磁波などにより影響を受けないよう
にされている。
【０００３】また、最近ではＧａＡｓなどの半導体基板
にＦＥＴなどのマイクロ波素子が形成されて、半導体基
板の表面に伝送線路が形成されるモノリシック型のマイ
クロ波回路も形成されて、さらなる小形化が行われてい
る。
にＦＥＴなどのマイクロ波素子が形成されて、半導体基
板の表面に伝送線路が形成されるモノリシック型のマイ
クロ波回路も形成されて、さらなる小形化が行われてい
る。
【０００４】一方、従来の高速パルス回路では、一般の
電子回路配線に用いられるプリント基板の配線がそのま
ま使用されている。また、高速デジタル用の大規模集積
回路（ＬＳＩ）では、半導体基板に回路素子が高集積化
されてその表面の絶縁膜上に個々の回路素子と接続する
配線やバスラインなどの配線が設けられている。
電子回路配線に用いられるプリント基板の配線がそのま
ま使用されている。また、高速デジタル用の大規模集積
回路（ＬＳＩ）では、半導体基板に回路素子が高集積化
されてその表面の絶縁膜上に個々の回路素子と接続する
配線やバスラインなどの配線が設けられている。
【０００５】
【発明が解決しようとする課題】従来のマイクロ波回路
では、筐体によりシールドされて外部からの電磁波の遮
断が行われると共に、隣接する伝送線路間の電磁界結合
も筐体により遮断できるように、伝送線路間の距離を保
持して形成されている。また、高速デジタル用のパルス
回路やＬＳＩでは、通常の配線が使用されている。しか
し、近年の電子機器の軽薄短小化に伴い、隣接する配線
（伝送線路）間の間隔も狭くなってきており、隣接する
配線間で電磁界結合が生じやすくなっている。マイクロ
波回路で隣接する配線間に電磁界結合が生じると、寄生
発振が発生したり、周波数特性が劣化して、目的とする
機能を実現できなくなるという問題があり、また、高速
パルス回路でも、隣接する配線間で結合して、混信した
り誤信号が生じるという問題がある。
では、筐体によりシールドされて外部からの電磁波の遮
断が行われると共に、隣接する伝送線路間の電磁界結合
も筐体により遮断できるように、伝送線路間の距離を保
持して形成されている。また、高速デジタル用のパルス
回路やＬＳＩでは、通常の配線が使用されている。しか
し、近年の電子機器の軽薄短小化に伴い、隣接する配線
（伝送線路）間の間隔も狭くなってきており、隣接する
配線間で電磁界結合が生じやすくなっている。マイクロ
波回路で隣接する配線間に電磁界結合が生じると、寄生
発振が発生したり、周波数特性が劣化して、目的とする
機能を実現できなくなるという問題があり、また、高速
パルス回路でも、隣接する配線間で結合して、混信した
り誤信号が生じるという問題がある。
【０００６】前述のように、電子機器の軽薄短小化に伴
い、電子部品も高密度化が要求され、隣接する配線間の
間隔も一層狭くすることが要求されていているが、マイ
クロ波帯や高速度の信号伝達回路では、その配線間の距
離があまり近付くと隣接する配線間で相互作用をして、
安定したマイクロ波特性が得られなかったり、正確な信
号の伝送を行うことができず、信頼性が低下すると共
に、さらなる小形化に限界があるという問題がある。
い、電子部品も高密度化が要求され、隣接する配線間の
間隔も一層狭くすることが要求されていているが、マイ
クロ波帯や高速度の信号伝達回路では、その配線間の距
離があまり近付くと隣接する配線間で相互作用をして、
安定したマイクロ波特性が得られなかったり、正確な信
号の伝送を行うことができず、信頼性が低下すると共
に、さらなる小形化に限界があるという問題がある。
【０００７】本発明はこのような問題を解決するために
なされたもので、隣接する配線（伝送線路）間の距離が
小さくなっても、相互作用をして回路特性や伝送特性を
劣化させたり、誤信号を生じさせないような配線構造お
よびその配線の製法を提供することを目的とする。
なされたもので、隣接する配線（伝送線路）間の距離が
小さくなっても、相互作用をして回路特性や伝送特性を
劣化させたり、誤信号を生じさせないような配線構造お
よびその配線の製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による配線構造
は、少なくとも基板の表面が第１の導電体層とされ、該
第１の導電体層上に第１の誘電体層が設けられ、該第１
の誘電体層上に配線が形成され、該配線を覆って第２の
誘電体層が設けられ、該第２の誘電体層の前記配線の周
囲の少なくとも一部の表面に前記第１の導電体層と電気
的に接続され得る第２の導電体層が設けられている。
は、少なくとも基板の表面が第１の導電体層とされ、該
第１の導電体層上に第１の誘電体層が設けられ、該第１
の誘電体層上に配線が形成され、該配線を覆って第２の
誘電体層が設けられ、該第２の誘電体層の前記配線の周
囲の少なくとも一部の表面に前記第１の導電体層と電気
的に接続され得る第２の導電体層が設けられている。
【０００９】ここに配線とは素子間の接続用配線、信号
伝送用や回路の一部を構成する伝送線路などを意味す
る。また、第２の導電体層が第１の導電体層と電気的に
接続され得るとは、直接第１の導電体層と接触するよう
に第２の導電体層が設けられたり、直接接触しなくて
も、別途導電性部材により両者が接続される場合を意味
する。
伝送用や回路の一部を構成する伝送線路などを意味す
る。また、第２の導電体層が第１の導電体層と電気的に
接続され得るとは、直接第１の導電体層と接触するよう
に第２の導電体層が設けられたり、直接接触しなくて
も、別途導電性部材により両者が接続される場合を意味
する。
【００１０】この構造にすることにより、非常に薄い誘
電体層と導電体層により配線がシールドされるため、非
常に狭い間隔で配線が設けられながら配線間の相互作用
を防止することができる。その結果、設計値通りのマイ
クロ波回路を狭い面積に形成することができ、また、高
速デジタル用のＬＳＩなどにおいても、配線密度を上げ
ることができ、一層の高集積化を行うことができる。
電体層と導電体層により配線がシールドされるため、非
常に狭い間隔で配線が設けられながら配線間の相互作用
を防止することができる。その結果、設計値通りのマイ
クロ波回路を狭い面積に形成することができ、また、高
速デジタル用のＬＳＩなどにおいても、配線密度を上げ
ることができ、一層の高集積化を行うことができる。
【００１１】前記配線に回路素子が接続され、該回路素
子も前記第２の誘電体層により被覆され、該第２の誘電
体層の前記電気素子の周囲の少なくとも一部に前記第１
の導電体層と電気的に接続され得る第２の導電体層が設
けられることにより、マイクロ波回路などを高密度に形
成することができる。この場合、前記配線の回路素子と
の接続部に整合回路が設けられることにより、配線と回
路素子との間のインピーダンスを調整することができ
る。
子も前記第２の誘電体層により被覆され、該第２の誘電
体層の前記電気素子の周囲の少なくとも一部に前記第１
の導電体層と電気的に接続され得る第２の導電体層が設
けられることにより、マイクロ波回路などを高密度に形
成することができる。この場合、前記配線の回路素子と
の接続部に整合回路が設けられることにより、配線と回
路素子との間のインピーダンスを調整することができ
る。
【００１２】前記基板が半導体層からなり、該半導体層
に回路素子が形成され、該回路素子が前記配線と接続さ
れることにより、モノリシックなマイクロ波集積回路
や、バスラインを高密度化した高速デジタル用ＬＳＩな
どを形成することができる。
に回路素子が形成され、該回路素子が前記配線と接続さ
れることにより、モノリシックなマイクロ波集積回路
や、バスラインを高密度化した高速デジタル用ＬＳＩな
どを形成することができる。
【００１３】前記配線の少なくとも一部が超伝導材料で
形成されることにより、信頼性の高い超高速の半導体装
置が得られる。
形成されることにより、信頼性の高い超高速の半導体装
置が得られる。
【００１４】本発明の配線の製法は、基板上の第１の導
電体層上に第１の誘電体層を成膜し、該第１の誘電体層
上に金属膜を成膜してからパターニングすることにより
配線を形成し、該配線上に第２の誘電体層を成膜し、前
記配線の周囲を被覆するように前記第２の誘電体層をパ
ターニングし、該パターニングされた第２の誘電体層の
前記配線を被覆する部分の表面に第２の導電体層を成膜
することを特徴とする。前記基板に半導体基板を用い、
該半導体基板に回路素子を集積化し、該半導体基板上に
形成するバスラインを前記配線として形成することがで
きる。
電体層上に第１の誘電体層を成膜し、該第１の誘電体層
上に金属膜を成膜してからパターニングすることにより
配線を形成し、該配線上に第２の誘電体層を成膜し、前
記配線の周囲を被覆するように前記第２の誘電体層をパ
ターニングし、該パターニングされた第２の誘電体層の
前記配線を被覆する部分の表面に第２の導電体層を成膜
することを特徴とする。前記基板に半導体基板を用い、
該半導体基板に回路素子を集積化し、該半導体基板上に
形成するバスラインを前記配線として形成することがで
きる。
【００１５】この方法を用いることにより、非常に高密
度化された配線間を完全に電気的に分離して相互作用を
しない高集積化されたマイクロ波回路や高速デジタルＬ
ＳＩが得られる。
度化された配線間を完全に電気的に分離して相互作用を
しない高集積化されたマイクロ波回路や高速デジタルＬ
ＳＩが得られる。
【００１６】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の配線構造およびその配線の製法について説明をす
る。
明の配線構造およびその配線の製法について説明をす
る。
【００１７】本発明による配線構造は、図１にその一実
施形態の断面説明図が示されるように、少なくとも表面
が導電体層とされる基板１の第１の導電体層２上に第１
の誘電体層３が設けられている。そして、第１の誘電体
層３上に配線４が形成され、その配線４を覆って第２の
誘電体層５が設けられ、その第２の誘電体層５の配線の
周囲の少なくとも一部の表面に、第１の導電体層２と電
気的に接続され得る第２の導電体層６が設けられてい
る。
施形態の断面説明図が示されるように、少なくとも表面
が導電体層とされる基板１の第１の導電体層２上に第１
の誘電体層３が設けられている。そして、第１の誘電体
層３上に配線４が形成され、その配線４を覆って第２の
誘電体層５が設けられ、その第２の誘電体層５の配線の
周囲の少なくとも一部の表面に、第１の導電体層２と電
気的に接続され得る第２の導電体層６が設けられてい
る。
【００１８】第１の導電体層２は、基板全体が金属板な
どの導電体と一体で形成されたり、アルミナなどのセラ
ミックス、石英、サファイア、テフロンなどからなる絶
縁性基板１の表面に導電膜が設けられたり、また、半導
体基板の表面に絶縁膜などが設けられてその表面に導電
膜が設けられる構造などにより構成される。金属板とし
て用いられる場合は、０.１〜０.５ｍｍ程度の厚さの４
２アロイ、コバールなどが用いられる。絶縁性基板や半
導体基板などの表面に設けられる場合は、機械的強度は
必要がなくなり、０.５〜１μｍ程度の厚さの金、アル
ミニウムなどが、粉末の塗布および焼成、遠心分離法に
よる堆積および焼成などにより設けられる。もちろん後
述するスパッタリングや真空蒸着法により設けられても
よい。半導体基板としては、マイクロ波回路などに適し
たＧａＡｓなどの化合物半導体や、ＬＳＩに適したシリ
コン半導体などが用いられる。図１に示される例では４
２アロイの金属製の基板１が用いられ、その表面がＡｕ
メッキされて第１の導電体層２を構成している。
どの導電体と一体で形成されたり、アルミナなどのセラ
ミックス、石英、サファイア、テフロンなどからなる絶
縁性基板１の表面に導電膜が設けられたり、また、半導
体基板の表面に絶縁膜などが設けられてその表面に導電
膜が設けられる構造などにより構成される。金属板とし
て用いられる場合は、０.１〜０.５ｍｍ程度の厚さの４
２アロイ、コバールなどが用いられる。絶縁性基板や半
導体基板などの表面に設けられる場合は、機械的強度は
必要がなくなり、０.５〜１μｍ程度の厚さの金、アル
ミニウムなどが、粉末の塗布および焼成、遠心分離法に
よる堆積および焼成などにより設けられる。もちろん後
述するスパッタリングや真空蒸着法により設けられても
よい。半導体基板としては、マイクロ波回路などに適し
たＧａＡｓなどの化合物半導体や、ＬＳＩに適したシリ
コン半導体などが用いられる。図１に示される例では４
２アロイの金属製の基板１が用いられ、その表面がＡｕ
メッキされて第１の導電体層２を構成している。
【００１９】第１および第２の誘電体層３、５は、配線
４を第１および第２の導電体層３、６から絶縁するもの
で、２〜１０μｍ程度の厚さに設けられ、たとえばポリ
イミド樹脂、Ａｌ2 Ｏ3 、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯ
Ｎ、チタン酸バリウムなどを、スピンコート、ＣＶＤ
法、スパッタリング法、蒸着法、ゾルゲル法などにより
成膜することができる。
４を第１および第２の導電体層３、６から絶縁するもの
で、２〜１０μｍ程度の厚さに設けられ、たとえばポリ
イミド樹脂、Ａｌ2 Ｏ3 、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯ
Ｎ、チタン酸バリウムなどを、スピンコート、ＣＶＤ
法、スパッタリング法、蒸着法、ゾルゲル法などにより
成膜することができる。
【００２０】配線４は、信号の伝送線路として、または
回路定数として構成されるもので、その用途によって材
料や厚さなどが異なるが、一般的には電気伝導率の大き
い銅、アルミニウム、ニッケルなどが真空蒸着法、スパ
ッタリング法、メタルＣＶＤ法などにより成膜してから
ホトリソグラフィ（写真食刻）技術によりパターニング
することにより形成される。さらに低抵抗の配線を形成
する場合には、超伝導材料を用いて配線４を形成するこ
とにより、とくに後述する半導体基板に高密度の伝送用
配線が形成される場合に、ＩＣチップごと冷却すること
により、配線抵抗をなくした伝送線路を形成することが
できる。超伝導材料としては、Ｎｂ-Ｚｒ、Ｎｂ-Ｔｉ、
Ｖ-Ｔｉなどを挙げることができる。この中でもとくに
Ｎｂ-Ｔｉが細線加工が容易なため好ましい。なお、銅
のようにエッチングしにくい材料の場合は、配線を形成
しない部分にレジスト膜を設けておいて、成膜後にレジ
スト膜と共に不要部分の除去をするリフトオフ法によっ
て設けることもできる。第２の導電体層６も、配線４と
同様に真空蒸着法とかスパッタリング法などにより０.
５〜２μｍ程度の厚さに形成されるもので、たとえば
銅、アルミニウム、ニッケルなどが用いられる。
回路定数として構成されるもので、その用途によって材
料や厚さなどが異なるが、一般的には電気伝導率の大き
い銅、アルミニウム、ニッケルなどが真空蒸着法、スパ
ッタリング法、メタルＣＶＤ法などにより成膜してから
ホトリソグラフィ（写真食刻）技術によりパターニング
することにより形成される。さらに低抵抗の配線を形成
する場合には、超伝導材料を用いて配線４を形成するこ
とにより、とくに後述する半導体基板に高密度の伝送用
配線が形成される場合に、ＩＣチップごと冷却すること
により、配線抵抗をなくした伝送線路を形成することが
できる。超伝導材料としては、Ｎｂ-Ｚｒ、Ｎｂ-Ｔｉ、
Ｖ-Ｔｉなどを挙げることができる。この中でもとくに
Ｎｂ-Ｔｉが細線加工が容易なため好ましい。なお、銅
のようにエッチングしにくい材料の場合は、配線を形成
しない部分にレジスト膜を設けておいて、成膜後にレジ
スト膜と共に不要部分の除去をするリフトオフ法によっ
て設けることもできる。第２の導電体層６も、配線４と
同様に真空蒸着法とかスパッタリング法などにより０.
５〜２μｍ程度の厚さに形成されるもので、たとえば
銅、アルミニウム、ニッケルなどが用いられる。
【００２１】図１において、７はたとえば高周波用ＦＥ
Ｔなどの回路素子で、第１の導電体層２上に接着剤など
によりマウントされて、その電極が配線４と金線などの
ワイヤ８により接続されることにより、所望のマイクロ
波回路が形成されている。図１に示される例では、この
回路素子７およびワイヤの部分も第２の誘電体層５によ
り被覆されて、回路素子７の周囲の第２の誘電体層５の
表面にも第２の導電体層６が設けられる構造になってい
る。また、この回路の端子電極９が他の回路と接続でき
るように設けられている。また、この回路素子７と配線
４との接続部は、図１には図示されていないが、たとえ
ば図２に示されるように、整合回路１０を介して接続さ
れている。この整合回路１０のインピーダンスの設定に
ついては後述する。
Ｔなどの回路素子で、第１の導電体層２上に接着剤など
によりマウントされて、その電極が配線４と金線などの
ワイヤ８により接続されることにより、所望のマイクロ
波回路が形成されている。図１に示される例では、この
回路素子７およびワイヤの部分も第２の誘電体層５によ
り被覆されて、回路素子７の周囲の第２の誘電体層５の
表面にも第２の導電体層６が設けられる構造になってい
る。また、この回路の端子電極９が他の回路と接続でき
るように設けられている。また、この回路素子７と配線
４との接続部は、図１には図示されていないが、たとえ
ば図２に示されるように、整合回路１０を介して接続さ
れている。この整合回路１０のインピーダンスの設定に
ついては後述する。
【００２２】つぎに、図１に示される構造の配線の製法
について、図３の工程図を参照しながら説明をする。
について、図３の工程図を参照しながら説明をする。
【００２３】まず、図３（ａ）に示されるように、たと
えば４２アロイからなる０.５ｍｍ程度の厚さの金属板
１の表面に金メッキが施された表面（第１の導電体層
２）にＦＥＴからなる回路素子７を接着剤により取り付
ける。
えば４２アロイからなる０.５ｍｍ程度の厚さの金属板
１の表面に金メッキが施された表面（第１の導電体層
２）にＦＥＴからなる回路素子７を接着剤により取り付
ける。
【００２４】つぎに、図３（ｂ）に示されるように、回
路素子７が設けられた第１の導電体層２の表面の全面
に、たとえばポリイミド樹脂をスピンコートして乾燥さ
せることにより、第１の誘電体層３を形成する。この第
１の誘電体層３の厚さは、後述するように配線の線路イ
ンピーダンスＺ0 および波長λg が回路特性を満たすよ
うな寸法（第１および第２の誘電体層３、５の合計の厚
さｂ（図４参照））に設定される。引き続き、たとえば
Ａｌなどの金属をたとえばスパッタリング法により成膜
し、パターニングすることにより配線４のパターンを形
成する。この配線４の厚さｔ（図４参照）および幅ｗ
（図４参照）も前述の回路特性を満たすように設定され
る。また、この配線４が回路素子７と接続される部分
は、図２に示されるように、回路素子７のインピーダン
スＺa と整合させる整合回路１０が形成されるようにパ
ターニングされる。
路素子７が設けられた第１の導電体層２の表面の全面
に、たとえばポリイミド樹脂をスピンコートして乾燥さ
せることにより、第１の誘電体層３を形成する。この第
１の誘電体層３の厚さは、後述するように配線の線路イ
ンピーダンスＺ0 および波長λg が回路特性を満たすよ
うな寸法（第１および第２の誘電体層３、５の合計の厚
さｂ（図４参照））に設定される。引き続き、たとえば
Ａｌなどの金属をたとえばスパッタリング法により成膜
し、パターニングすることにより配線４のパターンを形
成する。この配線４の厚さｔ（図４参照）および幅ｗ
（図４参照）も前述の回路特性を満たすように設定され
る。また、この配線４が回路素子７と接続される部分
は、図２に示されるように、回路素子７のインピーダン
スＺa と整合させる整合回路１０が形成されるようにパ
ターニングされる。
【００２５】つぎに、図３（ｃ）に示されるように、回
路素子７部分の第１の誘電体層３を発煙硝酸液などによ
りエッチングして除去する。そして、回路素子７の電極
端子と配線４との間、および接地が必要な場合は回路素
子７のアース端子と第１の導電体層２との間にワイヤ８
をボンディングする。
路素子７部分の第１の誘電体層３を発煙硝酸液などによ
りエッチングして除去する。そして、回路素子７の電極
端子と配線４との間、および接地が必要な場合は回路素
子７のアース端子と第１の導電体層２との間にワイヤ８
をボンディングする。
【００２６】その後、図３（ｄ）に示されるように、再
度全面にたとえばポリイミド樹脂をスピンコートして乾
燥させることにより、第２の誘電体層５を前述の第１の
誘電体層３との合計でｂの厚さになるように成膜する。
この際、回路素子７およびワイヤ８が被覆されるように
第２の誘電体層５が成膜される。
度全面にたとえばポリイミド樹脂をスピンコートして乾
燥させることにより、第２の誘電体層５を前述の第１の
誘電体層３との合計でｂの厚さになるように成膜する。
この際、回路素子７およびワイヤ８が被覆されるように
第２の誘電体層５が成膜される。
【００２７】そして、図３（ｅ）に示されるように、配
線４の周囲に一定の厚さで第２の誘電体層５が残存する
ように第２および第１の誘電体層５、３をエッチングす
る。
線４の周囲に一定の厚さで第２の誘電体層５が残存する
ように第２および第１の誘電体層５、３をエッチングす
る。
【００２８】その後、全面にＡｌなどの金属をたとえば
スパッタリングにより成膜し、エッチングにより端子電
極９を露出させる。その結果、図１に示される構造の配
線構造が得られる。
スパッタリングにより成膜し、エッチングにより端子電
極９を露出させる。その結果、図１に示される構造の配
線構造が得られる。
【００２９】つぎに、前述の第１および第２の誘電体層
３、５の厚さｂ、配線４の厚さｔおよび幅ｗの設定につ
いて図４を参照しながら説明をする。本発明のように、
第１の導電体層２上に誘電体を介して配線４が設けら
れ、その配線の周囲の少なくとも一部が第２の導電体層
６で覆われる構造、すなわち図４（ａ）〜（ｃ）にそれ
ぞれ示されるように、配線４の周囲の対向する２面、３
面、または全面が接地される第２の導電体層６により囲
まれた配線４の線路インピーダンスＺ0 および波長λg
は下式で算出できる。ここで、εr は誘電体の比誘電
率、ｃは光速、ｆは周波数をそれぞれ示す。
３、５の厚さｂ、配線４の厚さｔおよび幅ｗの設定につ
いて図４を参照しながら説明をする。本発明のように、
第１の導電体層２上に誘電体を介して配線４が設けら
れ、その配線の周囲の少なくとも一部が第２の導電体層
６で覆われる構造、すなわち図４（ａ）〜（ｃ）にそれ
ぞれ示されるように、配線４の周囲の対向する２面、３
面、または全面が接地される第２の導電体層６により囲
まれた配線４の線路インピーダンスＺ0 および波長λg
は下式で算出できる。ここで、εr は誘電体の比誘電
率、ｃは光速、ｆは周波数をそれぞれ示す。
【００３０】
【数１】
【００３１】配線パターンのインピーダンスに５０Ωを
採用すると、ポリイミド樹脂の比誘電率は４.７である
ため、前述の各寸法を、たとえばｗ＝８μｍ、ｔ＝１μ
ｍ、ｂ＝１０μｍとすることができる。また、図２に示
されるように、回路素子７と配線４とのインピーダンス
整合をするための整合回路１０は、回路素子７側のイン
ピーダンスをＺa 、配線４のインピーダンスをＺ0 とし
たとき、長さλg ／４のパターンが挿入されており、そ
の挿入部分のインピーダンスＺb は、 Ｚb ＝（Ｚ0 ・Ｚa ）1/2 となるように設定されている。そのため、たとえば９.
４ＧＨｚで素子側のインピーダンスが１５０Ωとする
と、配線のインピーダンスが５０Ωであるため、インピ
ーダンスは８８.６Ωで、長さλg ／４は、 λg ／４＝（３００／９.４）／｛４・（４.７）1/2 ｝
＝３.６８ｍｍ となり、このパターンを挿入すればよいことになる。な
お、インピーダンスが８８.６Ωの配線パターンは、た
とえばｗ＝４.５μｍ、ｔ＝１μｍ、ｂ＝１０μｍとな
る。
採用すると、ポリイミド樹脂の比誘電率は４.７である
ため、前述の各寸法を、たとえばｗ＝８μｍ、ｔ＝１μ
ｍ、ｂ＝１０μｍとすることができる。また、図２に示
されるように、回路素子７と配線４とのインピーダンス
整合をするための整合回路１０は、回路素子７側のイン
ピーダンスをＺa 、配線４のインピーダンスをＺ0 とし
たとき、長さλg ／４のパターンが挿入されており、そ
の挿入部分のインピーダンスＺb は、 Ｚb ＝（Ｚ0 ・Ｚa ）1/2 となるように設定されている。そのため、たとえば９.
４ＧＨｚで素子側のインピーダンスが１５０Ωとする
と、配線のインピーダンスが５０Ωであるため、インピ
ーダンスは８８.６Ωで、長さλg ／４は、 λg ／４＝（３００／９.４）／｛４・（４.７）1/2 ｝
＝３.６８ｍｍ となり、このパターンを挿入すればよいことになる。な
お、インピーダンスが８８.６Ωの配線パターンは、た
とえばｗ＝４.５μｍ、ｔ＝１μｍ、ｂ＝１０μｍとな
る。
【００３２】本発明の配線構造によれば、配線の周囲の
少なくとも対向する２面が接地された導電体層により被
覆されているため、シールド構造になる。そのため、配
線（伝送線路）から輻射される電磁界は配線近傍の空間
内に閉じ込められ、隣接する配線への影響がなくなる。
一方、その配線のインピーダンスや波長は、前述のよう
に、配線の幅、厚さ、誘電体層の厚さなどにより所望の
定数になるように設定される。しかも、この誘電体層や
導電体層は数μｍ程度の非常に薄い層で形成され得るた
め、非常に狭い範囲でシールドされた配線を形成するこ
とができる。その結果、配線間隔を狭くして非常に高密
度化することができる。なお、高速デジタル伝送ＬＳＩ
のバスラインなどの信号伝送用においては、低抵抗で高
密度に形成されることが必要であるが、このような高密
度配線でも、本願発明の構造によれば非常に薄い絶縁層
と接地用の導電体層が設けられるため、高密度化した配
線群においても、相互干渉することのない信頼性の高い
配線構造が得られる。
少なくとも対向する２面が接地された導電体層により被
覆されているため、シールド構造になる。そのため、配
線（伝送線路）から輻射される電磁界は配線近傍の空間
内に閉じ込められ、隣接する配線への影響がなくなる。
一方、その配線のインピーダンスや波長は、前述のよう
に、配線の幅、厚さ、誘電体層の厚さなどにより所望の
定数になるように設定される。しかも、この誘電体層や
導電体層は数μｍ程度の非常に薄い層で形成され得るた
め、非常に狭い範囲でシールドされた配線を形成するこ
とができる。その結果、配線間隔を狭くして非常に高密
度化することができる。なお、高速デジタル伝送ＬＳＩ
のバスラインなどの信号伝送用においては、低抵抗で高
密度に形成されることが必要であるが、このような高密
度配線でも、本願発明の構造によれば非常に薄い絶縁層
と接地用の導電体層が設けられるため、高密度化した配
線群においても、相互干渉することのない信頼性の高い
配線構造が得られる。
【００３３】図５は、本発明の他の実施形態の平面説明
図およびそのＢ−Ｂ線断面説明図で、回路素子部分が接
地された導電体層により被覆された例である。
図およびそのＢ−Ｂ線断面説明図で、回路素子部分が接
地された導電体層により被覆された例である。
【００３４】絶縁性基板１１の裏面側全面に金属膜１２
ａが設けられ、表面側の回路素子１７の形成部に第１の
導電体層１２が設けられている。裏面側の金属膜１２ａ
と第１の導電体層１２とは、基板１１に設けられたスル
ーホール１１ａを介して電気的に接続されている。この
第１の導電体層１２上に回路素子１７がマウントされて
いる。そして、回路素子１７が設けられる第１の導電体
層１２の両端側には配線１４が設けられ、その回路素子
１７との接続部は、第１の導電体層１２上に設けられた
第１の誘電体層１３上に形成されている。そして、その
先端部１４ａで整合回路２０を介して回路素子１７とワ
イヤ１８によりボンディングされている。
ａが設けられ、表面側の回路素子１７の形成部に第１の
導電体層１２が設けられている。裏面側の金属膜１２ａ
と第１の導電体層１２とは、基板１１に設けられたスル
ーホール１１ａを介して電気的に接続されている。この
第１の導電体層１２上に回路素子１７がマウントされて
いる。そして、回路素子１７が設けられる第１の導電体
層１２の両端側には配線１４が設けられ、その回路素子
１７との接続部は、第１の導電体層１２上に設けられた
第１の誘電体層１３上に形成されている。そして、その
先端部１４ａで整合回路２０を介して回路素子１７とワ
イヤ１８によりボンディングされている。
【００３５】この例では、配線１４と回路素子１７との
接続部でのインピーダンスを整合するため、図５（ａ）
に示されるように、その先端部に整合回路２０が形成さ
れている。この整合回路２０は、前述の説明と同様に、
λg ／４の長さで、配線のインピーダンスと回路素子と
のインピーダンスにより挿入部分のインピーダンスが定
まり、その値になるように整合回路２０部の配線の幅や
厚さが設定される。この回路素子１７と配線１４との接
続部および配線の先端部１４ａを覆うように第２の誘電
体層１５が設けられ、その表面に第２の導電体層１６が
設けられている。この第２の導電体層１６は、図５
（ａ）の上部側の側部１６ａで第１の導電体層１２と接
触するように形成されている。その結果、回路素子１７
との接続部の配線の先端部１４ａが接地された第１の導
電体層１２と第２の導電体層１６の対向する２面により
囲まれた構造になっている。
接続部でのインピーダンスを整合するため、図５（ａ）
に示されるように、その先端部に整合回路２０が形成さ
れている。この整合回路２０は、前述の説明と同様に、
λg ／４の長さで、配線のインピーダンスと回路素子と
のインピーダンスにより挿入部分のインピーダンスが定
まり、その値になるように整合回路２０部の配線の幅や
厚さが設定される。この回路素子１７と配線１４との接
続部および配線の先端部１４ａを覆うように第２の誘電
体層１５が設けられ、その表面に第２の導電体層１６が
設けられている。この第２の導電体層１６は、図５
（ａ）の上部側の側部１６ａで第１の導電体層１２と接
触するように形成されている。その結果、回路素子１７
との接続部の配線の先端部１４ａが接地された第１の導
電体層１２と第２の導電体層１６の対向する２面により
囲まれた構造になっている。
【００３６】前述の例では、絶縁性基板１１として、ア
ルミナセラミック基板を用い、金属膜１２ａおよび第１
の導電体層１２として、Ｃｒ-Ｃｕ-Ｎｉ合金をスパッタ
リングにより設けた後にＡｕメッキを施したものを用
い、第２の導電体層１６としてＡｌを用い、第１および
第２の誘電体層１３、１５として、ポリイミドを用い
た。これらの厚さなどは、前述と同様に必要な回路定数
により定められる。
ルミナセラミック基板を用い、金属膜１２ａおよび第１
の導電体層１２として、Ｃｒ-Ｃｕ-Ｎｉ合金をスパッタ
リングにより設けた後にＡｕメッキを施したものを用
い、第２の導電体層１６としてＡｌを用い、第１および
第２の誘電体層１３、１５として、ポリイミドを用い
た。これらの厚さなどは、前述と同様に必要な回路定数
により定められる。
【００３７】図６は、本発明のさらに他の実施形態の説
明図で、ＧａＡｓ半導体基板に配線を形成する例の工程
説明図である。
明図で、ＧａＡｓ半導体基板に配線を形成する例の工程
説明図である。
【００３８】まず、図６（ａ）に示されるように、半導
体基板２１の表面に設けられた絶縁膜２１ａ上にスパッ
タリングまたは粉末塗布と焼成、遠心分離堆積法と焼成
などにより、たとえばアルミニウムからなる第１の導電
体層２２を設ける。そして、その上にＣＶＤ法、ゾルゲ
ル法などにより、たとえば酸化シリコンからなる第１の
誘電体層２３を設ける。
体基板２１の表面に設けられた絶縁膜２１ａ上にスパッ
タリングまたは粉末塗布と焼成、遠心分離堆積法と焼成
などにより、たとえばアルミニウムからなる第１の導電
体層２２を設ける。そして、その上にＣＶＤ法、ゾルゲ
ル法などにより、たとえば酸化シリコンからなる第１の
誘電体層２３を設ける。
【００３９】ついで、図６（ｂ）に示されるように、た
とえばアルミニウムからなる金属をスパッタリング法ま
たは蒸着法などにより成膜してパターニングすることに
より配線２４を形成する。なお、配線の幅、厚さ、誘電
体層の厚さなどは、前述のように、所望の回路特性、配
線特性などにより適宜定められる。
とえばアルミニウムからなる金属をスパッタリング法ま
たは蒸着法などにより成膜してパターニングすることに
より配線２４を形成する。なお、配線の幅、厚さ、誘電
体層の厚さなどは、前述のように、所望の回路特性、配
線特性などにより適宜定められる。
【００４０】その後、図６（ｃ）に示されるように、前
述と同様に、酸化シリコンなどをＣＶＤ法などにより成
膜して第２の誘電体層２５を成膜する。その後、配線２
４の周囲を第１および第２の誘電体層２３、２５が被覆
するように周囲に残存させて他の部分をエッチングによ
り除去するパターニングをする。
述と同様に、酸化シリコンなどをＣＶＤ法などにより成
膜して第２の誘電体層２５を成膜する。その後、配線２
４の周囲を第１および第２の誘電体層２３、２５が被覆
するように周囲に残存させて他の部分をエッチングによ
り除去するパターニングをする。
【００４１】ついで、前述の配線４の場合と同様に、ス
パッタリング法などにより、たとえばアルミニウムなど
の金属を成膜し、配線４の周囲に残存するようにエッチ
ングをする。この際、第１の導電体層２２も不要な部分
をエッチングにより除去することにより、図６（ｄ）に
示されるような配線構造を形成することができる。
パッタリング法などにより、たとえばアルミニウムなど
の金属を成膜し、配線４の周囲に残存するようにエッチ
ングをする。この際、第１の導電体層２２も不要な部分
をエッチングにより除去することにより、図６（ｄ）に
示されるような配線構造を形成することができる。
【００４２】前述の例では、ストレートの配線の例であ
ったが、たとえば図７（ａ）に示されるように、横Ｔ分
岐の場合には、配線、第２の誘電体層、および第２の導
電体層のパターニングマスクをＴ分岐の形状にするだけ
で同様に製造することができる。また、図７（ｂ）に示
されるような縦Ｔ分岐の場合には、図７（ｃ）にそのＣ
−Ｃ線断面説明図が示されるように、第１の導電体層２
２を成膜した後に、その第１の導電体層２２およびその
下の絶縁膜２１ａなどをエッチングしてＴ分岐が接続さ
れる下層配線（図示せず）などを露出させる。このエッ
チングはＴ分岐の縦配線２４ａより太く形成する。つい
で、エッチングした部分も含めて全面に誘電体を成膜し
て第１の誘電体層２３を形成し、その第１の誘電体層２
３のＴ分岐の縦配線２４ａの形成部分をエッチングして
下層配線が露出するまでコンタクト孔を形成する。その
後、そのコンタクト孔内に金属材料を埋め込んでＴ分岐
の縦配線２４ａを形成する。この縦配線２４ａの形成
は、前述のスパッタリング法などによってもよく、ま
た、金属粉末を埋め込んで焼結させてもよい。その後、
さらにスパッタリング法などにより金属膜を成膜し、パ
ターニングすることにより、Ｔ分岐の上部配線２４を形
成する。その上の第２の誘電体層２５、第２の導電体層
２６の形成は前述の例と同様に行うことにより形成する
ことができる。このように、ストレートの配線でなくて
も、同様に接地され得る導電体層により被覆される配線
構造を形成することができる。
ったが、たとえば図７（ａ）に示されるように、横Ｔ分
岐の場合には、配線、第２の誘電体層、および第２の導
電体層のパターニングマスクをＴ分岐の形状にするだけ
で同様に製造することができる。また、図７（ｂ）に示
されるような縦Ｔ分岐の場合には、図７（ｃ）にそのＣ
−Ｃ線断面説明図が示されるように、第１の導電体層２
２を成膜した後に、その第１の導電体層２２およびその
下の絶縁膜２１ａなどをエッチングしてＴ分岐が接続さ
れる下層配線（図示せず）などを露出させる。このエッ
チングはＴ分岐の縦配線２４ａより太く形成する。つい
で、エッチングした部分も含めて全面に誘電体を成膜し
て第１の誘電体層２３を形成し、その第１の誘電体層２
３のＴ分岐の縦配線２４ａの形成部分をエッチングして
下層配線が露出するまでコンタクト孔を形成する。その
後、そのコンタクト孔内に金属材料を埋め込んでＴ分岐
の縦配線２４ａを形成する。この縦配線２４ａの形成
は、前述のスパッタリング法などによってもよく、ま
た、金属粉末を埋め込んで焼結させてもよい。その後、
さらにスパッタリング法などにより金属膜を成膜し、パ
ターニングすることにより、Ｔ分岐の上部配線２４を形
成する。その上の第２の誘電体層２５、第２の導電体層
２６の形成は前述の例と同様に行うことにより形成する
ことができる。このように、ストレートの配線でなくて
も、同様に接地され得る導電体層により被覆される配線
構造を形成することができる。
【００４３】また、前述の例では、ＧａＡｓ半導体基板
に配線を形成する例であったが、このようなＧａＡｓ基
板には、高周波用の高速回路素子を形成することができ
るため、回路素子と伝送線路とを一体化したモノリシッ
クマイクロ波ＩＣ（ＭＭＩＣ）を形成することができ
る。しかし、シリコン基板に形成される高速デジタル伝
送線路や、高密度配線のバスラインなどにも同様に本発
明の配線構造を形成することができ、配線間の電磁界結
合をなくすることができる。その結果、なお一層細くて
高密度配線を形成することができ、さらなる高周波化が
可能となる。
に配線を形成する例であったが、このようなＧａＡｓ基
板には、高周波用の高速回路素子を形成することができ
るため、回路素子と伝送線路とを一体化したモノリシッ
クマイクロ波ＩＣ（ＭＭＩＣ）を形成することができ
る。しかし、シリコン基板に形成される高速デジタル伝
送線路や、高密度配線のバスラインなどにも同様に本発
明の配線構造を形成することができ、配線間の電磁界結
合をなくすることができる。その結果、なお一層細くて
高密度配線を形成することができ、さらなる高周波化が
可能となる。
【００４４】
【発明の効果】本発明によれば、非常に狭い間隙にも配
線の少なくとも対向する２面に接地された導電体層が設
けられるため、近接した配線間においても、配線相互の
電磁界結合を抑制することができる。その結果、マイク
ロ波帯の伝送線回路や、高周波化されている信号伝送線
などの相互作用による特性変化や伝送信号の混同、誤信
号化を防止することができ、さらなる高密度細線化が可
能となる。その結果、伝送信号の高周波化が可能とな
り、ＭＯＳＩＣのバスラインに適用することにより、５
０ＧＨｚ程度の動作も可能になる。
線の少なくとも対向する２面に接地された導電体層が設
けられるため、近接した配線間においても、配線相互の
電磁界結合を抑制することができる。その結果、マイク
ロ波帯の伝送線回路や、高周波化されている信号伝送線
などの相互作用による特性変化や伝送信号の混同、誤信
号化を防止することができ、さらなる高密度細線化が可
能となる。その結果、伝送信号の高周波化が可能とな
り、ＭＯＳＩＣのバスラインに適用することにより、５
０ＧＨｚ程度の動作も可能になる。
【００４５】さらに、細線化による電気抵抗の問題は、
たとえば配線に超伝導材料を使用することにより、スタ
ーリングエンジン冷凍機などを用いてＩＣチップ全体を
冷却することにより解決することができ、非常に細密化
した、高周波に対応することができる伝送線路（配線）
を配線間で相互作用を生じさせないで得ることができ
る。
たとえば配線に超伝導材料を使用することにより、スタ
ーリングエンジン冷凍機などを用いてＩＣチップ全体を
冷却することにより解決することができ、非常に細密化
した、高周波に対応することができる伝送線路（配線）
を配線間で相互作用を生じさせないで得ることができ
る。
【図１】本発明の配線構造の一実施形態の断面説明図で
ある。
ある。
【図２】図１の例の配線と回路素子との接続部に設けら
れる整合回路の一例の説明図である。
れる整合回路の一例の説明図である。
【図３】図１の例の製造工程を示す工程断面説明図であ
る。
る。
【図４】本発明の構造のマイクロ波帯における配線のイ
ンピーダンスの設計例の説明図である。
ンピーダンスの設計例の説明図である。
【図５】本発明の配線構造の他の実施形態の説明図であ
る。
る。
【図６】本発明の配線構造の他の製法の説明図である。
【図７】本発明の配線構造のＴ分岐構造の製法の説明図
である。
である。
【図８】従来の配線構造の説明図である。
【符号の説明】 １ 基板 ２ 第１の導電体層 ３ 第１の誘電体層 ４ 配線 ５ 第２の誘電体層 ６ 第２の導電体層 ７ 回路素子
Claims (7)
- 【請求項１】 少なくとも基板の表面が第１の導電体層
とされ、該第１の導電体層上に第１の誘電体層が設けら
れ、該第１の誘電体層上に配線が形成され、該配線を覆
って第２の誘電体層が設けられ、該第２の誘電体層の前
記配線の周囲の少なくとも一部の表面に前記第１の導電
体層と電気的に接続され得る第２の導電体層が設けられ
てなる配線構造。 - 【請求項２】 前記配線に回路素子が接続され、該回路
素子も前記第２の誘電体層により被覆され、該第２の誘
電体層の前記電気素子の周囲の少なくとも一部に前記第
１の導電体層と電気的に接続され得る第２の導電体層が
設けられてなる請求項１記載の配線構造。 - 【請求項３】 前記配線の前記回路素子との接続部に整
合回路が設けられてなる請求項２記載の配線構造。 - 【請求項４】 前記基板が半導体層からなり、該半導体
層に回路素子が形成され、該回路素子が前記配線と接続
されてなる請求項１記載の配線構造。 - 【請求項５】 前記配線の少なくとも一部が超伝導材料
で形成されてなる請求項１、２、３または４記載の配線
構造。 - 【請求項６】 基板上の第１の導電体層上に第１の誘電
体層を成膜し、該第１の誘電体層上に金属膜を成膜して
からパターニングすることにより配線を形成し、該配線
上に第２の誘電体層を成膜し、前記配線の周囲を被覆す
るように前記第２の誘電体層をパターニングし、該パタ
ーニングされた第２の誘電体層の前記配線を被覆する部
分の表面に第２の導電体層を成膜する配線の製法。 - 【請求項７】 前記基板に半導体基板を用い、該半導体
基板に回路素子を集積化し、該半導体基板上に形成する
バスラインを前記配線として形成する請求項６記載の配
線の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17406198A JP3908860B2 (ja) | 1998-06-05 | 1998-06-05 | 配線構造およびその配線の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17406198A JP3908860B2 (ja) | 1998-06-05 | 1998-06-05 | 配線構造およびその配線の製法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11354711A true JPH11354711A (ja) | 1999-12-24 |
| JP3908860B2 JP3908860B2 (ja) | 2007-04-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17406198A Expired - Fee Related JP3908860B2 (ja) | 1998-06-05 | 1998-06-05 | 配線構造およびその配線の製法 |
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|---|---|
| JP (1) | JP3908860B2 (ja) |
-
1998
- 1998-06-05 JP JP17406198A patent/JP3908860B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3908860B2 (ja) | 2007-04-25 |
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