WO2022260141A1 - 受動素子及び電子装置 - Google Patents

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WO2022260141A1
WO2022260141A1 PCT/JP2022/023341 JP2022023341W WO2022260141A1 WO 2022260141 A1 WO2022260141 A1 WO 2022260141A1 JP 2022023341 W JP2022023341 W JP 2022023341W WO 2022260141 A1 WO2022260141 A1 WO 2022260141A1
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semiconductor substrate
region
metal pad
main surface
conductive film
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PCT/JP2022/023341
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English (en)
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賢人 川崎
拓磨 森
Original Assignee
住友電工デバイス・イノベーション株式会社
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    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire

Definitions

  • the present disclosure relates to passive elements and electronic devices.
  • This application claims priority based on Japanese application No. 2021-098158 filed on June 11, 2021, and incorporates all the descriptions described in the Japanese application.
  • Patent Document 1 discloses the configuration of a semiconductor device and its package.
  • the semiconductor device includes a semiconductor chip and a circuit board.
  • a semiconductor chip and a circuit board are housed in a package.
  • the circuit board is made of ceramic or the like.
  • On the circuit board there are a circuit for distributing and combining power, a circuit for matching input/output impedance of transistors, and a surface wiring interconnecting the circuit for distributing and combining power and the circuit for matching input/output impedance. formed.
  • the package has input leads and input wiring pads.
  • the circuit board is connected to input wiring pads by bonding wires.
  • the circuit board is connected to the semiconductor chip by another bonding wire.
  • passive elements such as capacitors are sometimes used in electronic devices such as amplifiers.
  • a capacitor is used to match the input impedance and output impedance of semiconductor elements built in the electronic device.
  • a member having a ceramic substrate and a metal pad provided on the ceramic substrate is arranged on a conductive base, whereby the metal pad and the Capacitance can be obtained with the base.
  • the base is set at a constant potential, for example, a common ground potential with the semiconductor element, and the metal pad is connected to the signal input terminal or signal output terminal of the semiconductor element by a wire or the like.
  • a silicon oxide film formed on a silicon substrate and having metal pads thereon is called a MOS capacitor.
  • a capacitor having an insulating film on a semiconductor substrate and metal pads thereon is used in a high-frequency electronic device, the following problems arise.
  • a signal propagates through the metal pad, a return current flows through the conductive base that mounts this capacitor.
  • the signal frequency is relatively low, this return current mainly flows inside the base and hardly flows through the semiconductor substrate.
  • the signal frequency is relatively high, for example, 100 MHz or higher, the return current mainly flows near the upper surface of the semiconductor substrate due to the so-called skin effect. In this case, the return current is affected by the electrical resistance of the semiconductor substrate, and the high frequency signal is attenuated.
  • An object of the present disclosure is to suppress attenuation of high-frequency signals in a passive element having an insulating film on a semiconductor substrate and a metal pad on the insulating film.
  • a first passive device includes a semiconductor substrate, a first insulating film, a first metal pad, a first conductor, and a first conductive film.
  • the semiconductor substrate has p-type or n-type conductivity and has a main surface and a back surface.
  • the first insulating film is provided on the first region on the main surface of the semiconductor substrate.
  • the first metal pad is a metal pad provided on the first insulating film.
  • a first conductor extends in a first direction from the first metal pad.
  • the first conductive film is provided on a second region adjacent to the first region in the first direction on the main surface of the semiconductor substrate.
  • the first conductive film is ohmic-connected to the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • a second passive device includes a semiconductor substrate, a conductive film, a first insulating film, a first metal pad, and a first conductor.
  • the semiconductor substrate has p-type or n-type conductivity and has a main surface and a back surface.
  • the conductive film is provided on the main surface of the semiconductor substrate over a region including a first region and a second region adjacent to the first region in the first direction.
  • the conductive film is in ohmic contact with the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • the first insulating film is provided on the first region and on the conductive film.
  • the first metal pad is a metal pad provided on the first insulating film.
  • a first conductor extends in a first direction from the first metal pad.
  • An electronic device includes a housing, a semiconductor element, a passive element, a second conductor, and a third conductor.
  • the housing has signal terminals and a conductive base.
  • the semiconductor element has a signal electrode and a ground electrode conductively joined to the base, and is mounted on the base.
  • the passive element includes a semiconductor substrate, a first insulating film, a first metal pad, a first conductor, a first conductive film, a second insulating film, a second metal pad, have A semiconductor substrate is mounted on the base, has a conductivity type of p-type or n-type, and has a main surface and a back surface.
  • the first insulating film is provided on the first region on the main surface of the semiconductor substrate.
  • a first metal pad is provided on the first insulating film.
  • a first conductor connects to the first metal pad and extends in a first direction from the first metal pad.
  • the first conductive film is provided on the second region. The second region is adjacent to the first region in the first direction on the main surface of the semiconductor substrate and located under the first conductor.
  • the first conductive film is ohmic-connected to the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • the second insulating film is provided on a third region adjacent to the second region in the first direction.
  • a second metal pad is connected to the first conductor and provided on the second insulating film.
  • a second conductor electrically connects the first metal pad of the passive element and the signal terminal.
  • the third conductor electrically connects the second metal pad of the passive element and the signal electrode of the semiconductor element.
  • Attenuation of high frequency signals can be suppressed in a passive element having an insulating film on a semiconductor substrate and a metal pad on the insulating film.
  • FIG. 1 is a cross-sectional view showing the structure of the capacitor according to the first embodiment.
  • FIG. 2 is a plan view of the capacitor according to the first embodiment.
  • FIG. 3 is a schematic diagram showing a configuration example of a conductive film when the semiconductor substrate is a silicon substrate.
  • FIG. 4 is a schematic diagram showing a configuration example of a conductive film when the semiconductor substrate is a silicon substrate.
  • FIG. 5 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 6 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 7 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 8 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 1 is a cross-sectional view showing the structure of the capacitor according to the first embodiment.
  • FIG. 2 is a plan view of the capacitor according to the first embodiment.
  • FIG. 3 is
  • FIG. 9 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 10 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 11 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 12 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • 13A and 13B are cross-sectional views showing steps in a method of manufacturing a capacitor.
  • FIG. 14 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 15 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 16 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 17 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 18 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 19 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 20 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 21 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 22 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 23 is a cross-sectional view showing steps in a method of manufacturing a capacitor.
  • FIG. 24 is a cross-sectional view showing the structure of a ceramic capacitor.
  • FIG. 25 is a cross-sectional view showing a capacitor having an insulating film on a semiconductor substrate.
  • FIG. 26 is a diagram showing paths of return currents.
  • FIG. 27 is a graph showing the relationship between skin depth and signal frequency when the semiconductor substrate is made of silicon.
  • FIG. 28 is a diagram showing an example in which two capacitors having the configuration shown in FIG. 25 are arranged.
  • FIG. 29 shows a configuration in which the thickness of the insulating film is reduced and the width of the semiconductor substrate is reduced.
  • FIG. 30 shows a configuration in which two capacitors have a common semiconductor substrate.
  • FIG. 31 is a diagram showing paths of return currents in the capacitor of the first embodiment.
  • FIG. 32 is a graph showing S21 transmission characteristics of an RF amplifier.
  • FIG. 33 is a cross-sectional view showing the structure of a capacitor according to the first modified example.
  • FIG. 34 is a plan view of a capacitor according to the first modified example.
  • FIG. 35 is a plan view showing a capacitor according to the second modification.
  • FIG. 36 is a plan view showing a state in which wires are connected to the metal pads of the capacitor according to the second modification.
  • FIG. 37 is a plan view showing a mode in which wires are connected to the metal pads of the capacitor according to the second modification.
  • FIG. 38 is a cross-sectional view showing the structure of a capacitor according to a third modified example.
  • FIG. 39 is a plan view of a capacitor according to a third modification.
  • FIG. 40 is a plan view showing the configuration of the electronic device according to the second embodiment. 41 is a view showing a cross section along line XXXI-XXXI in FIG. 40.
  • FIG. FIG. 42 is a plan view showing the configuration of the electronic device according to the third
  • a first passive device comprises a semiconductor substrate, a first insulating film, a first metal pad, a first conductor, and a first conductive film.
  • the semiconductor substrate has p-type or n-type conductivity and has a main surface and a back surface.
  • the first insulating film is provided on the first region on the main surface of the semiconductor substrate.
  • the first metal pad is a metal pad provided on the first insulating film.
  • a first conductor extends in a first direction from the first metal pad.
  • the first conductive film is provided on a second region adjacent to the first region in the first direction on the main surface of the semiconductor substrate.
  • the first conductive film is ohmic-connected to the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • this first passive element When this first passive element is mounted on a conductive base, the semiconductor substrate is electrically connected to the base and is at the same potential as the base, thereby creating a capacitance between the semiconductor substrate and the first metal pad. is obtained.
  • This capacitance depends on the area of the first metal pad and the distance from the first metal pad to the semiconductor substrate, typically the thickness of the first insulating film. Therefore, when the first metal pad is connected to the signal terminal of the semiconductor element by the bonding wire, by appropriately determining the area of the first metal pad and the distance from the first metal pad to the semiconductor substrate, The input impedance or output impedance at the signal terminals can be matched.
  • the so-called skin effect causes the return current to flow mainly near the upper surface, ie, the main surface of the semiconductor substrate.
  • the return current is affected by the electrical resistance of the semiconductor substrate, and the high-frequency signal is attenuated.
  • it is effective to minimize the width of the semiconductor substrate in the traveling direction of the return current, in other words, to shorten the path of the return current in the semiconductor substrate as much as possible.
  • the width of the semiconductor substrate is reduced, cracks are more likely to occur in the semiconductor substrate, and rotational misalignment is more likely to occur during assembly of the electronic device, making it difficult to handle the passive elements.
  • a first conductive film is provided on the main surface of the semiconductor substrate in addition to the first insulating film and the first metal pad for obtaining capacitance.
  • the first conductive film is provided in parallel with the first insulating film and the first metal pad, and is ohmic-connected to the main surface of the semiconductor substrate.
  • a high-frequency return current mainly flows in the vicinity of the main surface of the semiconductor substrate in the first region, but in the second region mainly flows in the first conductive film that is ohmic-connected to the main surface of the semiconductor substrate.
  • the return current path in the semiconductor substrate can be shortened while ensuring a sufficient width of the semiconductor substrate. Therefore, according to the first passive element, attenuation of high frequency signals can be suppressed.
  • the first passive element includes a second insulating film provided on a third region aligned with the second region on the main surface of the semiconductor substrate, and a second metal pad provided on the second insulating film. and may further comprise: The second region may be located between the first region and the third region. In this case, by connecting the first metal pad and the second metal pad with a wire, a matching circuit having two stages of capacitor portions and inductance therebetween can be realized by a single capacitor element.
  • the first metal pad may have a first projection projecting toward the second metal pad.
  • the first conductive film may have a first concave portion surrounding the first convex portion from three sides. In this case, it becomes possible to bond one end of the wire connecting the first metal pad and the second metal pad to the first protrusion, thereby expanding the adjustable range of the length of the wire.
  • the width of the first region in the traveling direction of the current can be kept narrow in the other portions of the first region excluding the portion immediately below the first projection. Thereby, the width of the second region, that is, the width of the first conductive film can be kept wide. Therefore, it is possible to effectively reduce the attenuation of high-frequency signals while increasing the degree of freedom for the length of the wire, that is, the size of the inductance.
  • the second metal pad may have a second protrusion that protrudes toward the first protrusion.
  • the first conductive film may further have a second recess surrounding the second protrusion from three sides.
  • the other end of the wire connecting the first metal pad and the second metal pad can be bonded to the second projection, further expanding the adjustable range of wire length.
  • the width of the third region in the traveling direction of the current can be kept narrow in the other portions of the third region excluding the part immediately below the second protrusion.
  • the width of the second region that is, the width of the first conductive film can be kept wide. Therefore, it is possible to effectively reduce the attenuation of high-frequency signals while increasing the degree of freedom in determining the length of the wire, that is, the magnitude of the inductance.
  • the first passive element may further comprise a second conductive film, a third insulating film and a third metal pad.
  • the second conductive film is provided on the fourth region on the main surface of the semiconductor substrate.
  • the second conductive film is ohmic-connected to the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • the third insulating film is provided on the fifth region on the main surface of the semiconductor substrate.
  • a third metal pad is a metal pad provided on the third insulating film.
  • the first area, the second area, the third area, the fourth area, and the fifth area may be arranged in this order along the first direction. In this case, by connecting the first metal pad and the second metal pad with a wire, and connecting the second metal pad and the third metal pad with another wire, the three stages of capacitor portions and their A matching circuit with an inductance between can be realized with a single capacitor element.
  • the width of the first conductive film in the first direction may be greater than the width of the first metal pad in the same direction. In this manner, by reducing the width of the first metal pad and increasing the width of the first conductive film, the portion of the return current path within the semiconductor substrate is shortened, and the portion within the first conductive film is shortened. parts can be lengthened. Therefore, attenuation of high-frequency signals can be effectively reduced while ensuring a sufficient width of the semiconductor substrate.
  • the first conductive film may be made of metal. In this case, it is possible to easily form the first conductive film having an electrical resistivity lower than that of the semiconductor substrate.
  • the semiconductor substrate may be a silicon substrate, and the first conductive film may include a Ti film in contact with the silicon substrate and an Au film provided on the Ti film.
  • the semiconductor substrate and the first conductive film can be firmly bonded, and the reliability of the passive element can be improved.
  • the semiconductor substrate may be a gallium arsenide (GaAs) substrate.
  • a second passive element includes a semiconductor substrate, a conductive film, a first insulating film, a first metal pad, and a first conductor.
  • the semiconductor substrate has p-type or n-type conductivity and has a main surface and a back surface.
  • the conductive film is provided on the main surface of the semiconductor substrate over a region including a first region and a second region adjacent to the first region in the first direction.
  • the conductive film is in ohmic contact with the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • the first insulating film is provided on the first region and on the conductive film.
  • the first metal pad is a metal pad provided on the first insulating film.
  • a first conductor extends in a first direction from the first metal pad.
  • the conductive film is electrically connected to the base through the semiconductor substrate and becomes the same potential as the base, so that the conductive film and the first metal pad A capacitance is obtained between This capacitance depends on the area of the first metal pad and the distance from the first metal pad to the conductive film, typically the thickness of the first insulating film. Therefore, when the first metal pad is connected to the signal terminal of the semiconductor element by the bonding wire, by appropriately determining the area of the first metal pad and the distance from the first metal pad to the conductive film, The input impedance or output impedance at the signal terminals can be matched.
  • the conductive film in contact with the main surface of the semiconductor substrate extends from the first region provided with the first insulating film for obtaining capacitance and the first metal pad to the second region. is provided. Therefore, the high-frequency return current mainly flows through the conductive film in both the first region and the second region. Thereby, the return current path in the semiconductor substrate can be shortened while ensuring a sufficient width of the semiconductor substrate. Therefore, according to the second passive element, attenuation of high frequency signals can be suppressed.
  • the second passive element includes: a second insulating film provided on a conductive film and on a third region adjacent to the second region in the first direction on the main surface of the semiconductor substrate; and a second metal pad provided on the membrane.
  • the second region may be located between the first region and the third region.
  • the first passive element and the second passive element may further include a backside metal film provided on the backside of the semiconductor substrate and in contact with the semiconductor substrate.
  • the back metal film and the base can be easily and firmly bonded using a conductive paste or the like.
  • the electrical resistivity of the semiconductor substrate may be 1.0 ⁇ 10 ⁇ 4 ⁇ cm or more and 1 ⁇ cm or less.
  • the above first passive element and second passive element are particularly effective when using a semiconductor substrate having such electrical resistivity.
  • the first metal pad extends along a second direction that intersects the first direction, and the length of the first metal pad in the second direction is greater than the width of the first metal pad in the first direction. It can be big.
  • the first metal pad has a planar shape elongated in the first direction, that is, in the second direction intersecting with the traveling direction of the current. It can be used in power electronic devices.
  • the length of the first metal pad in the second direction may be ten times or more the width of the first metal pad in the first direction.
  • a first electronic device includes a housing, a semiconductor element, and any one of the passive elements described above.
  • the housing has signal terminals and a conductive base.
  • the semiconductor element has a signal electrode and a ground electrode conductively joined to the base, and is mounted on the base.
  • a passive component is mounted on the base.
  • a first metal pad of the passive element is electrically connected to the signal terminal by the first wire and electrically connected to the signal electrode of the semiconductor element by the second wire.
  • a semiconductor substrate of the passive device is conductively bonded to the base. According to this electronic device, attenuation of a high-frequency signal can be suppressed by including any of the passive elements described above.
  • a second electronic device includes a housing, a semiconductor element, a passive element, a second conductor, and a third conductor.
  • the housing has signal terminals and a conductive base.
  • the semiconductor element has a signal electrode and a ground electrode conductively joined to the base, and is mounted on the base.
  • the passive element includes a semiconductor substrate, a first insulating film, a first metal pad, a first conductor, a first conductive film, a second insulating film, a second metal pad, have A semiconductor substrate is mounted on the base, has a conductivity type of p-type or n-type, and has a main surface and a back surface.
  • the first insulating film is provided on the first region on the main surface of the semiconductor substrate.
  • a first metal pad is provided on the first insulating film.
  • a first conductor connects to the first metal pad and extends in a first direction from the first metal pad.
  • the first conductive film is provided on the second region. The second region is adjacent to the first region in the first direction on the main surface of the semiconductor substrate and located under the first conductor.
  • the first conductive film is ohmic-connected to the main surface of the semiconductor substrate and has electrical resistivity lower than that of the semiconductor substrate.
  • the second insulating film is provided on a third region adjacent to the second region in the first direction.
  • a second metal pad is connected to the first conductor and provided on the second insulating film.
  • a second conductor electrically connects the first metal pad of the passive element and the signal terminal.
  • the third conductor electrically connects the second metal pad of the passive element and the signal electrode of the semiconductor element.
  • FIG. 1 is a cross-sectional view showing the structure of a capacitor 1 as a passive element according to the first embodiment.
  • FIG. 2 is a plan view of the capacitor 1.
  • FIG. Capacitor 1 is used to match one or both of the input impedance and output impedance of a semiconductor device in an electronic device such as an amplifier device.
  • the capacitor 1 is mounted on a conductive base 60 provided by the electronic device.
  • the capacitor 1 includes a semiconductor substrate 10, a conductive film 21 (first conductive film), an insulating film 31 (first insulating film), an insulating film 32 (second insulating film), a metal pad 41 (first metal pad ), a metal pad 42 (second metal pad), and a back metal film 51 .
  • the base 60 is made of metal, for example, and mainly contains copper (Cu) in one example.
  • Base 60 has a flat mounting surface 61 .
  • the base 60 is larger than the capacitor 1 in plan view (in other words, viewed from the normal direction of the mounting surface 61).
  • the semiconductor substrate 10 is a substantially rectangular parallelepiped member.
  • the semiconductor substrate 10 has p-type or n-type conductivity.
  • semiconductor substrate 10 is a p-type or n-type silicon (Si) substrate.
  • semiconductor substrate 10 may be a p-type or n-type GaAs substrate.
  • the electrical resistivity of the semiconductor substrate 10 is, for example, 1.0 ⁇ 10 ⁇ 4 ⁇ cm or more and 1 ⁇ cm or less.
  • the semiconductor substrate 10 is a silicon substrate, such electrical resistivity can be achieved by setting the n-type or p-type impurity concentration to, for example, 10 15 cm ⁇ 3 or more and 10 21 cm ⁇ 3 or less.
  • the semiconductor substrate 10 has a main surface 11, a back surface 12 facing away from the main surface 11, and a pair of side surfaces 13 and 14.
  • the normal direction of the main surface 11 coincides with the normal direction of the mounting surface 61 and the thickness direction of the semiconductor substrate 10 .
  • Back surface 12 is parallel to main surface 11 .
  • the pair of side surfaces 13 and 14 face each other in a direction D ⁇ b>1 (first direction) along the mounting surface 61 .
  • a pair of side surfaces 13 and 14 are parallel to each other and perpendicular to the main surface 11 and the back surface 12 .
  • the thickness Ta of the semiconductor substrate 10 is, for example, 50 ⁇ m or more and 500 ⁇ m or less, and is 200 ⁇ m in one embodiment.
  • the width Wa of the semiconductor substrate 10 in the direction D1 is, for example, 400 ⁇ m or more and 2500 ⁇ m or less, and is 1500 ⁇ m in one embodiment.
  • the height-to-width ratio (Ta/Wa) of the semiconductor substrate 10 is, for example, 0.02 or more and 1.25 or less, and is 0.13 in one embodiment.
  • a length La of the semiconductor substrate 10 in a direction D2 (second direction) orthogonal to the direction D1 along the mounting surface 61 is, for example, 1000 ⁇ m or more and 8000 ⁇ m or less, and is 6200 ⁇ m in one embodiment.
  • the width-to-length ratio (Wa/La) of the semiconductor substrate 10 is, for example, 0.05 or more and 2.5 or less, and is 0.24 in one embodiment.
  • the length La of the semiconductor substrate 10 is greater than the width Wa of the semiconductor substrate
  • the main surface 11 includes a first region 111, a second region 112 and a third region 113.
  • the first region 111, the second region 112, and the third region 113 are spaced apart from each other and arranged side by side in this order in the direction D1. That is, the second region 112 is positioned between the first region 111 and the third region 113 in the direction D1.
  • the second region 112 is adjacent to the first region 111 in the direction D1.
  • the third region 113 is adjacent to the second region 112 in the direction D1.
  • the first region 111 is provided along the side surface 13 of the semiconductor substrate 10 .
  • a third region 113 is provided along the side surface 14 of the semiconductor substrate 10 .
  • Insulating film 31 is provided on first region 111 of main surface 11 .
  • Insulating film 32 is provided on third region 113 of main surface 11 .
  • the insulating films 31 and 32 are, for example, inorganic insulating films, and one example is a silicon oxide film (SiO 2 film).
  • the silicon oxide film may be a film formed by oxidizing the surface of the silicon substrate.
  • the thickness Tb of the insulating films 31 and 32 is, for example, 0.1 ⁇ m or more and 5 ⁇ m or less, and is 1 ⁇ m in one embodiment.
  • the insulating film 31 is provided along the side surface 13 of the semiconductor substrate 10 .
  • the insulating film 32 is provided along the side surface 14 of the semiconductor substrate 10 .
  • the metal pads 41 and 42 are metal pads for wire bonding.
  • the metal pad 41 is provided on the insulating film 31 and provided along the side surface 13 of the semiconductor substrate 10 . That is, the insulating film 31 is interposed between the metal pad 41 and the semiconductor substrate 10 .
  • the metal pad 42 is provided on the insulating film 32 and provided along the side surface 14 of the semiconductor substrate 10 . That is, the insulating film 32 is interposed between the metal pad 42 and the semiconductor substrate 10 .
  • the metal pads 41 and 42 are made of metal materials such as Au, Pt and Ti.
  • a conductive wire 71 (first conductor) is bonded to the top surface of the metal pad 41 and the other end of the wire 71 is bonded to the top surface of the metal pad 42 .
  • Wire 71 extends from metal pad 41 along direction D1. Thereby, the metal pads 41 and 42 are electrically connected to each other by the wires 71 .
  • the length of the wire 71 is, for example, 200 ⁇ m or more and 2000 ⁇ m or less, and in one embodiment is 1600 ⁇ m.
  • One end of another conductive wire 72 (third conductor) is bonded to the metal pad 41 .
  • the other end of the wire 72 is bonded to, for example, a signal electrode of a semiconductor element (not shown), that is, a signal input terminal or a signal output terminal.
  • the metal pad 41 is electrically connected to the signal input terminal or signal output terminal of the semiconductor element by the wire 72 .
  • One end of another conductive wire 73 (second conductor) is bonded to the metal pad 42 .
  • the other end of the wire 73 is bonded to, for example, a signal input terminal or a signal output terminal of a housing (not shown).
  • the metal pad 42 is electrically connected to the signal input terminal or signal output terminal of the housing by the wire 73 .
  • the metal pads 41, 42 extend along the direction D2. Length Lc of metal pads 41 and 42 in direction D2 is greater than width Wc of metal pads 41 and 42 in direction D1.
  • the length Lc of the metal pads 41 and 42 may be ten times or more the width Wc of the metal pads 41 and 42, or may be thirty times or more the width Wc.
  • the length Lc of the metal pads 41 and 42 may be the same as the length La of the semiconductor substrate 10, or may be shorter than the length La.
  • the thickness Tc of the metal pads 41 and 42 is, for example, 0.5 ⁇ m or more and 10 ⁇ m or less, and is 5 ⁇ m in one embodiment.
  • a width Wc of the metal pads 41 and 42 in the direction D1 is, for example, 100 ⁇ m or more and 1000 ⁇ m or less, and is 200 ⁇ m in one embodiment.
  • a ratio (Wc/Wa) of the width Wc of each of the metal pads 41 and 42 to the width Wa of the semiconductor substrate 10 is, for example, 0.05 or more and 0.66 or less, and is 0.13 in one embodiment.
  • the length Lc of the metal pads 41 and 42 is, for example, 1000 ⁇ m or more and 8000 ⁇ m or less, and in one embodiment is 6000 ⁇ m.
  • the width-to-length ratio (Wc/Lc) of the metal pads 41 and 42 is, for example, 0.01 or more and 0.5 or less, and is 0.033 in one embodiment.
  • the conductive film 21 is provided on the second region 112 of the main surface 11 and has ohmic contact with the main surface 11 .
  • the conductive film 21 has electrical resistivity lower than that of the semiconductor substrate 10 .
  • the conductive film 21 is made of metal, for example.
  • the conductive film 21 is arranged between the metal pads 41 and 42 in the direction D1. A gap is provided between the conductive film 21 and the metal pad 41, and the conductive film 21 and the metal pad 41 are insulated from each other. A gap is provided between the conductive film 21 and the metal pad 42, and the conductive film 21 and the metal pad 42 are insulated from each other.
  • Conductive film 21A shown in FIG. 3 includes Ti film 211 in contact with the silicon substrate, and Au film 212 provided on Ti film 211 .
  • the conductive film 21B shown in FIG. 4 further includes a Pt film 213 provided between the Ti film 211 and the Au film 212 in addition to the Ti film 211 and the Au film 212 .
  • the thickness Td of the conductive film 21 is, for example, 0.5 ⁇ m or more and 10 ⁇ m or less, and is 5 ⁇ m in one embodiment.
  • a width Wd of the conductive film 21 in the direction D1 is, for example, 200 ⁇ m or more and 2000 ⁇ m or less, and is 1000 ⁇ m in one embodiment.
  • the length Ld of the conductive film 21 in the direction D2 is, for example, 200 ⁇ m or more and 2000 ⁇ m or less, and is 6000 ⁇ m in one embodiment.
  • the length Ld of the conductive film 21 is equal to the length Lc of the metal pads 41 and 42 in the illustrated example, the length Ld of the conductive film 21 may be longer than the length Lc of the metal pads 41 and 42 . In other words, one end of the conductive film 21 may protrude from the imaginary line connecting one end of the metal pad 41 and one end of the metal pad 42 .
  • the width-to-length ratio (Wd/Ld) of the conductive film 21 is, for example, 0.025 or more and 2.3 or less, and is 0.17 in one embodiment.
  • the length Ld of the conductive film 21 is greater than the width Wd of the conductive film 21 .
  • Width Wd of conductive film 21 is greater than width Wc of metal pads 41 and 42 .
  • a ratio (Wc/Wd) between the width Wc of the metal pads 41 and 42 and the width Wd of the conductive film 21 is, for example, 0.01 or more and 1.0 or less, and is 0.20 in one embodiment.
  • a gap Ga between the conductive film 21 and the metal pads 41 and 42 is, for example, 5 ⁇ m or more and 200 ⁇ m or less, and is 50 ⁇ m in one embodiment.
  • a gap is also provided between the conductive film 21 and the insulating films 31 and 32, and the main surface 11 of the semiconductor substrate 10 is exposed from these gaps.
  • Conductive film 21 may be in contact with insulating films 31 and 32, in which case main surface 11 of semiconductor substrate 10 is not exposed.
  • the back surface metal film 51 is a metal film provided on the entire surface of the back surface 12 of the semiconductor substrate 10 .
  • the back metal film 51 is in contact with the semiconductor substrate 10 .
  • the back metal film 51 is made of a metal material such as Au, Pt, or Ti.
  • the thickness Te of the back metal film 51 is, for example, 0.1 ⁇ m or more and 10 ⁇ m or less, and is 3 ⁇ m in one embodiment.
  • the back metal film 51 is conductively joined to the mounting surface 61 of the base 60 with a conductive paste 74 .
  • the conductive paste 74 is, for example, AuSn paste or Ag paste.
  • the semiconductor substrate 10 When the capacitor 1 is mounted on the conductive base 60, the semiconductor substrate 10 is electrically connected to the base 60 and has the same potential as the base 60. Capacitance is obtained. This capacitance depends on the area of the metal pads 41 and 42 and the distance from the metal pads 41 and 42 to the semiconductor substrate 10, typically the thickness of the insulating films 31 and 32. FIG. Therefore, when the metal pads 41 and 42 are connected to the signal terminals of the semiconductor element by the wires 71 and 72, the input impedance or output impedance at the signal terminals can be matched.
  • 5 to 23 are cross-sectional views showing each step in the method of manufacturing capacitor 1.
  • a silicon substrate is used as the semiconductor substrate 10 .
  • a mask made of an inorganic material is formed on the main surface 11 of the semiconductor substrate 10. As shown in FIG. Although the case where the mask is made of SiN is exemplified below, the mask material is not limited to this.
  • a SiN film 81 is formed all over the main surface 11 of the semiconductor substrate 10 .
  • Chemical vapor deposition (CVD) for example, is used to form the SiN film 81 .
  • a resist 82 is applied all over the SiN film 81 .
  • the resist 82 is of a negative type is exemplified, but the resist 82 may be of a positive type.
  • FIG. 7 a portion of the resist 82 above the second region 112 is exposed to form a photosensitive portion 821 .
  • FIG. 7 a portion of the resist 82 above the second region 112 is exposed to form a photosensitive portion 821 .
  • the portions of the resist 82 other than the exposed portions 821, that is, the portions on the first region 111 and the portions on the third region 113 are removed by development. Then, as shown in FIG. 9, the portion of the SiN film 81 exposed from the resist 82, that is, the portion on the first region 111 and the portion on the third region 113 are removed by etching. After that, as shown in FIG. 10, all resists 82 are stripped and removed. Through the above steps, the SiN mask 83 having openings 831 and 832 on the first region 111 and the third region 113, respectively, is formed. The first region 111 and the third region 113 of the semiconductor substrate 10 are exposed through the openings 831,832.
  • the insulating film 31 is formed on the first region 111 of the semiconductor substrate 10 exposed in the opening 831 of the SiN mask 83.
  • the insulating film 32 is formed on the third region 113 of the semiconductor substrate 10 exposed in the opening 832 of the SiN mask 83 .
  • the insulating films 31 and 32 can be formed using CVD, for example.
  • silicon oxide films as the insulating films 31 and 32 may be formed by thermally oxidizing the exposed surface of the semiconductor substrate 10 which is a silicon substrate.
  • the SiN mask 83 is removed using a remover.
  • the remover is, for example, a liquid mainly containing phosphoric acid.
  • the insulating film 31 and the insulating film 32 can be selectively formed on the first region 111 and the third region 113 of the semiconductor substrate 10, respectively.
  • the conductive film 21 is formed on the second region 112 using the lift-off method.
  • a resist 84 is applied over the entire main surface 11 .
  • the resist 84 may be positive.
  • the portion of the resist 84 above the first region 111 and the portion above the third region 113 are exposed to form photosensitive portions 841 and 842 .
  • the portion of the resist 84 other than the photosensitive portions 841 and 842, that is, the portion above the second region 112 is removed by development.
  • a film 23 made of the material of the conductive film 21 is deposited all over the main surface 11 by vapor deposition, for example. At this time, the film 23 is deposited on the second region 112 exposed from the resist 84 and on the resist 84 in the first region 111 and the third region 113 .
  • the Ti film is formed first, followed by the Au film.
  • the Ti film may be formed first, then the Pt film may be formed, and then the Au film may be formed.
  • the resist 84 is peeled off and removed, leaving only the film 23, that is, the conductive film 21, on the second region 112.
  • FIG. 17 the resist 84 is peeled off and removed, leaving only the film 23, that is, the conductive film 21, on the second region 112.
  • metal pads 41 and 42 are formed on the insulating films 31 and 32 using the lift-off method.
  • a resist 85 is applied all over the main surface 11 .
  • the resist 85 is negative type in the following description, the resist 85 may be positive type.
  • a portion of the resist 85 on the conductive film 21 is exposed to form a photosensitive portion 851 .
  • the portions of the resist 85 other than the photosensitive portions 851, that is, the portions on the insulating films 31 and 32 are removed by development.
  • a film 44 made of the material of the metal pads 41 and 42 is deposited all over the main surface 11 by vapor deposition, for example.
  • the film 44 is deposited on the insulating films 31 and 32 exposed from the resist 85 and on the photosensitive portion 851 of the resist 85 .
  • the resist 85 is peeled off and removed, leaving only the film 44 on the insulating films 31 and 32, that is, the metal pads 41 and 42.
  • a back surface metal film 51 is formed on the back surface 12 of the semiconductor substrate 10 by vapor deposition, for example.
  • a capacitor is used to match the input impedance and output impedance of a semiconductor element built into the electronic device.
  • a member having a ceramic substrate 91 and metal pads 92 provided on the ceramic substrate 91 is placed on a conductive base 60.
  • the base 60 is set at a constant potential, for example, a common ground potential with the semiconductor element.
  • the metal pads 92 are connected by wires 72 to signal input terminals or signal output terminals of the semiconductor element, and are connected by wires 73 to signal input terminals or signal output terminals of a housing housing the semiconductor element.
  • a return current Jr flows through the base 60 .
  • a semiconductor substrate 95 having an insulating film 96 formed thereon instead of the ceramic substrate 91 of FIG.
  • a silicon oxide film formed on a silicon substrate and having metal pads thereon is called a MOS capacitor.
  • the capacitor 90 having the insulating film 96 on the semiconductor substrate 95 and the metal pad 92 thereon is used in a high-frequency electronic device, the following problems arise.
  • the signal frequency is relatively low
  • the return current Jr mainly flows inside the base 60 and hardly flows through the semiconductor substrate 95 .
  • the signal frequency is relatively high, for example, 100 MHz or more
  • the return current Jr mainly flows through a region 951 near the upper surface of the semiconductor substrate 95 due to the so-called skin effect, as shown in FIG. flow.
  • FIG. 27 is a graph showing the relationship between the thickness of the region 951, the so-called skin depth, and the signal frequency when the semiconductor substrate 95 is made of silicon.
  • the electrical resistivity of silicon is 2.0 ⁇ 10 ⁇ 5 ⁇ m.
  • the vertical axis indicates the skin thickness ( ⁇ m) and the horizontal axis indicates the frequency (GHz).
  • the higher the signal frequency the smaller the skin depth.
  • the semiconductor substrate 95 preferably has a thickness of 100 ⁇ m or more in order to reduce cracks, the area 951 due to the skin effect is concentrated near the upper surface of the semiconductor substrate 95 .
  • the return current Jr flows inside the semiconductor substrate 95, the return current Jr is affected by the electrical resistance of the semiconductor substrate 95, and the high frequency signal is attenuated.
  • FIG. 28 is a diagram showing an example in which two capacitors 90 having the configuration shown in FIG. 25 are arranged in series.
  • the metal pad 92 of one capacitor 90 is connected by a wire 72 to the signal input terminal or signal output terminal of the semiconductor device.
  • a metal pad 92 of the other capacitor 90 is connected by a wire 73 to a signal input terminal or a signal output terminal of the housing containing the semiconductor element.
  • the metal pads 92 of one capacitor 90 and the metal pads 92 of the other capacitor 90 are connected to each other by wires 71 .
  • an internal matching circuit is configured by combining the capacitance of the two capacitors 90 and the inductance of the three wires 71, 72 and 73, and the input impedance or output of the semiconductor element Impedance matching is further improved. Also in such a configuration, the return current Jr flows near the upper surface of the semiconductor substrate 95 of each capacitor 90 due to the skin effect.
  • the thickness of the insulating film 96 should be reduced and the width of the semiconductor substrate 95 in the traveling direction of the return current Jr should be minimized. is valid. Thereby, the path of the return current Jr in the semiconductor substrate 95 can be shortened while ensuring the required capacitance of each capacitor 90 .
  • the width of the semiconductor substrate 95 is reduced, cracks are more likely to occur in the semiconductor substrate 95, and handling of the capacitor 90 becomes more difficult, for example, rotation error occurs in the capacitor 90 when assembling an electronic device.
  • the capacitor 1 of the present embodiment is provided with the conductive film 21 on the main surface 11 of the semiconductor substrate 10 in addition to the insulating films 31 and 32 and the metal pads 41 and 42 for obtaining capacitance. ing.
  • the conductive film 21 is provided along with the insulating films 31 and 32 and the metal pads 41 and 42 and is ohmic-connected to the main surface 11 of the semiconductor substrate 10 . Therefore, as shown in FIG. 31, the high-frequency return current Jr mainly flows near the main surface 11 of the semiconductor substrate 10 in the first region 111 and the third region 113, but in the second region 112, It mainly flows inside the conductive film 21 that is in ohmic contact with the main surface 11 of the semiconductor substrate 10 .
  • the path of the return current Jr in the semiconductor substrate 10 can be shortened while ensuring a sufficient width Wa of the semiconductor substrate 10 to solve the problems of cracks and the difficulty of handling the capacitor 90 . Therefore, according to the capacitor 1 of the present embodiment, attenuation of high frequency signals can be suppressed.
  • a curve G1 in FIG. 32 shows S21 transmission characteristics of case A in which the capacitor 1 of the present embodiment is applied to an input matching circuit of an RF amplifier using a semiconductor element as a transistor.
  • FIG. 32 also shows a curve G2 and a curve G3 for comparison.
  • a curve G2 shows the S21 transmission characteristics of case B in which the ceramic substrate 91 is used instead of the semiconductor substrate (see FIG. 24).
  • a curve G3 shows the S21 transmission characteristics of case C, which is the case where the conductive film 21 is not provided on the semiconductor substrate (see FIG. 30).
  • the vertical axis indicates the amplification factor (dB) and the horizontal axis indicates the signal frequency (GHz). Table 1 below shows the maximum gain at 2.2 GHz for these cases A, B and C.
  • the attenuation of the amplification factor of the RF amplifier is greater than when the ceramic substrate 91 is used. Attenuation of the amplification factor of the RF amplifier can be reduced compared to the case where is not provided.
  • the capacitor 1 includes the insulating film 32 and the metal pad 42 provided on the third region 113 in addition to the insulating film 31 and the metal pad 41 provided on the first region 111 .
  • the conductive film 21 on the second region 112 may be positioned between the set of the insulating film 31 and the metal pad 41 and the set of the insulating film 32 and the metal pad 42 .
  • a matching circuit having two stages of capacitor portions and inductance therebetween can be realized by a single capacitor element.
  • the width Wd of the conductive film 21 in the direction D1 may be larger than the width Wc of the metal pads 41 and 42 in the same direction.
  • the width Wc of the metal pad 41 and increasing the width Wd of the conductive film 21 the portion of the path of the return current Jr within the semiconductor substrate 10 is shortened and the portion within the conductive film 21 is shortened. can be longer. Therefore, attenuation of high-frequency signals can be effectively reduced while ensuring a sufficient width Wa of the semiconductor substrate 10 .
  • the conductive film 21 may be made of metal as in this embodiment. In this case, the conductive film 21 having an electrical resistivity lower than that of the semiconductor substrate 10 can be easily formed.
  • the conductive film 21 may include a Ti film 211 in contact with the silicon substrate and an Au film 212 provided on the Ti film 211, as shown in FIG. In this case, the semiconductor substrate 10 and the conductive film 21 can be firmly bonded, and the reliability of the capacitor 1 can be improved.
  • a Pt film 213 may be provided between the Ti film 211 and the Au film 212 as shown in FIG.
  • the capacitor 1 may include a backside metal film 51 provided on the backside 12 of the semiconductor substrate 10 and in contact with the semiconductor substrate 10 .
  • the back surface metal film 51 and the base 60 can be easily and firmly electrically connected by using the conductive paste 74 or the like.
  • the electrical resistivity of the semiconductor substrate 10 may be 1.0 ⁇ 10 ⁇ 4 ⁇ cm or more and 1 ⁇ cm or less.
  • the capacitor 1 of this embodiment is particularly effective when using a semiconductor substrate 10 having such electrical resistivity, typically a silicon substrate.
  • the metal pads 41, 42 extend along the direction D2, and the length Lc of the metal pads 41, 42 in the direction D2 is greater than the width Wc of the metal pads 41, 42 in the direction D1.
  • the metal pad 41 has a long planar shape in the direction D2 that intersects the direction D1 that is the traveling direction of the current. electronic devices.
  • the manufacturing method of the capacitor 1 described above includes a step of forming the SiN mask 83, a step of forming a silicon oxide film, a step of forming the conductive film 21, and a step of forming the metal pads 41 and 42.
  • the SiN mask 83 having openings 831 and 832 in the first region 111 and the third region 113 is formed on the main surface 11 of the silicon substrate as the semiconductor substrate 10 .
  • silicon oxide films are formed as the insulating films 31 and 32 in the first region 111 and the third region 113 of the main surface 11 .
  • the conductive film 21 is formed so as to be in ohmic contact with the main surface 11 of the semiconductor substrate 10 .
  • the conductive film 21 is formed in the second region 112 of the main surface 11 of the semiconductor substrate 10 using the lift-off method.
  • the metal pads 41 and 42 are formed on the silicon oxide film using the lift-off method.
  • a silicon oxide film can be easily formed by thermally oxidizing the surface of the silicon substrate.
  • a silicon oxide film can be formed on the surface of the silicon substrate by placing the silicon substrate in an oxygen atmosphere and heating it to a temperature within the range of 700°C to 1100°C.
  • a SiN mask 83 is formed as an anti-oxidation mask, and a silicon oxide film is selectively formed using the SiN mask 83 in a region where a capacitor is to be formed. According to this method, the capacitor 1 of this embodiment can be easily manufactured.
  • FIG. 33 is a cross-sectional view showing the structure of a capacitor 2 as a passive element according to the first modified example of the embodiment.
  • 34 is a plan view of the capacitor 2.
  • FIG. The capacitor 2 of this modified example differs from the capacitor 1 of the above-described embodiment in the following respects, but is the same in other respects.
  • the main surface 11 of the semiconductor substrate 10 of the capacitor 2 further includes a fourth region 114 and a fifth region 115 in addition to the first region 111 , the second region 112 and the third region 113 .
  • the first area 111, the second area 112, the third area 113, the fourth area 114, and the fifth area 115 are arranged in this order along the direction D1. That is, the fourth region 114 is arranged between the third region 113 and the fifth region 115 .
  • the capacitor 2 further includes a conductive film 22 (second conductive film), an insulating film 33 (third insulating film), and a metal pad 43 (third metal pad).
  • the conductive film 22 is provided on the fourth region 114 on the main surface 11 of the semiconductor substrate 10 .
  • Conductive film 22 is in ohmic contact with main surface 11 of semiconductor substrate 10 and has an electrical resistivity lower than that of semiconductor substrate 10 .
  • the planar shape of the conductive film 22 may be the same as the planar shape of the conductive film 21 .
  • the constituent material of the conductive film 22 is selected from, for example, those exemplified as the constituent materials of the conductive film 21 . In one embodiment, the constituent material of the conductive film 22 is the same as the constituent material of the conductive film 21 .
  • the thickness, the width in the direction D1, and the length in the direction D2 of the conductive film 22 are included, for example, in the numerical ranges illustrated for the thickness Td, width Wd, and length Ld of the conductive film 21, respectively. In one embodiment, the thickness, width in direction D1, and length in direction D2 of conductive film 22 are equal to thickness Td, width Wd, and length Ld of conductive film 21, respectively.
  • the insulating film 33 is provided on the fifth region 115 on the main surface 11 of the semiconductor substrate 10 .
  • the planar shape of the insulating film 33 may be the same as the planar shapes of the insulating films 31 and 32 .
  • the constituent material of the insulating film 33 is selected from, for example, those exemplified as the constituent materials of the insulating films 31 and 32 . In one embodiment, the constituent material of the insulating film 33 is the same as the constituent material of the insulating films 31 and 32 .
  • the thickness of the insulating film 33 is included in the numerical range illustrated for the thickness Tb of the insulating films 31 and 32, for example. In one embodiment, the thickness of insulating film 33 is equal to the thickness Tb of insulating films 31 and 32 .
  • the metal pad 43 is a metal pad for wire bonding and is provided on the insulating film 33 .
  • the planar shape of the metal pad 43 may be the same as the planar shape of the metal pads 41 and 42 .
  • the constituent material of the metal pad 43 is selected from, for example, those exemplified as the constituent materials of the metal pads 41 and 42 . In one embodiment, the material of metal pad 43 is the same as the material of metal pads 41 and 42 .
  • the thickness, width in direction D1, and length in direction D2 of metal pad 43 are, for example, included in the numerical ranges illustrated for thickness Tc, width Wc, and length Lc of metal pads 41 and 42, respectively. be In one embodiment, the thickness, width in direction D1, and length in direction D2 of metal pad 43 are equal to thickness Tc, width Wc, and length Lc of metal pads 41 and 42, respectively.
  • One end of a conductive wire 75 is bonded to the metal pad 42 instead of the wire 73 .
  • the other end of wire 75 is bonded to metal pad 43 .
  • the metal pad 42 and the metal pad 43 are electrically connected by the wire 75 .
  • One end of a wire 73 is bonded to the metal pad 43 .
  • the other end of the wire 73 is bonded to, for example, a signal input terminal or a signal output terminal of a housing (not shown). Thereby, the metal pad 43 is electrically connected to the signal input terminal or signal output terminal of the housing by the wire 73 .
  • FIG. 35 is a plan view showing a capacitor 3 as a passive element according to the second modified example of the embodiment.
  • the capacitor 3 of this modified example differs from the capacitor 1 of the above-described embodiment in the following respects, but is the same in other respects.
  • the capacitor 3 includes metal pads 45 instead of the metal pads 41 of the above embodiment.
  • the capacitor 3 includes metal pads 46 instead of the metal pads 42 of the above embodiment.
  • the capacitor 3 includes a conductive film 25 instead of the conductive film 21 of the above embodiment.
  • the arrangement and constituent materials of the metal pads 45 and 46 and the conductive film 25 are the same as the arrangement and constituent materials of the metal pads 41 and 42 and the conductive film 21 in the above embodiment. In the figure, the metal pads 45 and 46 and the conductive film 25 are hatched for easy understanding.
  • the metal pad 45 has one or more protrusions 451 (first protrusions) that protrude toward the metal pad 46 from the side facing the metal pad 46 .
  • the conductive film 25 has the same number of recesses 251 (first recesses) as the protrusions 451 surrounding each protrusion 451 from three sides on the side facing the metal pad 45 .
  • the metal pad 46 has one or a plurality of protrusions 461 (second protrusions) protruding from the side facing the metal pad 45 toward the protrusion 451 .
  • Four projections 461 are illustrated in the drawing.
  • the conductive film 25 has the same number of recesses 252 (second recesses) as the protrusions 461 surrounding each protrusion 461 from three sides on the side facing the metal pad 46 .
  • a width Wf of the protrusions 451 and 461 in the direction D2 is, for example, 40 ⁇ m or more and 100 ⁇ m or less.
  • a projection length Lf of the projections 451 and 461 in the direction D1 is, for example, 500 ⁇ m.
  • a width Wg of a gap between the convex portions 451, 461 and the concave portions 251, 252 in the direction D1 is, for example, 5 ⁇ m or more and 200 ⁇ m or less.
  • a width Wh of a gap between the convex portions 451, 461 and the concave portions 251, 252 in the direction D2 is, for example, 5 ⁇ m or more and 50 ⁇ m or less.
  • the planar shape of the insulating film 31 and the first region 111 matches the planar shape of the metal pad 45 .
  • the planar shape of the insulating film 32 and the third region 113 (see FIG. 1) matches the planar shape of the metal pad 46 .
  • the planar shape of the second region 112 matches the planar shape of the conductive film 25 .
  • FIG. 36 and 37 are plan views showing modes in which wires 71 are connected to metal pads 45 and 46.
  • FIG. FIG. 36 shows a case where one end of the wire 71 is bonded near the tip of the projection 451 and the other end of the wire 71 is bonded near the tip of the projection 461 . In this case, the length of wire 71 can be shortened.
  • FIG. 37 shows a case where one end of the wire 71 is bonded near the proximal end of the projection 451 and the other end of the wire 71 is bonded near the proximal end of the projection 461 . In this case, the length of wire 71 can be increased.
  • the end of the wire 71 connecting the metal pad 45 and the metal pad 46 can be bonded to the projections 451 and 461, and the length of the wire 71 can be adjusted.
  • the width of the first region 111 in the traveling direction of the return current Jr (see FIG. 31) can be kept narrow in the other portions of the first region 111 excluding the portion immediately below the projection 451 .
  • the width of the second region 112, that is, the width Wd of the conductive film 25 can be kept wide.
  • the width of the third region 113 in the traveling direction of the return current Jr can be kept narrow in the other portions of the third region 113 excluding the portion immediately below the projection 461 .
  • the width of the second region 112, that is, the width Wd of the conductive film 25 can be kept wider. Therefore, the length of the wire 71, that is, the degree of freedom for the magnitude of the inductance is increased, and the attenuation of the high-frequency signal can be effectively reduced.
  • FIG. 38 is a cross-sectional view showing the structure of a capacitor 4 as a passive element according to the third modified example of the embodiment.
  • 39 is a plan view of the capacitor 4.
  • FIG. The capacitor 4 of this modified example differs from the capacitor 1 of the above-described embodiment in the following respects, but is the same in other respects.
  • the capacitor 4 includes a conductive film 24 instead of the conductive film 21 of the above embodiment.
  • the conductive film 24 is provided on a region including the first region 111 , the second region 112 and the third region 113 on the main surface 11 of the semiconductor substrate 10 .
  • the conductive film 24 is provided over the entire main surface 11 of the semiconductor substrate 10 .
  • Conductive film 24 is in ohmic contact with main surface 11 of semiconductor substrate 10 .
  • the conductive film 24 has an electrical resistivity smaller than that of the semiconductor substrate 10 .
  • the constituent material of the conductive film 24 is selected from, for example, those exemplified as the constituent materials of the conductive film 21 .
  • the thickness of the conductive film 24 is included in the numerical range illustrated for the thickness Td of the conductive film 21, for example.
  • the insulating film 31 is provided on the first region 111 and on the conductive film 24 .
  • the insulating film 32 is provided on the third region 113 and on the conductive film 24 .
  • the upper surface of the portion of the conductive film 24 above the second region 112 is exposed from the insulating films 31 and 32 .
  • the conductive film 24 is electrically connected to the base 60 through the semiconductor substrate 10 and has the same potential as the base 60. and metal pads 41, 42.
  • This capacitance depends on the area of the metal pads 41,42 and the distance from the metal pads 41,42 to the conductive film 24, typically the thickness of the insulating films 31,32. Therefore, when the metal pads 41 and 42 are connected to the signal terminals of the semiconductor element by the wires 71 and 72, the input impedance or output impedance at the signal terminals can be matched.
  • the conductive film 24 in contact with the main surface 11 of the semiconductor substrate 10 is provided from the first region 111 to the third region 113 via the second region 112 . Therefore, the high-frequency return current Jr (see FIG. 31) mainly flows through the conductive film 24 in any of the first region 111, the second region 112, and the third region 113.
  • FIG. 31 the path of the return current Jr in the semiconductor substrate 10 can be shortened while ensuring a sufficient width Wa (see FIG. 2) of the semiconductor substrate 10 . Therefore, according to this modified example, the attenuation of the high frequency signal can be suppressed.
  • the capacitor 4 includes the insulating film 32 and the metal pad 42 provided on the third region 113 in addition to the insulating film 31 and the metal pad 41 provided on the first region 111 . You may prepare. Second region 112 may then be positioned between first region 111 and third region 113 . In this case, by connecting the metal pads 41 and 42 with the wire 71, a matching circuit having two stages of capacitor portions and inductance therebetween can be realized by a single capacitor element. (Second embodiment)
  • FIG. 40 is a plan view showing the configuration of the electronic device 5 according to the second embodiment.
  • 41 is a view showing a cross section along line XXXXI-XXXI in FIG. 40.
  • FIG. The electronic device 5 according to the present embodiment receives a high-frequency signal having a fundamental frequency of, for example, 100 MHz or higher, amplifies the high-frequency signal, and outputs the amplified signal.
  • the electronic device 5 includes a housing 63 , an input matching circuit 101 , a transistor element 102 and an output matching circuit 103 .
  • the housing 63 has a base 60, end walls 64, 65 and side walls 66, 67, and a lid 68 (see Figure 41).
  • End walls 64 , 65 and side walls 66 , 67 are made of an insulating material, for example a multi-layer ceramic material, and are mounted on base 60 .
  • the base 60 has a planar shape such as a substantially rectangular shape, and has an input matching circuit 101, a transistor element 102, and an output matching circuit 103 mounted thereon.
  • the end walls 64, 65 are aligned in direction D1 and extend along direction D2.
  • Side walls 66, 67 are aligned in direction D2 and extend along direction D1.
  • the housing 63 further has a signal input terminal 631 for inputting a high frequency signal and a signal output terminal 632 for outputting the amplified high frequency signal.
  • a signal input terminal 631 is provided on the end wall 64 and a signal output terminal 632 is provided on the end wall 65 .
  • the input matching circuit 101, the transistor element 102, and the output matching circuit 103 are arranged in this order in the direction D1.
  • Input matching circuit 101, transistor element 102, and output matching circuit 103 are arranged between end walls 64 and 65 in direction D1 and between sidewalls 66 and 67 in direction D2.
  • Input matching circuit 101, transistor element 102, and output matching circuit 103 are surrounded by end walls 64,65 and sidewalls 66,67.
  • a lid 68 is disposed on the upper surfaces of the end walls 64 , 65 and sidewalls 66 , 67 to hermetically seal the space containing the input matching circuit 101 , the transistor element 102 and the output matching circuit 103 .
  • the lid 68 is made of ceramic or metal, for example.
  • the transistor element 102 is an example of a semiconductor element in this embodiment, such as a field effect transistor (FET).
  • Transistor element 102 is arranged between input matching circuit 101 and output matching circuit 103 in direction D1.
  • the transistor element 102 incorporates, for example, a plurality of transistors for high frequency amplification.
  • the transistor element 102 has a semiconductor substrate 1020, a plurality of signal input electrodes 1021 and a plurality of signal output electrodes 1022 which are signal electrodes, and a ground electrode 1023 (see FIG. 41).
  • the plurality of signal input electrodes 1021 are arranged along the direction D2 at the edge of the main surface of the semiconductor substrate 1020 near the input matching circuit 101 .
  • the plurality of signal output electrodes 1022 are arranged along the direction D2 at the edge of the main surface of the semiconductor substrate 1020 near the output matching circuit 103 .
  • a ground electrode 1023 is provided on the back surface of the semiconductor substrate 1020 .
  • the signal input electrode 1021 is connected to the control terminal (gate) of the transistor
  • the signal output electrode 1022 is connected to one current terminal (drain) of the transistor
  • the ground electrode 1023 is connected to the other current terminal (source) of the transistor. It is connected to the.
  • the ground electrode 1023 is conductively joined to the mounting surface 61 of the base 60 with a conductive paste (not shown).
  • the input matching circuit 101 has the capacitor 1 of the first embodiment, multiple wires 71 (first wires), multiple wires 72 (second wires), and multiple wires 73 .
  • Metal pads 41 and 42 of capacitor 1 are electrically connected to each other by a plurality of wires 71 .
  • Metal pads 41 of capacitor 1 are electrically connected to signal input electrodes 1021 of transistor element 102 by wires 72 .
  • Metal pads 42 of capacitor 1 are electrically connected to signal input terminals 631 of housing 63 by a plurality of wires 73 .
  • the back metal film 51 of the capacitor 1 is conductively joined to the mounting surface 61 of the base 60 with a conductive paste (not shown).
  • the input impedance of transistor element 102 is matched by the capacitance that metal pads 41 and 42 have and the inductance that wires 71, 72, and 73 have.
  • the input matching circuit 101 may have the capacitor 2 of the first modified example, the capacitor 3 of the second modified example, or the capacitor 4 of the fourth modified example instead of the capacitor 1 of the first embodiment.
  • the output matching circuit 103 has a capacitor 90, a plurality of wires 76, and a plurality of wires 77 shown in FIG.
  • the metal pad 92 of the output matching circuit 103 is electrically connected to the signal output electrode 1022 of the transistor element 102 by a plurality of wires 76 and electrically connected to the signal output terminal 632 of the housing 63 by a plurality of wires 77.
  • the back metal film 97 of the capacitor 90 is conductively joined to the mounting surface 61 of the base 60 with a conductive paste (not shown).
  • the capacitance of metal pad 92 and the inductance of wires 76 and 77 match the output impedance of transistor element 102 .
  • the output matching circuit 103 uses the ceramic capacitor shown in FIG. 24 instead of the capacitor 90, the capacitor 1 of the first embodiment, the capacitor 2 of the first modification, the capacitor 3 of the second modification, or the of capacitors 4.
  • the input matching circuit 101 has the capacitor 1 of the first embodiment, the capacitor 2 of the first modification, the capacitor 3 of the second modification, or the capacitor 4 of the fourth modification.
  • the output matching circuit 103 has the capacitor 1 of the first embodiment, the capacitor 2 of the first modification, the capacitor 3 of the second modification, or the capacitor 4 of the fourth modification, attenuation of high frequency signals is further suppressed. can do.
  • FIG. 42 is a plan view showing the configuration of the electronic device 6 according to the third embodiment.
  • the electronic device 6 receives a high-frequency signal, amplifies the high-frequency signal, and outputs the amplified high-frequency signal.
  • the electronic device 6 includes a housing 63, two transistor elements 102, branch circuit boards 106 and 107, two input matching circuits 101, two output matching circuits 103, and a combining circuit board 108. and 109.
  • the configuration and arrangement of the housing 63, each input matching circuit 101, each transistor element 102, and each output matching circuit 103 are the same as in the second embodiment.
  • the branch circuit boards 106 and 107 are arranged side by side in the direction D1 and arranged between the signal input terminal 631 and the input matching circuit 101 in the direction D1.
  • the branch circuit board 106 is located on the signal input terminal 631 side
  • the branch circuit board 107 is located on the input matching circuit 101 side.
  • the branch circuit board 106 has a ceramic substrate 1061 and a branch circuit 1062 provided on the main surface of the substrate 1061 .
  • the branch circuit board 107 has a ceramic substrate 1071 and a branch circuit 1072 provided on the main surface of the substrate 1071 .
  • a metal film (not shown) is adhered to the rear surface of the substrates 1061 and 1071, and the metal film is joined to the base 60 with a metal paste.
  • Branch circuits 1062 and 1072 are branch circuits for the input matching circuit 101 .
  • Branch circuit 1062 includes wiring pattern 1063 provided on the main surface of substrate 1061 .
  • the wiring pattern 1063 is electrically connected to the signal input terminal 631 by the wire 701 .
  • the wiring pattern 1063 branches in two directions starting from the connection point with the wire 701 .
  • Branch circuit 1072 includes two wiring patterns 1073 provided on the main surface of substrate 1071 .
  • Each wiring pattern 1073 is electrically connected to each of two branched ends of the wiring pattern 1063 via a wire 702 .
  • Each wiring pattern 1073 repeats branching starting from the connection point with the wire 702 and finally reaches four metal pads 1070 respectively.
  • Adjacent metal pads 1070 are connected to each other via film resistors 1074 to form a Wilkinson coupler.
  • Metal pad 1070 is electrically connected to metal pad 42 of input matching circuit 101 by wire 73 .
  • the multiplexing circuit boards 108 and 109 are arranged side by side in the direction D1 and arranged between the output matching circuit 103 and the signal output terminal 632 in the direction D1.
  • the multiplexing circuit board 108 is located on the output matching circuit 103 side
  • the multiplexing circuit board 109 is located on the signal output terminal 632 side.
  • the multiplexing circuit board 108 has a substrate 1081 made of ceramic and a multiplexing circuit 1082 provided on the main surface of the substrate 1081 .
  • the multiplexing circuit board 109 has a substrate 1091 made of ceramic and a multiplexing circuit 1092 provided on the main surface of the substrate 1091 .
  • a metal film (not shown) is adhered to the rear surface of the substrates 1081 and 1091, and the metal film is joined to the base 60 with a metal paste.
  • Multiplexing circuits 1082 and 1092 are multiplexing circuits for the output matching circuit 103 .
  • Multiplexing circuit 1082 includes two wiring patterns 1083 provided on the main surface of substrate 1081 .
  • Each wiring pattern 1083 includes four metal pads 1080 respectively. Adjacent metal pads 1080 are connected to each other via film resistors 1084 to form a Wilkinson coupler.
  • Each metal pad 1080 is electrically connected to metal pad 92 of output matching circuit 103 via wire 77 .
  • Each wiring pattern 1083 repeats coupling from the four metal pads 1080 and finally reaches a connection point with the wire 703 .
  • Each wiring pattern 1083 is electrically connected to each of the two ends of the wiring pattern 1093 of the multiplexing circuit 1092 via a wire 703 .
  • a central portion of the wiring pattern 1093 is electrically connected to the signal output terminal 632 via the wire 704 .
  • the input matching circuit 101 includes the capacitor 1 of the first embodiment, the capacitor 2 of the first modification, the capacitor 3 of the second modification, or the By providing the capacitor 4 of the four modified examples, attenuation of high frequency signals can be suppressed.
  • the passive elements and electronic devices according to the present disclosure are not limited to the above-described embodiments, and various modifications are possible.
  • the embodiments and modifications described above may be combined with each other according to the desired purpose and effect.
  • the third region 113, insulating film 32, metal pad 42 and wire 71 may be omitted if desired. In that case, one end of wire 73 is bonded to metal pad 41 .

Landscapes

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Abstract

受動素子は、半導体基板と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、第１の導電膜と、を備える。半導体基板は、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。第１の絶縁膜は、半導体基板の主面における第１の領域上に設けられている。第１の金属パッドは、第１の絶縁膜上に設けられている。第１の導電体は、第１の金属パッドから第１方向に延びている。第１の導電膜は、半導体基板の主面において第１の領域と第１方向に隣接する第２の領域上に設けられている。第１の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。

Description

受動素子及び電子装置
　本開示は、受動素子及び電子装置に関する。本出願は、２０２１年６月１１日出願の日本出願第２０２１－０９８１５８号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用する。
　特許文献１は、半導体装置及びそのパッケージの構成を開示する。その半導体装置は、半導体チップ及び回路基板を備える。半導体チップ及び回路基板は、パッケージに収容されている。回路基板は、セラミック等からなる。回路基板上には、パワーを分配及び合成する回路、トランジスタの入出力インピーダンスを整合する回路、及び、パワーを分配及び合成する回路と入出力インピーダンスを整合する回路とを相互に接続する表面配線が形成されている。パッケージは、入力用リード及び入力用ワイヤリングパッドを有する。回路基板は、ボンディングワイヤによって入力用ワイヤリングパッドと接続されている。回路基板は、別のボンディングワイヤによって半導体チップと接続されている。
特開平１０－２９４４０１号公報
　例えば増幅装置といった電子装置において、キャパシタなどの受動素子が用いられることがある。例えば１００ＭＨｚ以上の周波数を有する高周波信号を入出力する電子装置の場合、キャパシタは、電子装置に内蔵されている半導体素子の入力インピーダンス及び出力インピーダンスを整合するために用いられる。一例としては、上記の特許文献１に記載された構成のように、セラミック基板と、セラミック基板上に設けられた金属パッドとを有する部材を導電性のベース上に配置することによって、金属パッドとベースとの間でキャパシタンスを得ることができる。この場合、ベースは定電位、例えば半導体素子と共通の接地電位に規定され、金属パッドはワイヤ等によって半導体素子の信号入力端子又は信号出力端子と接続される。
　ここで、セラミック基板の代わりに、半導体基板上に絶縁膜が形成されたものを用いることを考える。例えば、シリコン基板上にシリコン酸化膜が形成され、その上に金属パッドを有するものはＭＯＳキャパシタと呼ばれる。半導体基板上に絶縁膜を有し、更にその上に金属パッドを有するキャパシタを高周波用の電子装置に用いると、次の課題が生じる。金属パッドを信号が伝搬する際、このキャパシタを搭載する導電性のベースには戻り電流が流れる。信号周波数が比較的低い場合には、この戻り電流は主にベースの内部を流れ、半導体基板には殆ど流れない。これに対し、信号周波数が比較的高い場合、例えば１００ＭＨｚ以上である場合には、いわゆる表皮効果によって、戻り電流は主に半導体基板の上面付近を流れる。この場合、半導体基板の電気抵抗の影響を戻り電流が受け、高周波信号が減衰する。
　本開示は、半導体基板上に絶縁膜を有し、絶縁膜上に金属パッドを有する受動素子において、高周波信号の減衰を抑制することを目的とする。
　本開示による第１の受動素子は、半導体基板と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、第１の導電膜と、を備える。半導体基板は、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。第１の絶縁膜は、半導体基板の主面における第１の領域上に設けられている。第１の金属パッドは、第１の絶縁膜上に設けられた金属パッドである。第１の導電体は、第１の金属パッドから第１方向に延びている。第１の導電膜は、半導体基板の主面において第１の領域と第１方向に隣接する第２の領域上に設けられている。第１の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。
　本開示による第２の受動素子は、半導体基板と、導電膜と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、を備える。半導体基板は、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。導電膜は、半導体基板の主面において、第１の領域及び第１の領域と第１方向に隣接する第２の領域を含む領域上に設けられる。導電膜は、半導体基板の主面とオーミック接続しており、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。第１の絶縁膜は、第１の領域上であって導電膜上に設けられている。第１の金属パッドは、第１の絶縁膜上に設けられた金属パッドである。第１の導電体は、第１の金属パッドから第１方向に延びている。
　本開示による電子装置は、筐体と、半導体素子と、受動素子と、第２の導電体と、第３の導電体と、を備える。筐体は、信号端子及び導電性のベースを有する。半導体素子は、信号用電極、及びベースに導電接合された接地電極を有し、ベース上に搭載されている。受動素子は、半導体基板と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、第１の導電膜と、第２の絶縁膜と、第２の金属パッドと、を有する。半導体基板は、ベース上に搭載され、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。第１の絶縁膜は、半導体基板の主面における第１の領域上に設けられる。第１の金属パッドは、第１の絶縁膜上に設けられる。第１の導電体は、第１の金属パッドに接続し、第１の金属パッドから第１方向に延びている。第１の導電膜は、第２の領域上に設けられている。第２の領域は、半導体基板の主面において第１の領域と第１方向に隣接し、第１の導電体の下に位置する。第１の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。第２の絶縁膜は、第２の領域と第１方向に隣接する第３の領域上に設けられている。第２の金属パッドは、第１の導電体と接続し、第２の絶縁膜上に設けられている。第２の導電体は、受動素子の第１の金属パッドと信号端子とを電気的に接続する。第３の導電体は、受動素子の第２の金属パッドと半導体素子の信号用電極とを電気的に接続する。
　本開示によれば、半導体基板上に絶縁膜を有し、絶縁膜上に金属パッドを有する受動素子において、高周波信号の減衰を抑制することできる。
図１は、第１実施形態に係るキャパシタの構造を示す断面図である。 図２は、第１実施形態に係るキャパシタの平面図である。 図３は、半導体基板がシリコン基板である場合における導電膜の構成例を示す模式図である。 図４は、半導体基板がシリコン基板である場合における導電膜の構成例を示す模式図である。 図５は、キャパシタの製造方法における工程を示す断面図である。 図６は、キャパシタの製造方法における工程を示す断面図である。 図７は、キャパシタの製造方法における工程を示す断面図である。 図８は、キャパシタの製造方法における工程を示す断面図である。 図９は、キャパシタの製造方法における工程を示す断面図である。 図１０は、キャパシタの製造方法における工程を示す断面図である。 図１１は、キャパシタの製造方法における工程を示す断面図である。 図１２は、キャパシタの製造方法における工程を示す断面図である。 図１３は、キャパシタの製造方法における工程を示す断面図である。 図１４は、キャパシタの製造方法における工程を示す断面図である。 図１５は、キャパシタの製造方法における工程を示す断面図である。 図１６は、キャパシタの製造方法における工程を示す断面図である。 図１７は、キャパシタの製造方法における工程を示す断面図である。 図１８は、キャパシタの製造方法における工程を示す断面図である。 図１９は、キャパシタの製造方法における工程を示す断面図である。 図２０は、キャパシタの製造方法における工程を示す断面図である。 図２１は、キャパシタの製造方法における工程を示す断面図である。 図２２は、キャパシタの製造方法における工程を示す断面図である。 図２３は、キャパシタの製造方法における工程を示す断面図である。 図２４は、セラミックキャパシタの構造を示す断面図である。 図２５は、半導体基板上に絶縁膜を有するキャパシタを示す断面図である。 図２６は、戻り電流の経路を示す図である。 図２７は、半導体基板がシリコンからなる場合の、表皮厚と信号周波数との関係を示すグラフである。 図２８は、図２５に示された構成を有する２個のキャパシタを並べた例を示す図である。 図２９は、絶縁膜の厚さを薄くするとともに半導体基板の幅を小さくした構成を示す図である。 図３０は、２つのキャパシタの半導体基板が共通である構成を示す図である。 図３１は、第１実施形態のキャパシタにおける戻り電流の経路を示す図である。 図３２は、ＲＦ増幅器のＳ２１透過特性を示すグラフである。 図３３は、第１変形例に係るキャパシタの構造を示す断面図である。 図３４は、第１変形例に係るキャパシタの平面図である。 図３５は、第２変形例に係るキャパシタを示す平面図である。 図３６は、第２変形例に係るキャパシタの金属パッドにワイヤを接続した態様を示す平面図である。 図３７は、第２変形例に係るキャパシタの金属パッドにワイヤを接続した態様を示す平面図である。 図３８は、第３変形例に係るキャパシタの構造を示す断面図である。 図３９は、第３変形例に係るキャパシタの平面図である。 図４０は、第２実施形態に係る電子装置の構成を示す平面図である。 図４１は、図４０のXXXXI－XXXXI線に沿った断面を示す図である。 図４２は、第３実施形態に係る電子装置の構成を示す平面図である。
［本開示の実施形態の説明］
　一実施形態に係る第１の受動素子は、半導体基板と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、第１の導電膜と、を備える。半導体基板は、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。第１の絶縁膜は、半導体基板の主面における第１の領域上に設けられている。第１の金属パッドは、第１の絶縁膜上に設けられた金属パッドである。第１の導電体は、第１の金属パッドから第１方向に延びている。第１の導電膜は、半導体基板の主面において第１の領域と第１方向に隣接する第２の領域上に設けられている。第１の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。
　この第１の受動素子が導電性のベース上に搭載されると、半導体基板がベースと電気的に接続されてベースと同電位となるので、半導体基板と第１の金属パッドとの間でキャパシタンスが得られる。このキャパシタンスは、第１の金属パッドの面積と、第１の金属パッドから半導体基板までの距離、典型的には第１の絶縁膜の厚さとに依存する。したがって、第１の金属パッドがボンディングワイヤによって半導体素子の信号端子と接続される場合、第１の金属パッドの面積、及び第１の金属パッドから半導体基板までの距離を適切に決定することによって、その信号端子における入力インピーダンス或いは出力インピーダンスを整合することができる。
　ここで、仮に第１の導電膜が存在しない場合を考える。前述したように、信号周波数が比較的高い場合には、いわゆる表皮効果によって、戻り電流は主に半導体基板の上面すなわち主面付近を流れる。そして、半導体基板が有する電気抵抗の影響を戻り電流が受け、高周波信号が減衰する。この高周波信号の減衰の程度を小さくするためには、戻り電流の進行方向における半導体基板の幅をできるだけ小さくすること、言い換えると、半導体基板内の戻り電流の経路をできるだけ短くすることが有効である。しかし、半導体基板の幅を小さくするほど、半導体基板にクラックが生じ易くなり、且つ、電子装置の組み立て時において回転ズレが起きやすいので、受動素子の取り扱いが難しくなる。
　この問題に対し、上記第１の受動素子では、半導体基板の主面上に、キャパシタンスを得る為の第１の絶縁膜及び第１の金属パッドに加えて、第１の導電膜が設けられている。第１の導電膜は、第１の絶縁膜及び第１の金属パッドと並んで設けられ、半導体基板の主面とオーミック接続する。高周波の戻り電流は、第１の領域では半導体基板の主面付近を主に流れるが、第２の領域では、半導体基板の主面とオーミック接続する第１の導電膜内を主に流れる。これにより、半導体基板の十分な幅を確保しつつ、半導体基板内における戻り電流の経路を短くすることができる。よって、上記第１の受動素子によれば、高周波信号の減衰を抑制することができる。
　第１の受動素子は、半導体基板の主面において第２の領域と並ぶ第３の領域上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第２の金属パッドと、を更に備えてもよい。第２の領域は、第１の領域と第３の領域との間に位置してもよい。この場合、第１の金属パッドと第２の金属パッドとをワイヤによって接続することにより、２段のキャパシタ部分及びその間のインダクタンスを有する整合回路を単一のキャパシタ素子によって実現することができる。
　第１の金属パッドは、第２の金属パッドに向けて突出する第１の凸部を有してもよい。第１の導電膜は、第１の凸部を三方から囲む第１の凹部を有してもよい。この場合、第１の金属パッドと第２の金属パッドとを接続するワイヤの一端を第１の凸部に対してボンディングすることが可能になり、ワイヤの長さの調整可能範囲が拡がる。加えて、第１の領域のうち第１の凸部の直下を除く他の部分においては、電流の進行方向における第１の領域の幅を狭く保つことができる。これによって第２の領域の幅、すなわち第１の導電膜の幅を広く保つことができる。したがって、ワイヤの長さ、すなわちインダクタンスの大きさの自由度を高めつつ、高周波信号の減衰を効果的に低減することができる。
　第２の金属パッドは、第１の凸部に向けて突出する第２の凸部を有してもよい。第１の導電膜は、第２の凸部を三方から囲む第２の凹部を更に有してもよい。この場合、第１の金属パッドと第２の金属パッドとを接続するワイヤの他端を第２の凸部に対してボンディングすることが可能になり、ワイヤの長さの調整可能範囲が更に拡がる。加えて、第３の領域のうち第２の凸部の直下を除く他の部分においては、電流の進行方向における第３の領域の幅を狭く保つことができる。これによって第２の領域の幅、すなわち第１の導電膜の幅を広く保つことができる。したがって、ワイヤの長さ、すなわちインダクタンスの大きさの自由度をより高めつつ、高周波信号の減衰を効果的に低減することができる。
　第１の受動素子は、第２の導電膜と、第３の絶縁膜と、第３の金属パッドと、を更に備えてもよい。第２の導電膜は、半導体基板の主面における第４の領域上に設けられている。第２の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。第３の絶縁膜は、半導体基板の主面における第５の領域上に設けられている。第３の金属パッドは、第３の絶縁膜上に設けられた金属パッドである。そして、第１の領域、第２の領域、第３の領域、第４の領域、及び第５の領域は、第１方向に沿ってこの順に並んでいてもよい。この場合、第１の金属パッドと第２の金属パッドとをワイヤによって接続し、第２の金属パッドと第３の金属パッドとを別のワイヤによって接続することにより、３段のキャパシタ部分及びそれらの間のインダクタンスを有する整合回路を単一のキャパシタ素子によって実現することができる。
　第１方向における第１の導電膜の幅は、同方向における第１の金属パッドの幅より大きくてもよい。このように、第１の金属パッドの幅を小さく、また第１の導電膜の幅を大きくすることにより、戻り電流の経路のうち半導体基板内の部分を短くし、第１の導電膜内の部分を長くすることができる。したがって、半導体基板の十分な幅を確保しつつ、高周波信号の減衰を効果的に低減することができる。
　第１の導電膜は金属からなってもよい。この場合、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する第１の導電膜を容易に形成することができる。
　半導体基板はシリコン基板であり、第１の導電膜は、シリコン基板と接するＴｉ膜と、Ｔｉ膜上に設けられたＡｕ膜とを含んでもよい。この場合、半導体基板と第１の導電膜とを強固に接合し、受動素子の信頼性を高めることができる。なお、半導体基板はガリウムヒ素（ＧａＡｓ）基板でもよい。
　一実施形態に係る第２の受動素子は、半導体基板と、導電膜と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、を備える。半導体基板は、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。導電膜は、半導体基板の主面において、第１の領域及び第１の領域と第１方向に隣接する第２の領域を含む領域上に設けられる。導電膜は、半導体基板の主面とオーミック接続しており、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。第１の絶縁膜は、第１の領域上であって導電膜上に設けられている。第１の金属パッドは、第１の絶縁膜上に設けられた金属パッドである。第１の導電体は、第１の金属パッドから第１方向に延びている。
　この第２の受動素子が導電性のベース上に搭載されると、導電膜が半導体基板を介してベースと電気的に接続されてベースと同電位となるので、導電膜と第１の金属パッドとの間でキャパシタンスが得られる。このキャパシタンスは、第１の金属パッドの面積と、第１の金属パッドから導電膜までの距離、典型的には第１の絶縁膜の厚さとに依存する。したがって、第１の金属パッドがボンディングワイヤによって半導体素子の信号端子と接続される場合、第１の金属パッドの面積、及び第１の金属パッドから導電膜までの距離を適切に決定することによって、その信号端子における入力インピーダンス或いは出力インピーダンスを整合することができる。
　この第２の受動素子では、半導体基板の主面に接する導電膜が、キャパシタンスを得る為の第１の絶縁膜及び第１の金属パッドが設けられた第１の領域から、第２の領域にわたって設けられている。したがって、高周波の戻り電流は、第１の領域及び第２の領域の双方において、導電膜内を主に流れる。これにより、半導体基板の十分な幅を確保しつつ、半導体基板内における戻り電流の経路を短くすることができる。よって、上記第２の受動素子によれば、高周波信号の減衰を抑制することができる。
　第２の受動素子は、半導体基板の主面において第２の領域と第１方向に隣接する第３の領域上であって導電膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられた第２の金属パッドと、を更に備えてもよい。第２の領域は、第１の領域と第３の領域との間に位置してもよい。この場合、第１の金属パッドと第２の金属パッドとをワイヤによって接続することにより、２段のキャパシタ部分及びその間のインダクタンスを有する整合回路を単一のキャパシタ素子によって実現することができる。
　第１の受動素子及び第２の受動素子は、半導体基板の裏面上に設けられ、半導体基板と接する裏面金属膜を更に備えてもよい。この場合、裏面金属膜とベースとを、導電性ペースト等を用いて容易且つ強固に接合することができる。
　半導体基板の電気抵抗率は１．０×１０－４Ω・ｃｍ以上１Ω・ｃｍ以下であってもよい。上記の第１の受動素子及び第２の受動素子は、このような電気抵抗率を有する半導体基板を用いる場合に特に有効である。
　第１の金属パッドは、第１方向と交差する第２方向に沿って延在し、第２方向における第１の金属パッドの長さは、第１方向における第１の金属パッドの幅よりも大きくてもよい。このように、第１の金属パッドが、第１方向、すなわち電流の進行方向と交差する第２方向に長い平面形状を有することによって、信号電流及び戻り電流の電流密度が抑制されるので、大電力用の電子装置に用いられることができる。この場合、第２方向における第１の金属パッドの長さは、第１方向における第１の金属パッドの幅の１０倍以上であってもよい。
　一実施形態に係る第１の電子装置は、筐体と、半導体素子と、上記いずれかの受動素子と、を備える。筐体は、信号端子及び導電性のベースを有する。半導体素子は、信号用電極、及びベースに導電接合された接地電極を有し、ベース上に搭載されている。受動素子は、ベース上に搭載されている。受動素子の第１の金属パッドは、第１のワイヤによって信号端子と電気的に接続されるとともに、第２のワイヤによって半導体素子の信号用電極と電気的に接続されている。受動素子の半導体基板は、ベースと導電接合されている。この電子装置によれば、上記いずれかの受動素子を備えることによって、高周波信号の減衰を抑制することができる。
　一実施形態に係る第２の電子装置は、筐体と、半導体素子と、受動素子と、第２の導電体と、第３の導電体と、を備える。筐体は、信号端子及び導電性のベースを有する。半導体素子は、信号用電極、及びベースに導電接合された接地電極を有し、ベース上に搭載されている。受動素子は、半導体基板と、第１の絶縁膜と、第１の金属パッドと、第１の導電体と、第１の導電膜と、第２の絶縁膜と、第２の金属パッドと、を有する。半導体基板は、ベース上に搭載され、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する。第１の絶縁膜は、半導体基板の主面における第１の領域上に設けられる。第１の金属パッドは、第１の絶縁膜上に設けられる。第１の導電体は、第１の金属パッドに接続し、第１の金属パッドから第１方向に延びている。第１の導電膜は、第２の領域上に設けられている。第２の領域は、半導体基板の主面において第１の領域と第１方向に隣接し、第１の導電体の下に位置する。第１の導電膜は、半導体基板の主面とオーミック接続し、半導体基板の電気抵抗率よりも小さい電気抵抗率を有する。第２の絶縁膜は、第２の領域と第１方向に隣接する第３の領域上に設けられている。第２の金属パッドは、第１の導電体と接続し、第２の絶縁膜上に設けられている。第２の導電体は、受動素子の第１の金属パッドと信号端子とを電気的に接続する。第３の導電体は、受動素子の第２の金属パッドと半導体素子の信号用電極とを電気的に接続する。この電子装置によれば、高周波信号の減衰を抑制することができる。
［本発明の実施形態の詳細］
　本開示の受動素子及び電子装置の具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　（第１実施形態）
　図１は、第１実施形態に係る受動素子としてのキャパシタ１の構造を示す断面図である。図２は、キャパシタ１の平面図である。キャパシタ１は、例えば増幅装置といった電子装置において、半導体素子の入力インピーダンス及び出力インピーダンスの一方又は両方を整合するために用いられる。キャパシタ１は、電子装置が備える導電性のベース６０上に搭載される。キャパシタ１は、半導体基板１０、導電膜２１（第１の導電膜）、絶縁膜３１（第１の絶縁膜）、絶縁膜３２（第２の絶縁膜）、金属パッド４１（第１の金属パッド）、金属パッド４２（第２の金属パッド）、及び裏面金属膜５１を備える。ベース６０は、例えば金属製であり、一例では銅（Ｃｕ）を主に含む。ベース６０は、平坦な搭載面６１を有する。ベース６０は、平面視において（言い換えると、搭載面６１の法線方向から見て）キャパシタ１よりも大きい。
　半導体基板１０は、略直方体状の部材である。半導体基板１０は、ｐ型又はｎ型の導電型を有する。一例では、半導体基板１０はｐ型又はｎ型のシリコン（Ｓｉ）基板である。或いは、半導体基板１０はｐ型又はｎ型のＧａＡｓ基板であってもよい。半導体基板１０の電気抵抗率は、例えば１．０×１０－４Ω・ｃｍ以上１Ω・ｃｍ以下である。半導体基板１０がシリコン基板である場合、このような電気抵抗率は、ｎ型又はｐ型の不純物濃度を例えば１０１５ｃｍ－３以上１０２１ｃｍ－３以下とすることによって実現され得る。
　半導体基板１０は、主面１１と、主面１１とは反対を向く裏面１２と、一対の側面１３，１４とを有する。主面１１の法線方向は、搭載面６１の法線方向及び半導体基板１０の厚み方向と一致する。裏面１２は、主面１１と平行である。一対の側面１３，１４は、搭載面６１に沿う方向Ｄ１（第１方向）において互いに対向する。一対の側面１３，１４は互いに平行であり、主面１１及び裏面１２に対して垂直である。
　半導体基板１０の厚さＴａは例えば５０μｍ以上５００μｍ以下であり、一実施例では２００μｍである。方向Ｄ１における半導体基板１０の幅Ｗａは例えば４００μｍ以上２５００μｍ以下であり、一実施例では１５００μｍである。半導体基板１０の高さと幅との比（Ｔａ／Ｗａ）は、例えば０．０２以上１．２５以下であり、一実施例では０．１３である。搭載面６１に沿い方向Ｄ１と直交する方向Ｄ２（第２方向）における半導体基板１０の長さＬａは例えば１０００μｍ以上８０００μｍ以下であり、一実施例では６２００μｍである。半導体基板１０の幅と長さとの比（Ｗａ／Ｌａ）は、例えば０．０５以上２．５以下であり、一実施例では０．２４である。このように、半導体基板１０の長さＬａは、半導体基板１０の幅Ｗａより大きい。
　図１に示されるように、主面１１は、第１の領域１１１、第２の領域１１２及び第３の領域１１３を含む。第１の領域１１１、第２の領域１１２及び第３の領域１１３は、互いに離間し、方向Ｄ１においてこの順に並んで設けられている。すなわち、方向Ｄ１において、第２の領域１１２は、第１の領域１１１と第３の領域１１３との間に位置する。第２の領域１１２は、第１の領域１１１と方向Ｄ１において隣接する。第３の領域１１３は、第２の領域１１２と方向Ｄ１において隣接する。第１の領域１１１は、半導体基板１０の側面１３に沿って設けられている。第３の領域１１３は、半導体基板１０の側面１４に沿って設けられている。
　絶縁膜３１は、主面１１の第１の領域１１１上に設けられている。絶縁膜３２は、主面１１の第３の領域１１３上に設けられている。絶縁膜３１及び３２は、例えば無機絶縁膜であり、一例ではシリコン酸化膜（ＳｉＯ２膜）である。半導体基板１０がシリコン基板である場合、シリコン酸化膜は、シリコン基板の表面が酸化することにより形成された膜であってもよい。絶縁膜３１及び３２の厚さＴｂは例えば０．１μｍ以上５μｍ以下であり、一実施例では１μｍである。絶縁膜３１は、半導体基板１０の側面１３に沿って設けられている。絶縁膜３２は、半導体基板１０の側面１４に沿って設けられている。
　金属パッド４１及び４２は、ワイヤボンディング用の金属パッドである。金属パッド４１は、絶縁膜３１上に設けられ、半導体基板１０の側面１３に沿って設けられている。すなわち、金属パッド４１と半導体基板１０との間には、絶縁膜３１が介在している。金属パッド４２は、絶縁膜３２上に設けられ、半導体基板１０の側面１４に沿って設けられている。すなわち、金属パッド４２と半導体基板１０との間には、絶縁膜３２が介在している。金属パッド４１及び４２は、例えばＡｕ，Ｐｔ，Ｔｉといった金属材料からなる。
　キャパシタ１の使用時、金属パッド４１の上面には導電性を有するワイヤ７１（第１の導電体）の一端がボンディングされ、金属パッド４２の上面にはワイヤ７１の他端がボンディングされる。ワイヤ７１は、金属パッド４１から方向Ｄ１に沿って延びている。これにより、金属パッド４１と金属パッド４２とは、ワイヤ７１によって互いに電気的に接続される。ワイヤ７１の長さは例えば２００μｍ以上２０００μｍ以下であり、一実施例では１６００μｍである。
　金属パッド４１には、導電性を有する別のワイヤ７２（第３の導電体）の一端がボンディングされる。ワイヤ７２の他端は、例えば図示しない半導体素子の信号用電極、すなわち信号入力端子又は信号出力端子にボンディングされる。これにより、金属パッド４１は、ワイヤ７２によって半導体素子の信号入力端子又は信号出力端子と電気的に接続される。金属パッド４２には、導電性を有する更に別のワイヤ７３（第２の導電体）の一端がボンディングされる。ワイヤ７３の他端は、例えば図示しない筐体の信号入力端子又は信号出力端子にボンディングされる。これにより、金属パッド４２は、ワイヤ７３によって筐体の信号入力端子又は信号出力端子と電気的に接続される。
　金属パッド４１，４２は、方向Ｄ２に沿って延在している。方向Ｄ２における金属パッド４１及び４２の長さＬｃは、方向Ｄ１における金属パッド４１及び４２の幅Ｗｃより大きい。金属パッド４１及び４２の長さＬｃは、金属パッド４１及び４２の幅Ｗｃの１０倍以上であってもよく、幅Ｗｃの３０倍以上であってもよい。金属パッド４１及び４２の長さＬｃは、半導体基板１０の長さＬａと同じでもよく、長さＬａより短くてもよい。
　金属パッド４１及び４２の厚さＴｃは例えば０．５μｍ以上１０μｍ以下であり、一実施例では５μｍである。方向Ｄ１における金属パッド４１及び４２の幅Ｗｃは例えば１００μｍ以上１０００μｍ以下であり、一実施例では２００μｍである。金属パッド４１及び４２それぞれの幅Ｗｃと半導体基板１０の幅Ｗａとの比（Ｗｃ／Ｗａ）は、例えば０．０５以上０．６６以下であり、一実施例では０．１３である。金属パッド４１及び４２の長さＬｃは例えば１０００μｍ以上８０００μｍ以下であり、一実施例では６０００μｍである。金属パッド４１及び４２の幅と長さとの比（Ｗｃ／Ｌｃ）は、例えば０．０１以上０．５以下であり、一実施例では０．０３３である。
　導電膜２１は、主面１１の第２の領域１１２上に設けられ、主面１１とオーミック接続している。導電膜２１は、半導体基板１０の電気抵抗率よりも小さい電気抵抗率を有する。導電膜２１は、例えば金属からなる。方向Ｄ１において、導電膜２１は金属パッド４１と金属パッド４２との間に配置されている。導電膜２１と金属パッド４１との間には隙間が設けられ、導電膜２１と金属パッド４１とは互いに絶縁されている。導電膜２１と金属パッド４２との間には隙間が設けられ、導電膜２１と金属パッド４２とは互いに絶縁されている。
　図３及び図４は、半導体基板１０がシリコン基板である場合における導電膜２１の構成例をそれぞれ示す模式図である。図３に示される導電膜２１Ａは、シリコン基板と接するＴｉ膜２１１と、Ｔｉ膜２１１上に設けられたＡｕ膜２１２とを含む。図４に示される導電膜２１Ｂは、Ｔｉ膜２１１及びＡｕ膜２１２に加えて、Ｔｉ膜２１１とＡｕ膜２１２との間に設けられたＰｔ膜２１３を更に含む。
　再び図１及び図２を参照する。導電膜２１の厚さＴｄは例えば０．５μｍ以上１０μｍ以下であり、一実施例では５μｍである。方向Ｄ１における導電膜２１の幅Ｗｄは例えば２００μｍ以上２０００μｍ以下であり、一実施例では１０００μｍである。方向Ｄ２における導電膜２１の長さＬｄは例えば２００μｍ以上２０００μｍ以下であり、一実施例では６０００μｍである。図示例では、導電膜２１の長さＬｄは金属パッド４１及び４２の長さＬｃと等しいが、導電膜２１の長さＬｄは金属パッド４１及び４２の長さＬｃより長くてもよい。言い換えると、金属パッド４１の一端と金属パッド４２の一端とを結ぶ仮想線から、導電膜２１の一端がはみ出してもよい。導電膜２１の幅と長さとの比（Ｗｄ／Ｌｄ）は、例えば０．０２５以上２．３以下であり、一実施例では０．１７である。このように、導電膜２１の長さＬｄは、導電膜２１の幅Ｗｄより大きい。導電膜２１の幅Ｗｄは、金属パッド４１，４２の幅Ｗｃより大きい。金属パッド４１，４２の幅Ｗｃと導電膜２１の幅Ｗｄとの比（Ｗｃ／Ｗｄ）は、例えば０．０１以上１．０以下であり、一実施例では０．２０である。導電膜２１と金属パッド４１，４２との隙間Ｇａは、例えば５μｍ以上２００μｍ以下であり、一実施例では５０μｍである。導電膜２１と絶縁膜３１，３２との間にも隙間が設けられており、これらの隙間から半導体基板１０の主面１１が露出している。導電膜２１は絶縁膜３１，３２と接していてもよく、その場合、半導体基板１０の主面１１は露出しない。
　裏面金属膜５１は、半導体基板１０の裏面１２上の全面に設けられた金属膜である。裏面金属膜５１は、半導体基板１０と接している。裏面金属膜５１は、例えばＡｕ，Ｐｔ，Ｔｉといった金属材料からなる。裏面金属膜５１の厚さＴｅは例えば０．１μｍ以上１０μｍ以下であり、一実施例では３μｍである。裏面金属膜５１は、導電性ペースト７４によってベース６０の搭載面６１に導電接合される。導電性ペースト７４は、例えばＡｕＳｎペースト又はＡｇペーストである。
　キャパシタ１が導電性のベース６０上に搭載されると、半導体基板１０がベース６０と電気的に接続されてベース６０と同電位となるので、半導体基板１０と金属パッド４１，４２との間でキャパシタンスが得られる。このキャパシタンスは、金属パッド４１，４２の面積と、金属パッド４１，４２から半導体基板１０までの距離、典型的には絶縁膜３１，３２の厚さとに依存する。したがって、金属パッド４１，４２がワイヤ７１，７２によって半導体素子の信号端子と接続される場合、その信号端子における入力インピーダンス或いは出力インピーダンスを整合することができる。
　ここで、キャパシタ１の製造方法について説明する。図５から図２３は、キャパシタ１の製造方法における各工程を示す断面図である。ここでは、半導体基板１０としてシリコン基板を用いる。まず、図５から図１０に示される工程において、半導体基板１０の主面１１上に、無機材料からなるマスクを形成する。以下、マスクがＳｉＮからなる場合を例示するが、マスク材料はこれに限られない。
　まず、図５に示されるように、半導体基板１０の主面１１上の全面にＳｉＮ膜８１を形成する。ＳｉＮ膜８１の形成には、例えば化学気相成長法（Chemical Vapor Deposition；ＣＶＤ）が用いられる。次に、図６に示されるように、ＳｉＮ膜８１上の全面にレジスト８２を塗布する。以下の説明ではレジスト８２がネガ型である場合を例示するが、レジスト８２はポジ型であってもよい。続いて、図７に示されるように、レジスト８２のうち第２の領域１１２上の部分を露光して、感光部８２１を形成する。そして、図８に示されるように、現像によってレジスト８２のうち感光部８２１以外の部分、すなわち第１の領域１１１上の部分及び第３の領域１１３上の部分を除去する。そして、図９に示されるように、ＳｉＮ膜８１のうちレジスト８２から露出した部分、すなわち第１の領域１１１上の部分及び第３の領域１１３上の部分を、エッチングにより除去する。その後、図１０に示されるように、全てのレジスト８２を剥離して除去する。以上の工程により、第１の領域１１１上及び第３の領域１１３上にそれぞれ開口８３１，８３２を有するＳｉＮマスク８３が形成される。半導体基板１０の第１の領域１１１及び第３の領域１１３は、開口８３１，８３２を通じて露出する。
　続いて、図１１に示されるように、ＳｉＮマスク８３の開口８３１において露出した半導体基板１０の第１の領域１１１に、絶縁膜３１を形成する。同時に、ＳｉＮマスク８３の開口８３２において露出した半導体基板１０の第３の領域１１３に、絶縁膜３２を形成する。絶縁膜３１，３２は、例えばＣＶＤを用いて形成され得る。或いは、シリコン基板である半導体基板１０の露出表面を熱酸化することによって、絶縁膜３１，３２としてのシリコン酸化膜を形成してもよい。その後、リムーバを用いて、ＳｉＮマスク８３を除去する。リムーバは、例えばリン酸を主に含む液である。これにより、図１２に示されるように、半導体基板１０の第１の領域１１１上に絶縁膜３１を、第３の領域１１３上に絶縁膜３２を、それぞれ選択的に形成することができる。
　続いて、図１３から図１７に示される工程において、導電膜２１を、リフトオフ法を用いて第２の領域１１２上に形成する。まず、図１３に示されるように、主面１１上の全面にレジスト８４を塗布する。以下の説明ではレジスト８４がネガ型である場合を例示するが、レジスト８４はポジ型であってもよい。続いて、図１４に示されるように、レジスト８４のうち第１の領域１１１上の部分及び第３の領域１１３上の部分を露光して、感光部８４１，８４２を形成する。そして、図１５に示されるように、現像によってレジスト８４のうち感光部８４１，８４２以外の部分、すなわち第２の領域１１２上の部分を除去する。
　続いて、図１６に示されるように、導電膜２１の材料からなる膜２３を、主面１１上の全面に例えば蒸着により堆積する。このとき、膜２３は、レジスト８４から露出した第２の領域１１２上、並びに、第１の領域１１１及び第３の領域１１３のレジスト８４上に堆積する。一実施例では、まずＴｉ膜を形成し、次にＡｕ膜を形成する。或いは、まずＴｉ膜を形成し、次にＰｔ膜を形成したのち、Ａｕ膜を形成してもよい。その後、図１７に示されるように、レジスト８４を剥離して除去することにより、第２の領域１１２上の膜２３すなわち導電膜２１のみが残る。
　続いて、図１８から図２２に示される工程において、金属パッド４１，４２を、リフトオフ法を用いて絶縁膜３１，３２上にそれぞれ形成する。まず、図１８に示されるように、主面１１上の全面にレジスト８５を塗布する。以下の説明ではレジスト８５がネガ型である場合を例示するが、レジスト８５はポジ型であってもよい。続いて、図１９に示されるように、レジスト８５のうち導電膜２１上の部分を露光して、感光部８５１を形成する。そして、図２０に示されるように、現像によってレジスト８５のうち感光部８５１以外の部分、すなわち絶縁膜３１上の部分及び絶縁膜３２上の部分を除去する。
　続いて、図２１に示されるように、金属パッド４１，４２の材料からなる膜４４を、主面１１上の全面に例えば蒸着により堆積する。このとき、膜４４は、レジスト８５から露出した絶縁膜３１，３２上、及びレジスト８５の感光部８５１上に堆積する。その後、図２２に示されるように、レジスト８５を剥離して除去することにより、絶縁膜３１，３２上の膜４４すなわち金属パッド４１，４２のみが残る。その後、図２３に示されるように、半導体基板１０の裏面１２上に、裏面金属膜５１を例えば蒸着により形成する。以上の工程を経て、本実施形態のキャパシタ１が作製される。
　以上の構成を備える本実施形態のキャパシタ１によって得られる作用効果について、従来のキャパシタが有する課題とともに以下に説明する。
　例えば１００ＭＨｚ以上の周波数を有する高周波信号を入出力する電子装置の場合、キャパシタは、電子装置に内蔵されている半導体素子の入力インピーダンス及び出力インピーダンスを整合するために用いられる。一例としては、図２４に示されるように、セラミック基板９１と、セラミック基板９１上に設けられた金属パッド９２とを有する部材を導電性のベース６０上に配置する。これにより、金属パッド９２とベース６０との間でキャパシタンスを得ることができる。この場合、ベース６０は定電位、例えば半導体素子と共通の接地電位に規定される。金属パッド９２は、ワイヤ７２によって、半導体素子の信号入力端子又は信号出力端子と接続されるとともに、ワイヤ７３によって、半導体素子を収容する筐体の信号入力端子又は信号出力端子と接続される。金属パッド９２を信号電流Ｊｓが伝搬する際、ベース６０には戻り電流Ｊｒが流れる。
　ここで、図２５に示されるように、図２４のセラミック基板９１の代わりに、半導体基板９５上に絶縁膜９６が形成されたものを用いることを考える。例えば、シリコン基板上にシリコン酸化膜が形成され、その上に金属パッドを有するものはＭＯＳキャパシタと呼ばれる。半導体基板９５上に絶縁膜９６を有し、更にその上に金属パッド９２を有するキャパシタ９０を高周波用の電子装置に用いると、次の課題が生じる。信号周波数が比較的低い場合には、戻り電流Ｊｒは主にベース６０の内部を流れ、半導体基板９５には殆ど流れない。これに対し、信号周波数が比較的高い場合、例えば１００ＭＨｚ以上である場合には、いわゆる表皮効果によって、図２６に示されるように、戻り電流Ｊｒは主に半導体基板９５の上面付近の領域９５１を流れる。
　図２７は、半導体基板９５がシリコンからなる場合の、領域９５１の厚さ、いわゆる表皮厚と信号周波数との関係を示すグラフである。シリコンの電気抵抗率は２．０×１０－５Ω・ｍである。図２７において、縦軸は表皮厚（μｍ）を示し、横軸は周波数（ＧＨｚ）を示す。図２７から明らかなように、信号周波数が高くなるほど表皮厚は小さくなり、７００ＭＨｚを超えると表皮厚は１００μｍより小さくなる。クラックを低減するために、半導体基板９５は１００μｍ以上の厚さを有することが望ましいので、表皮効果による領域９５１は半導体基板９５の上面付近に偏ることとなる。
　戻り電流Ｊｒが半導体基板９５の内部を流れると、半導体基板９５が有する電気抵抗の影響を戻り電流Ｊｒが受け、高周波信号が減衰する。
　図２８は、図２５に示された構成を有するキャパシタ９０を直列に２個並べた例を示す図である。この場合、一方のキャパシタ９０の金属パッド９２が、ワイヤ７２によって、半導体素子の信号入力端子又は信号出力端子と接続される。他方のキャパシタ９０の金属パッド９２が、ワイヤ７３によって、半導体素子を収容する筐体の信号入力端子又は信号出力端子と接続される。そして、一方のキャパシタ９０の金属パッド９２と他方のキャパシタ９０の金属パッド９２とは、ワイヤ７１によって相互に接続される。このような構成によれば、２個のキャパシタ９０が有するキャパシタンスと、３本のワイヤ７１，７２及び７３が有するインダクタンスとを組み合わせることによって、内部整合回路が構成され、半導体素子の入力インピーダンス又は出力インピーダンスの整合性が更に向上する。そして、このような構成においても、戻り電流Ｊｒは表皮効果によって各キャパシタ９０の半導体基板９５の上面付近を流れる。
　表皮効果による高周波信号の減衰を低減するためには、図２９に示されるように、絶縁膜９６の厚さを薄くするとともに、戻り電流Ｊｒの進行方向における半導体基板９５の幅をできるだけ小さくすることが有効である。これにより、各キャパシタ９０の必要なキャパシタンスを確保しつつ、半導体基板９５内における戻り電流Ｊｒの経路を短くすることができる。しかしながら、半導体基板９５の幅を小さくするほど、半導体基板９５にクラックが生じ易くなり、また電子装置を組み立てる際にキャパシタ９０に回転誤差が発生するなど、キャパシタ９０の取り扱いが難しくなる。
　図３０に示されるように、２つの金属パッド９２及び３本のワイヤ７１，７２及び７３の関係を維持しつつ、２つのキャパシタ９０の半導体基板９５を共通にすると、クラックの発生及びキャパシタ９０の取り扱いにくさといった問題は解決するが、表皮効果による高周波信号の減衰の問題は依然として残る。
　上記の問題に対し、本実施形態のキャパシタ１では、半導体基板１０の主面１１上に、キャパシタンスを得る為の絶縁膜３１，３２及び金属パッド４１，４２に加えて、導電膜２１が設けられている。導電膜２１は、絶縁膜３１，３２及び金属パッド４１，４２と並んで設けられ、半導体基板１０の主面１１とオーミック接続する。したがって、図３１に示されるように、高周波の戻り電流Ｊｒは、第１の領域１１１及び第３の領域１１３では半導体基板１０の主面１１付近を主に流れるが、第２の領域１１２では、半導体基板１０の主面１１とオーミック接続する導電膜２１内を主に流れる。これにより、半導体基板１０の十分な幅Ｗａを確保してクラックの発生及びキャパシタ９０の取り扱いにくさといった問題を解決しつつ、半導体基板１０内における戻り電流Ｊｒの経路を短くすることができる。よって、本実施形態のキャパシタ１によれば、高周波信号の減衰を抑制することができる。
　図３２の曲線Ｇ１は、半導体素子をトランジスタとしたＲＦ増幅器の入力整合回路に本実施形態のキャパシタ１を適用した場合であるケースＡのＳ２１透過特性を示す。図３２には、比較のため、曲線Ｇ２と、曲線Ｇ３とが併せて示されている。曲線Ｇ２は、半導体基板の代わりにセラミック基板９１を用いる場合（図２４を参照）であるケースＢのＳ２１透過特性を示す。曲線Ｇ３は、半導体基板上に導電膜２１が設けられない場合（図３０を参照）であるケースＣのＳ２１透過特性を示す。図３２において、縦軸は増幅率（ｄＢ）を示し、横軸は信号周波数（ＧＨｚ）を示す。下記の表１は、これらのケースＡ，Ｂ，Ｃにおける２．２ＧＨｚでの増幅率の最大値を示す。
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 図３２及び表１に示されるように、本実施形態のキャパシタ１によれば、セラミック基板９１を用いる場合と比較してＲＦ増幅器の増幅率の減衰は大きくなるが、半導体基板上に導電膜２１が設けられない場合と比較してＲＦ増幅器の増幅率の減衰を小さくすることができる。
　本実施形態のように、キャパシタ１は、第１の領域１１１上に設けられた絶縁膜３１及び金属パッド４１に加えて、第３の領域１１３上に設けられた絶縁膜３２及び金属パッド４２を備えてもよい。そして、第２の領域１１２上の導電膜２１は、絶縁膜３１及び金属パッド４１の組と、絶縁膜３２及び金属パッド４２の組との間に位置してもよい。この場合、金属パッド４１と金属パッド４２とをワイヤ７１によって接続することにより、２段のキャパシタ部分及びその間のインダクタンスを有する整合回路を単一のキャパシタ素子によって実現することができる。
　前述したように、方向Ｄ１における導電膜２１の幅Ｗｄは、同方向における金属パッド４１，４２の幅Ｗｃより大きくてもよい。このように、金属パッド４１の幅Ｗｃを小さく、また導電膜２１の幅Ｗｄを大きくすることにより、戻り電流Ｊｒの経路のうち半導体基板１０内の部分を短くし、導電膜２１内の部分を長くすることができる。したがって、半導体基板１０の十分な幅Ｗａを確保しつつ、高周波信号の減衰を効果的に低減することができる。
　本実施形態のように、導電膜２１は金属からなってもよい。この場合、半導体基板１０の電気抵抗率よりも小さい電気抵抗率を有する導電膜２１を容易に形成することができる。
　半導体基板１０がシリコン基板である場合、図３に示されたように、導電膜２１は、シリコン基板と接するＴｉ膜２１１と、Ｔｉ膜２１１上に設けられたＡｕ膜２１２とを含んでもよい。この場合、半導体基板１０と導電膜２１とを強固に接合し、キャパシタ１の信頼性を高めることができる。図４に示されたように、Ｔｉ膜２１１とＡｕ膜２１２との間にＰｔ膜２１３が設けられてもよい。
　本実施形態のように、キャパシタ１は、半導体基板１０の裏面１２上に設けられ、半導体基板１０と接する裏面金属膜５１を備えてもよい。この場合、裏面金属膜５１とベース６０とを、導電性ペースト７４等を用いて容易且つ強固な導電接合が可能になる。
　前述したように、半導体基板１０の電気抵抗率は１．０×１０－４Ω・ｃｍ以上１Ω・ｃｍ以下であってもよい。本実施形態のキャパシタ１は、このような電気抵抗率を有する半導体基板１０、典型的にはシリコン基板を用いる場合に特に有効である。
　本実施形態のように、金属パッド４１，４２は、方向Ｄ２に沿って延在し、方向Ｄ２における金属パッド４１，４２の長さＬｃは、方向Ｄ１における金属パッド４１，４２の幅Ｗｃより大きくてもよい。このように、金属パッド４１が、電流の進行方向である方向Ｄ１と交差する方向Ｄ２において長い平面形状を有することによって、信号電流Ｊｓ及び戻り電流Ｊｒの電流密度が抑制されるので、大電力用の電子装置に用いられることができる。
　上述したキャパシタ１の製造方法は、ＳｉＮマスク８３を形成する工程と、シリコン酸化膜を形成する工程と、導電膜２１を形成する工程と、金属パッド４１，４２を形成する工程と、を含む。ＳｉＮマスク８３を形成する工程では、第１の領域１１１及び第３の領域１１３に開口８３１，８３２を有するＳｉＮマスク８３を、半導体基板１０としてのシリコン基板の主面１１上に形成する。シリコン酸化膜を形成する工程では、主面１１の第１の領域１１１及び第３の領域１１３に、絶縁膜３１，３２としてのシリコン酸化膜を形成する。導電膜２１を形成する工程では、ＳｉＮマスク８３を除去したのち、半導体基板１０の主面１１とオーミック接続するように導電膜２１を形成する。この導電膜２１を形成する工程では、導電膜２１を、半導体基板１０の主面１１の第２の領域１１２に、リフトオフ法を用いて形成する。金属パッド４１，４２を形成する工程では、ワイヤボンディング用の金属パッド４１，４２を、シリコン酸化膜上にリフトオフ法を用いて形成する。
　半導体基板１０としてシリコン基板を用いる場合、シリコン酸化膜はシリコン基板表面の熱酸化によって容易に形成できる。その場合、シリコン基板を酸素雰囲気に置き、７００℃から１１００℃の範囲内の温度に加熱することによって、シリコン基板の表面にシリコン酸化膜を形成することができる。その際、加熱によって導電膜２１が融解することを避ける為、シリコン基板上に導電膜２１が形成されていない段階においてシリコン基板の表面を熱酸化することが望ましい。そこで、本実施形態では、酸化防止マスクとしてのＳｉＮマスク８３を形成し、キャパシタを形成したい領域に、ＳｉＮマスク８３を用いて選択的にシリコン酸化膜を形成する。この方法によれば、本実施形態のキャパシタ１を容易に作製することができる。
　（第１変形例）
　図３３は、上記実施形態の第１変形例に係る受動素子としてのキャパシタ２の構造を示す断面図である。図３４は、キャパシタ２の平面図である。本変形例のキャパシタ２は、下記の点で上記実施形態のキャパシタ１と相違し、他の点で一致する。
　キャパシタ２の半導体基板１０の主面１１は、第１の領域１１１、第２の領域１１２、及び第３の領域１１３に加えて、第４の領域１１４及び第５の領域１１５を更に含む。第１の領域１１１、第２の領域１１２、第３の領域１１３、第４の領域１１４、及び第５の領域１１５は、方向Ｄ１に沿ってこの順に並んでいる。すなわち、第４の領域１１４は、第３の領域１１３と第５の領域１１５との間に配置されている。キャパシタ２は、導電膜２２（第２の導電膜）と、絶縁膜３３（第３の絶縁膜）と、金属パッド４３（第３の金属パッド）とを更に備える。
　導電膜２２は、半導体基板１０の主面１１における第４の領域１１４上に設けられている。導電膜２２は、半導体基板１０の主面１１とオーミック接続しており、半導体基板１０の電気抵抗率よりも小さい電気抵抗率を有する。導電膜２２の平面形状は、導電膜２１の平面形状と同じであってよい。導電膜２２の構成材料は、例えば、導電膜２１の構成材料として例示したものの中から選択される。一実施例では、導電膜２２の構成材料は導電膜２１の構成材料と同じである。導電膜２２の厚さ、方向Ｄ１における幅、及び方向Ｄ２における長さは、例えば、導電膜２１の厚さＴｄ、幅Ｗｄ、及び長さＬｄのために例示された数値範囲にそれぞれ含まれる。一実施例では、導電膜２２の厚さ、方向Ｄ１における幅、及び方向Ｄ２における長さは、導電膜２１の厚さＴｄ、幅Ｗｄ、及び長さＬｄとそれぞれ等しい。
　絶縁膜３３は、半導体基板１０の主面１１における第５の領域１１５上に設けられている。絶縁膜３３の平面形状は、絶縁膜３１，３２の各平面形状と同じであってよい。絶縁膜３３の構成材料は、例えば、絶縁膜３１，３２の構成材料として例示したものの中から選択される。一実施例では、絶縁膜３３の構成材料は絶縁膜３１，３２の構成材料と同じである。絶縁膜３３の厚さは、例えば、絶縁膜３１，３２の厚さＴｂのために例示された数値範囲に含まれる。一実施例では、絶縁膜３３の厚さは、絶縁膜３１，３２の厚さＴｂと等しい。
　金属パッド４３は、ワイヤボンディング用の金属パッドであって、絶縁膜３３上に設けられている。金属パッド４３の平面形状は、金属パッド４１，４２の平面形状と同じであってよい。金属パッド４３の構成材料は、例えば、金属パッド４１，４２の構成材料として例示したものの中から選択される。一実施例では、金属パッド４３の構成材料は金属パッド４１，４２の構成材料と同じである。金属パッド４３の厚さ、方向Ｄ１における幅、及び方向Ｄ２における長さは、例えば、金属パッド４１，４２の厚さＴｃ、幅Ｗｃ、及び長さＬｃのために例示された数値範囲にそれぞれ含まれる。一実施例では、金属パッド４３の厚さ、方向Ｄ１における幅、及び方向Ｄ２における長さは、金属パッド４１，４２の厚さＴｃ、幅Ｗｃ、及び長さＬｃとそれぞれ等しい。
　金属パッド４２には、ワイヤ７３の代わりに、導電性を有するワイヤ７５の一端がボンディングされる。ワイヤ７５の他端は、金属パッド４３にボンディングされる。これにより、金属パッド４２と金属パッド４３とがワイヤ７５によって電気的に接続される。金属パッド４３には、ワイヤ７３の一端がボンディングされる。ワイヤ７３の他端は、例えば図示しない筐体の信号入力端子又は信号出力端子にボンディングされる。これにより、金属パッド４３は、ワイヤ７３によって筐体の信号入力端子又は信号出力端子と電気的に接続される。
　本変形例によれば、上記実施形態と同様に、高周波信号の減衰を低減することができる。加えて、本変形例によれば、３段のキャパシタ部分及びそれらの間のインダクタンスを有する整合回路を、単一のキャパシタ素子によって実現することができる。
　（第２変形例）
　図３５は、上記実施形態の第２変形例に係る受動素子としてのキャパシタ３を示す平面図である。本変形例のキャパシタ３は、下記の点で上記実施形態のキャパシタ１と相違し、他の点で一致する。
　キャパシタ３は、上記実施形態の金属パッド４１の代わりに、金属パッド４５を備える。キャパシタ３は、上記実施形態の金属パッド４２の代わりに、金属パッド４６を備える。キャパシタ３は、上記実施形態の導電膜２１の代わりに、導電膜２５を備える。金属パッド４５及び４６並びに導電膜２５の配置及び構成材料は、上記実施形態の金属パッド４１及び４２並びに導電膜２１の配置及び構成材料と同様である。図において、理解の容易のため金属パッド４５及び４６並びに導電膜２５にハッチングを施している。
　金属パッド４５は、金属パッド４６と対向する辺から金属パッド４６に向けて突出する一又は複数の凸部４５１（第１の凸部）を有する。図には４つの凸部４５１が例示されている。そして、導電膜２５は、各凸部４５１を三方から囲む、凸部４５１と同数の凹部２５１（第１の凹部）を、金属パッド４５と対向する辺に有する。金属パッド４６は、金属パッド４５と対向する辺から凸部４５１に向けて突出する一又は複数の凸部４６１（第２の凸部）を有する。図には４つの凸部４６１が例示されている。そして、導電膜２５は、各凸部４６１を三方から囲む、凸部４６１と同数の凹部２５２（第２の凹部）を、金属パッド４６と対向する辺に有する。方向Ｄ２における凸部４５１，４６１の幅Ｗｆは、例えば４０μｍ以上１００μｍ以下である。方向Ｄ１における凸部４５１，４６１の突出長さＬｆは例えば５００μｍである。方向Ｄ１における凸部４５１，４６１と凹部２５１，２５２との隙間の幅Ｗｇは、例えば５μｍ以上２００μｍ以下である。方向Ｄ２における凸部４５１，４６１と凹部２５１，２５２との隙間の幅Ｗｈは、例えば５μｍ以上５０μｍ以下である。
　本変形例において、絶縁膜３１及び第１の領域１１１（図１を参照）の平面形状は、金属パッド４５の平面形状と一致する。絶縁膜３２及び第３の領域１１３（図１を参照）の平面形状は、金属パッド４６の平面形状と一致する。第２の領域１１２（図１を参照）の平面形状は、導電膜２５の平面形状と一致する。
　図３６及び図３７は、金属パッド４５及び４６にワイヤ７１を接続した態様を示す平面図である。図３６は、凸部４５１の先端付近にワイヤ７１の一端をボンディングし、凸部４６１の先端付近にワイヤ７１の他端をボンディングした場合を示す。この場合、ワイヤ７１の長さを短くすることができる。図３７は、凸部４５１の基端付近にワイヤ７１の一端をボンディングし、凸部４６１の基端付近にワイヤ７１の他端をボンディングした場合を示す。この場合、ワイヤ７１の長さを長くすることができる。このように、本変形例によれば、金属パッド４５と金属パッド４６とを接続するワイヤ７１の端を凸部４５１，４６１に対してボンディングすることが可能であり、ワイヤ７１の長さの調整可能範囲が拡がる。第１の領域１１１のうち凸部４５１の直下を除く他の部分においては、戻り電流Ｊｒ（図３１を参照）の進行方向における第１の領域１１１の幅を狭く保つことができる。これによって、第２の領域１１２の幅、すなわち導電膜２５の幅Ｗｄを広く保つことができる。更に、第３の領域１１３のうち凸部４６１の直下を除く他の部分においては、戻り電流Ｊｒの進行方向における第３の領域１１３の幅を狭く保つことができる。これによって、第２の領域１１２の幅、すなわち導電膜２５の幅Ｗｄをより広く保つことができる。したがって、ワイヤ７１の長さ、すなわちインダクタンスの大きさの自由度を高めつつ、高周波信号の減衰を効果的に低減することができる。
　本変形例において、金属パッド４５の凸部４５１と、金属パッド４６の凸部４６１とのうちいずれか一方のみが設けられてもよい。すなわち、本変形例の金属パッド４５（又は金属パッド４６）と、上記実施形態の金属パッド４２（又は金属パッド４１）とが互いに組み合わせられてもよい。その場合、導電膜２５においても、凹部２５１及び２５２のうちいずれか一方のみが設けられる。
　（第３変形例）
　図３８は、上記実施形態の第３変形例に係る受動素子としてのキャパシタ４の構造を示す断面図である。図３９は、キャパシタ４の平面図である。本変形例のキャパシタ４は、下記の点で上記実施形態のキャパシタ１と相違し、他の点で一致する。
　キャパシタ４は、上記実施形態の導電膜２１の代わりに、導電膜２４を備える。導電膜２４は、半導体基板１０の主面１１において、第１の領域１１１、第２の領域１１２及び第３の領域１１３を含む領域上に設けられている。図示例では、導電膜２４は、半導体基板１０の主面１１の全面に設けられている。導電膜２４は、半導体基板１０の主面１１とオーミック接続している。導電膜２４は、半導体基板１０の電気抵抗率よりも小さい電気抵抗率を有する。導電膜２４の構成材料は、例えば、導電膜２１の構成材料として例示したものの中から選択される。導電膜２４の厚さは、例えば、導電膜２１の厚さＴｄのために例示された数値範囲に含まれる。
　本変形例において、絶縁膜３１は、第１の領域１１１上であって且つ導電膜２４上に設けられている。絶縁膜３２は、第３の領域１１３上であって且つ導電膜２４上に設けられている。導電膜２４のうち第２の領域１１２上の部分の上面は、絶縁膜３１及び３２から露出している。
　本変形例のキャパシタ４が導電性のベース６０上に搭載されると、導電膜２４が半導体基板１０を介してベース６０と電気的に接続されてベース６０と同電位となるので、導電膜２４と金属パッド４１，４２との間でキャパシタンスが得られる。このキャパシタンスは、金属パッド４１，４２の面積と、金属パッド４１，４２から導電膜２４までの距離、典型的には絶縁膜３１，３２の厚さとに依存する。したがって、金属パッド４１，４２がワイヤ７１，７２によって半導体素子の信号端子と接続される場合、その信号端子における入力インピーダンス或いは出力インピーダンスを整合することができる。
　本変形例では、半導体基板１０の主面１１に接する導電膜２４が、第１の領域１１１から、第２の領域１１２を経て、第３の領域１１３にわたって設けられている。したがって、高周波の戻り電流Ｊｒ（図３１を参照）は、第１の領域１１１、第２の領域１１２、及び第３の領域１１３のいずれにおいても、導電膜２４内を主に流れる。これにより、半導体基板１０の十分な幅Ｗａ（図２を参照）を確保しつつ、半導体基板１０内における戻り電流Ｊｒの経路を短くすることができる。よって、本変形例によれば、高周波信号の減衰を抑制することができる。
　本変形例のように、キャパシタ４は、第１の領域１１１上に設けられた絶縁膜３１及び金属パッド４１に加えて、第３の領域１１３上に設けられた絶縁膜３２及び金属パッド４２を備えてもよい。そして、第２の領域１１２は、第１の領域１１１と第３の領域１１３との間に位置してもよい。この場合、金属パッド４１と金属パッド４２とをワイヤ７１によって接続することにより、２段のキャパシタ部分及びその間のインダクタンスを有する整合回路を単一のキャパシタ素子によって実現することができる。
　（第２実施形態）
　図４０は、第２実施形態に係る電子装置５の構成を示す平面図である。図４１は、図４０のXXXXI－XXXXI線に沿った断面を示す図である。本実施形態に係る電子装置５は、例えば１００ＭＨｚ以上といった基本周波数を有する高周波信号を入力し、その高周波信号を増幅して出力する。電子装置５は、筐体６３と、入力整合回路１０１と、トランジスタ素子１０２と、出力整合回路１０３とを備える。筐体６３は、ベース６０と、端壁６４，６５及び側壁６６，６７と、リッド６８（図４１を参照）とを有する。端壁６４，６５及び側壁６６，６７は、例えば多層セラミック材といった絶縁性材料からなり、ベース６０上に設けられている。ベース６０は、略長方形状といった平面形状を有し、入力整合回路１０１、トランジスタ素子１０２、及び出力整合回路１０３を搭載する。端壁６４，６５は方向Ｄ１において並んでおり、方向Ｄ２に沿って延びている。側壁６６，６７は方向Ｄ２において並んでおり、方向Ｄ１に沿って延びている。筐体６３は、高周波信号を入力する信号入力端子６３１と、増幅後の高周波信号を出力する信号出力端子６３２とを更に有する。信号入力端子６３１は端壁６４に設けられており、信号出力端子６３２は端壁６５に設けられている。
　入力整合回路１０１、トランジスタ素子１０２、及び出力整合回路１０３は方向Ｄ１においてこの順に並んでいる。入力整合回路１０１、トランジスタ素子１０２、及び出力整合回路１０３は、方向Ｄ１において端壁６４と端壁６５との間に配置され、方向Ｄ２において側壁６６と側壁６７との間に配置されている。入力整合回路１０１、トランジスタ素子１０２、及び出力整合回路１０３は、端壁６４，６５及び側壁６６，６７に囲まれている。リッド６８は、端壁６４，６５及び側壁６６，６７の上面に配置され、入力整合回路１０１、トランジスタ素子１０２、及び出力整合回路１０３を収容する空間を気密に封止する。リッド６８は、例えばセラミック製または金属製である。
　トランジスタ素子１０２は、本実施形態における半導体素子の例であり、例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。トランジスタ素子１０２は、方向Ｄ１において入力整合回路１０１と出力整合回路１０３との間に配置されている。トランジスタ素子１０２は、例えば高周波増幅用の複数のトランジスタを内蔵している。トランジスタ素子１０２は、半導体基板１０２０と、信号用電極である複数の信号入力電極１０２１及び複数の信号出力電極１０２２と、接地電極１０２３（図４１を参照）とを有する。複数の信号入力電極１０２１は、半導体基板１０２０の主面における入力整合回路１０１寄りの端縁において、方向Ｄ２に沿って並んでいる。複数の信号出力電極１０２２は、半導体基板１０２０の主面における出力整合回路１０３寄りの端縁において、方向Ｄ２に沿って並んでいる。接地電極１０２３は半導体基板１０２０の裏面に設けられている。一例では、信号入力電極１０２１はトランジスタの制御端子（ゲート）に接続され、信号出力電極１０２２はトランジスタの一方の電流端子（ドレイン）に接続され、接地電極１０２３はトランジスタの他方の電流端子（ソース）に接続されている。接地電極１０２３は、図示しない導電性ペーストによってベース６０の搭載面６１に導電接合されている。
　入力整合回路１０１は、第１実施形態のキャパシタ１と、複数のワイヤ７１（第１のワイヤ）と、複数のワイヤ７２（第２のワイヤ）と、複数のワイヤ７３とを有する。キャパシタ１の金属パッド４１と金属パッド４２とは、複数のワイヤ７１によって互いに電気的に接続されている。キャパシタ１の金属パッド４１は、複数のワイヤ７２によって、トランジスタ素子１０２の複数の信号入力電極１０２１と電気的に接続されている。キャパシタ１の金属パッド４２は、複数のワイヤ７３によって筐体６３の信号入力端子６３１と電気的に接続されている。キャパシタ１の裏面金属膜５１は、図示しない導電性ペーストによってベース６０の搭載面６１に導電接合されている。金属パッド４１及び４２が有するキャパシタンス、並びにワイヤ７１，７２，７３が有するインダクタンスによって、トランジスタ素子１０２の入力インピーダンスが整合される。入力整合回路１０１は、第１実施形態のキャパシタ１の代わりに、第１変形例のキャパシタ２、第２変形例のキャパシタ３、又は第４変形例のキャパシタ４を有してもよい。
　出力整合回路１０３は、図２５に示されたキャパシタ９０と、複数のワイヤ７６と、複数のワイヤ７７とを有する。出力整合回路１０３の金属パッド９２は、複数のワイヤ７６によってトランジスタ素子１０２の信号出力電極１０２２と電気的に接続されるとともに、複数のワイヤ７７によって筐体６３の信号出力端子６３２と電気的に接続されている。キャパシタ９０の裏面金属膜９７は、図示しない導電性ペーストによってベース６０の搭載面６１に導電接合されている。金属パッド９２が有するキャパシタンス、並びにワイヤ７６，７７が有するインダクタンスによって、トランジスタ素子１０２の出力インピーダンスが整合される。出力整合回路１０３は、キャパシタ９０の代わりに、図２４に示されたセラミックキャパシタ、第１実施形態のキャパシタ１、第１変形例のキャパシタ２、第２変形例のキャパシタ３、又は第４変形例のキャパシタ４を有してもよい。
　本実施形態の電子装置５によれば、入力整合回路１０１が第１実施形態のキャパシタ１、第１変形例のキャパシタ２、第２変形例のキャパシタ３、又は第４変形例のキャパシタ４を有することによって、高周波信号の減衰を抑制することができる。出力整合回路１０３が第１実施形態のキャパシタ１、第１変形例のキャパシタ２、第２変形例のキャパシタ３、又は第４変形例のキャパシタ４を有する場合には、高周波信号の減衰を更に抑制することができる。
　（第３実施形態）
　図４２は、第３実施形態に係る電子装置６の構成を示す平面図である。図４２では、理解の容易の為、パッケージのリッドの図示が省略されている。本実施形態に係る電子装置６は、高周波信号を入力し、該高周波信号を増幅して出力する。図４２に示されるように、電子装置６は、筐体６３、２つのトランジスタ素子１０２、分岐回路基板１０６及び１０７、２つの入力整合回路１０１、２つの出力整合回路１０３、並びに合波回路基板１０８及び１０９を備える。筐体６３、各入力整合回路１０１、各トランジスタ素子１０２、及び各出力整合回路１０３の構成及び配置は、第２実施形態と同様である。
　分岐回路基板１０６，１０７は、方向Ｄ１において互いに並んでおり、方向Ｄ１において信号入力端子６３１と入力整合回路１０１との間に配置されている。分岐回路基板１０６は信号入力端子６３１側に位置し、分岐回路基板１０７は入力整合回路１０１側に位置する。分岐回路基板１０６は、セラミック製の基板１０６１と、基板１０６１の主面上に設けられた分岐回路１０６２とを有する。同様に、分岐回路基板１０７は、セラミック製の基板１０７１と、基板１０７１の主面上に設けられた分岐回路１０７２とを有する。基板１０６１，１０７１の裏面には図示しない金属膜が固着しており、該金属膜が金属ペーストによってベース６０と接合される。
　分岐回路１０６２及び１０７２は、入力整合回路１０１に対する分岐回路である。分岐回路１０６２は、基板１０６１の主面上に設けられた配線パターン１０６３を含む。配線パターン１０６３は、ワイヤ７０１によって信号入力端子６３１と電気的に接続されている。配線パターン１０６３は、ワイヤ７０１との接続点を起点として二方に分岐する。分岐回路１０７２は、基板１０７１の主面上に設けられた２つの配線パターン１０７３を含む。各配線パターン１０７３は、配線パターン１０６３の分岐した２つの端部それぞれと、ワイヤ７０２を介して電気的に接続されている。各配線パターン１０７３は、ワイヤ７０２との接続点を起点として分岐を繰り返し、最終的にそれぞれ４個の金属パッド１０７０に至る。互いに隣り合う金属パッド１０７０同士は、膜抵抗１０７４を介して互いに接続されており、ウィルキンソン型カプラを構成する。金属パッド１０７０は、ワイヤ７３によって入力整合回路１０１の金属パッド４２と電気的に接続されている。
　合波回路基板１０８，１０９は、方向Ｄ１において互いに並んでおり、方向Ｄ１において出力整合回路１０３と信号出力端子６３２との間に配置されている。合波回路基板１０８は出力整合回路１０３側に位置し、合波回路基板１０９は信号出力端子６３２側に位置する。合波回路基板１０８は、セラミック製の基板１０８１と、基板１０８１の主面上に設けられた合波回路１０８２とを有する。同様に、合波回路基板１０９は、セラミック製の基板１０９１と、基板１０９１の主面上に設けられた合波回路１０９２とを有する。基板１０８１，１０９１の裏面には図示しない金属膜が固着しており、該金属膜が金属ペーストによってベース６０と接合される。
　合波回路１０８２及び１０９２は、出力整合回路１０３に対する合波回路である。合波回路１０８２は、基板１０８１の主面上に設けられた２つの配線パターン１０８３を含む。各配線パターン１０８３は、それぞれ４つの金属パッド１０８０を含む。互いに隣り合う金属パッド１０８０同士は、膜抵抗１０８４を介して互いに接続されており、ウィルキンソン型カプラを構成する。各金属パッド１０８０は、ワイヤ７７を介して、出力整合回路１０３の金属パッド９２と電気的に接続されている。各配線パターン１０８３は、４つの金属パッド１０８０から結合を繰り返しつつ、最終的にワイヤ７０３との接続点に至る。各配線パターン１０８３は、ワイヤ７０３を介して、合波回路１０９２の配線パターン１０９３が有する２つの端部それぞれと電気的に接続されている。配線パターン１０９３の中央部は、ワイヤ７０４を介して信号出力端子６３２と電気的に接続されている。
　本実施形態の電子装置６によれば、第２実施形態と同様に、入力整合回路１０１が第１実施形態のキャパシタ１、第１変形例のキャパシタ２、第２変形例のキャパシタ３、又は第４変形例のキャパシタ４を備えることによって、高周波信号の減衰を抑制することができる。
　本開示による受動素子及び電子装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態及び各変形例を、必要な目的及び効果に応じて互いに組み合わせてもよい。第３の領域１１３、絶縁膜３２、金属パッド４２及びワイヤ７１は、必要に応じて省かれてもよい。その場合、ワイヤ７３の一端は金属パッド４１にボンディングされる。
１，２，３，４…キャパシタ（受動素子）
５，６…電子装置
１０…半導体基板
１１…主面
１２…裏面
１３，１４…側面
２１，２２，２１Ａ，２１Ｂ，２４，２５…導電膜
２３…膜
３１，３２，３３…絶縁膜
４１，４２，４３，４５，４６…金属パッド
４４…膜
５１…裏面金属膜
６０…ベース
６１…搭載面
６３…筐体
６４，６５…端壁
６６，６７…側壁
６８…リッド
７１，７２，７３，７５，７６，７７…ワイヤ
７４…導電性ペースト
８１…ＳｉＮ膜
８２，８４，８５…レジスト
８３…ＳｉＮマスク
９０…キャパシタ
９１…セラミック基板
９２…金属パッド
９５…半導体基板
９６…絶縁膜
９７…裏面金属膜
１０１…入力整合回路
１０２…トランジスタ素子
１０３…出力整合回路
１０６，１０７…分岐回路基板
１０８，１０９…合波回路基板
１１１…第１の領域
１１２…第２の領域
１１３…第３の領域
１１４…第４の領域
１１５…第５の領域
２１１…Ｔｉ膜
２１２…Ａｕ膜
２１３…Ｐｔ膜
２５１，２５２…凹部
４５１，４６１…凸部
６３１…信号入力端子
６３２…信号出力端子
７０１，７０２，７０３，７０４…ワイヤ
８２１，８４１，８４２，８５１…感光部
８３１，８３２…開口
９５１…領域
１０２０…半導体基板
１０２１…信号入力電極
１０２２…信号出力電極
１０２３…接地電極
１０６１，１０７１，１０８１，１０９１…基板
１０６２，１０７２…分岐回路
１０６３，１０７３…配線パターン
１０７０，１０８０…金属パッド
１０７４，１０８４…膜抵抗
１０８２，１０９２…合波回路
１０８３，１０９３…配線パターン
Ｄ１，Ｄ２…方向
Ｇ１，Ｇ２，Ｇ３…曲線
Ｇａ…隙間
Ｊｒ…戻り電流
Ｊｓ…信号電流

Claims (12)

  1. 　ｐ型又はｎ型の導電型を有し、主面及び裏面を有する半導体基板と、
    　前記半導体基板の前記主面における第１の領域上に設けられた第１の絶縁膜と、
    　前記第１の絶縁膜上に設けられた第１の金属パッドと、
    　前記第１の金属パッドから第１方向に延びている第１の導電体と、
    　前記半導体基板の前記主面において前記第１の領域と前記第１方向に隣接する第２の領域上に設けられ、前記半導体基板の前記主面とオーミック接続し、前記半導体基板の電気抵抗率よりも小さい電気抵抗率を有する第１の導電膜と、
    　を備える、受動素子。
  2. 　前記半導体基板の前記主面において前記第２の領域と前記第１方向に隣接する第３の領域上に設けられた第２の絶縁膜と、
    　前記第２の絶縁膜上に設けられた第２の金属パッドと、
    　を更に備え、
    　前記第２の領域は、前記第１の領域と前記第３の領域との間に位置する、請求項１に記載の受動素子。
  3. 　前記第１の金属パッドは、前記第２の金属パッドに向けて突出する第１の凸部を有し、
    　前記第１の導電膜は、前記第１の凸部を三方から囲む第１の凹部を有する、請求項２に記載の受動素子。
  4. 　前記第２の金属パッドは、前記第１の凸部に向けて突出する第２の凸部を有し、
    　前記第１の導電膜は、前記第２の凸部を三方から囲む第２の凹部を更に有する、請求項３に記載の受動素子。
  5. 　前記半導体基板の前記主面における第４の領域上に設けられ、前記半導体基板の前記主面とオーミック接続し、前記半導体基板の電気抵抗率よりも小さい電気抵抗率を有する第２の導電膜と、
    　前記半導体基板の前記主面における第５の領域上に設けられた第３の絶縁膜と、
    　前記第３の絶縁膜上に設けられた第３の金属パッドと、
    　を更に備え、
    　前記第１の領域、前記第２の領域、前記第３の領域、前記第４の領域、及び前記第５の領域は、前記第１方向に沿ってこの順に並んでいる、請求項２から請求項４のいずれか１項に記載の受動素子。
  6. 　前記第１方向における前記第１の導電膜の幅が、同方向における前記第１の金属パッドの幅より大きい、請求項１から請求項５のいずれか１項に記載の受動素子。
  7. 　ｐ型又はｎ型の導電型を有し、主面及び裏面を有する半導体基板と、
    　前記半導体基板の前記主面において、第１の領域及び前記第１の領域と第１方向に隣接する第２の領域を含む領域上に設けられ、前記半導体基板の前記主面と接し、前記半導体基板の電気抵抗率よりも小さい電気抵抗率を有する導電膜と、
    　前記第１の領域上であって前記導電膜上に設けられた第１の絶縁膜と、
    　前記第１の絶縁膜上に設けられた第１の金属パッドと、
    　前記第１の金属パッドから前記第１方向に延びている第１の導電体と、
    　を備える、受動素子。
  8. 　前記半導体基板の前記裏面上に設けられ、前記半導体基板と接する裏面金属膜を更に備える、請求項１から請求項７のいずれか１項に記載の受動素子。
  9. 　前記半導体基板の電気抵抗率は１．０×１０－４Ω・ｃｍ以上１Ω・ｃｍ以下である、請求項１から請求項８のいずれか１項に記載の受動素子。
  10. 　前記第１の金属パッドは、前記第１方向と交差する第２方向に沿って延在し、
    　前記第２方向における前記第１の金属パッドの長さは、前記第１方向における前記第１の金属パッドの幅よりも大きい、請求項１から請求項９のいずれか１項に記載の受動素子。
  11. 　信号端子及び導電性のベースを有する筐体と、
    　信号用電極、及び前記ベースに導電接合された接地電極を有し、前記ベース上に搭載された半導体素子と、
    　前記ベース上に搭載された、請求項１から請求項１０のいずれか１項に記載の受動素子と、を備え、
    　前記受動素子の前記第１の金属パッドは、第２の導電体によって前記信号端子と電気的に接続され、
    　前記受動素子の前記半導体基板は、前記ベースと導電接合されている、電子装置。
  12. 　
    　信号端子及び導電性のベースを有する筐体と、
    　信号用電極、及び前記ベースに導電接合された接地電極を有し、前記ベース上に搭載された半導体素子と、
    　前記ベース上に搭載され、ｐ型又はｎ型の導電型を有し、主面及び裏面を有する半導体基板と、前記半導体基板の前記主面における第１の領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１の金属パッドと、前記第１の金属パッドに接続し、前記第１の金属パッドから第１方向に延びている第１の導電体と、前記半導体基板の前記主面において前記第１の領域と前記第１方向に隣接し前記第１の導電体の下に位置する第２の領域上に設けられ、前記半導体基板の前記主面とオーミック接続し、前記半導体基板の電気抵抗率よりも小さい電気抵抗率を有する第１の導電膜と、前記第２の領域と前記第１方向に隣接する第３の領域上に設けられた第２の絶縁膜と、前記第１の導電体と接続し、前記第２の絶縁膜上に設けられた第２の金属パッドと、を有する受動素子と、
    　前記受動素子の前記第１の金属パッドと前記信号端子とを電気的に接続する第２の導電体と、
    　前記受動素子の前記第２の金属パッドと前記半導体素子の前記信号用電極とを電気的に接続する第３の導電体と、
    　を備える、電子装置。
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