CN117461133A - 无源元件以及电子装置 - Google Patents

无源元件以及电子装置 Download PDF

Info

Publication number
CN117461133A
CN117461133A CN202280041264.4A CN202280041264A CN117461133A CN 117461133 A CN117461133 A CN 117461133A CN 202280041264 A CN202280041264 A CN 202280041264A CN 117461133 A CN117461133 A CN 117461133A
Authority
CN
China
Prior art keywords
semiconductor substrate
region
metal pad
main surface
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280041264.4A
Other languages
English (en)
Inventor
川崎贤人
森拓磨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of CN117461133A publication Critical patent/CN117461133A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

无源元件具备：半导体基板、第一绝缘膜、第一金属焊盘、第一导电体以及第一导电膜。半导体基板具有p型或n型的导电型，具有主面和背面。第一绝缘膜设于半导体基板的主面中的第一区域上。第一金属焊盘设于第一绝缘膜上。第一导电体从第一金属焊盘起在第一方向上延伸。第一导电膜设于半导体基板的主面中与第一区域在第一方向上邻接的第二区域上。第一导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。

Description

无源元件以及电子装置
技术领域
本公开涉及无源元件以及电子装置。本申请主张基于在2021年6月11日提出申请的日本申请第2021－098158号的优先权，并引用所述日本申请所记载的所有记载内容。
背景技术
专利文献1公开了半导体装置及其封装件的构成。该半导体装置具备半导体芯片和电路基板。半导体芯片和电路基板收纳于封装件。电路基板由陶瓷等构成。在电路基板上形成有：分配和合成功率的电路、匹配晶体管的输入输出阻抗的电路、以及将分配和合成功率的电路与匹配输入输出阻抗的电路相互连接的表面布线。封装件具有输入用引线和输入用接线焊盘。电路基板通过接合线与输入用接线焊盘连接。电路基板通过其他接合线与半导体芯片连接。
现有技术文献
专利文献
专利文献1：日本特开平10－294401号公报
发明内容
发明所要解决的问题
在例如放大装置这样的电子装置中，有时使用电容器等无源元件。在输入输出具有例如100MHz以上的频率的高频信号的电子装置的情况下，电容器用于使内置于电子装置的半导体元件的输入阻抗和输出阻抗匹配。作为一个例子，如上述的专利文献1所记载的构成那样，通过将具有陶瓷基板和设于陶瓷基板上的金属焊盘的构件配置于导电性的基座上，能在金属焊盘与基座之间得到电容。在该情况下，基座被规定为恒电位、例如与半导体元件共用的接地电位，金属焊盘通过引线等与半导体元件的信号输入端子或信号输出端子连接。
在此，考虑使用在半导体基板上形成有绝缘膜的基板来代替陶瓷基板。例如，在硅基板上形成氧化硅膜并在该氧化硅膜上具有金属焊盘的电容器被称为MOS电容器。当将在半导体基板上具有绝缘膜并进一步在该绝缘膜上具有金属焊盘的电容器用于高频用的电子装置时，产生以下的问题。当信号在金属焊盘中传播时，返回电流流过搭载该电容器的导电性的基座。在信号频率较低的情况下，该返回电流主要流过基座的内部，几乎不流过半导体基板。相对于此，在信号频率较高的情况下，例如为100MHz以上的情况下，由于所谓的趋肤效应(skin effect)，返回电流主要流过半导体基板的上表面附近。在该情况下，返回电流受到半导体基板的电阻的影响，高频信号衰减。
本公开的目的在于，在半导体基板上具有绝缘膜、在绝缘膜上具有金属焊盘的无源元件中，抑制高频信号的衰减。
用于解决问题的方案
本公开的第一无源元件具备：半导体基板、第一绝缘膜、第一金属焊盘、第一导电体以及第一导电膜。半导体基板具有p型或n型的导电型，具有主面和背面。第一绝缘膜设于半导体基板的主面中的第一区域上。第一金属焊盘是设于第一绝缘膜上的金属焊盘。第一导电体从第一金属焊盘起在第一方向上延伸。第一导电膜设于半导体基板的主面中与第一区域在第一方向上邻接的第二区域上。第一导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。
本公开的第二无源元件具备：半导体基板、导电膜、第一绝缘膜、第一金属焊盘以及第一导电体。半导体基板具有p型或n型的导电型，具有主面和背面。导电膜设于半导体基板的主面中包括第一区域和与第一区域在第一方向上邻接的第二区域的区域上。导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。第一绝缘膜设于第一区域上且设于导电膜上。第一金属焊盘是设于第一绝缘膜上的金属焊盘。第一导电体从第一金属焊盘起在第一方向上延伸。
本公开的电子装置具备：壳体、半导体元件、无源元件、第二导电体以及第三导电体。壳体具有信号端子和导电性的基座。半导体元件具有信号用电极和导电接合于基座的接地电极，搭载于基座上。无源元件具有：半导体基板、第一绝缘膜、第一金属焊盘、第一导电体、第一导电膜、第二绝缘膜以及第二金属焊盘。半导体基板搭载于基座上，具有p型或n型的导电型，具有主面和背面。第一绝缘膜设于半导体基板的主面中的第一区域上。第一金属焊盘设于第一绝缘膜上。第一导电体连接于第一金属焊盘，从第一金属焊盘起在第一方向上延伸。第一导电膜设于第二区域上。第二区域在半导体基板的主面中与第一区域在第一方向上邻接且位于第一导电体之下。第一导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。第二绝缘膜设于与第二区域在第一方向上邻接的第三区域上。第二金属焊盘与第一导电体连接，设于第二绝缘膜上。第二导电体将无源元件的第一金属焊盘与信号端子电连接。第三导电体将无源元件的第二金属焊盘与半导体元件的信号用电极电连接。
发明效果
根据本公开，能在半导体基板上具有绝缘膜、在绝缘膜上具有金属焊盘的无源元件中，抑制高频信号的衰减。
附图说明
图1是表示第一实施方式的电容器的结构的剖视图。
图2是第一实施方式的电容器的俯视图。
图3是表示半导体基板为硅基板的情况下的导电膜的构成例的示意图。
图4是表示半导体基板为硅基板的情况下的导电膜的构成例的示意图。
图5是表示电容器的制造方法中的工序的剖视图。
图6是表示电容器的制造方法中的工序的剖视图。
图7是表示电容器的制造方法中的工序的剖视图。
图8是表示电容器的制造方法中的工序的剖视图。
图9是表示电容器的制造方法中的工序的剖视图。
图10是表示电容器的制造方法中的工序的剖视图。
图11是表示电容器的制造方法中的工序的剖视图。
图12是表示电容器的制造方法中的工序的剖视图。
图13是表示电容器的制造方法中的工序的剖视图。
图14是表示电容器的制造方法中的工序的剖视图。
图15是表示电容器的制造方法中的工序的剖视图。
图16是表示电容器的制造方法中的工序的剖视图。
图17是表示电容器的制造方法中的工序的剖视图。
图18是表示电容器的制造方法中的工序的剖视图。
图19是表示电容器的制造方法中的工序的剖视图。
图20是表示电容器的制造方法中的工序的剖视图。
图21是表示电容器的制造方法中的工序的剖视图。
图22是表示电容器的制造方法中的工序的剖视图。
图23是表示电容器的制造方法中的工序的剖视图。
图24是表示陶瓷电容器的结构的剖视图。
图25是表示在半导体基板上具有绝缘膜的电容器的剖视图。
图26是表示返回电流的路径的图。
图27是表示在半导体基板由硅构成的情况下的趋肤厚度(skin depth)与信号频率之间的关系的曲线图。
图28是表示将两个具有图25所示的构成的电容器并排的例子的图。
图29是表示使绝缘膜的厚度变薄并且减小半导体基板的宽度的构成的图。
图30是表示两个电容器的半导体基板共用的构成的图。
图31是表示第一实施方式的电容器中的返回电流的路径的图。
图32是表示RF放大器的S21透射特性的曲线图。
图33是表示第一变形例的电容器的结构的剖视图。
图34是第一变形例的电容器的俯视图。
图35是表示第二变形例的电容器的俯视图。
图36是表示将引线连接于第二变形例的电容器的金属焊盘的形态的俯视图。
图37是表示将引线连接于第二变形例的电容器的金属焊盘的形态的俯视图。
图38是表示第三变形例的电容器的结构的剖视图。
图39是第三变形例的电容器的俯视图。
图40是表示第二实施方式的电子装置的构成的俯视图。
图41是表示沿着图40的XXXXI－XXXXI线的剖面的图。
图42是表示第三实施方式的电子装置的构成的俯视图。
具体实施方式
[本公开的实施方式的说明]
一个实施方式的第一无源元件具备：半导体基板、第一绝缘膜、第一金属焊盘、第一导电体以及第一导电膜。半导体基板具有p型或n型的导电型，具有主面和背面。第一绝缘膜设于半导体基板的主面中的第一区域上。第一金属焊盘是设于第一绝缘膜上的金属焊盘。第一导电体从第一金属焊盘起在第一方向上延伸。第一导电膜设于半导体基板的主面中与第一区域在第一方向上邻接的第二区域上。第一导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。
当该第一无源元件搭载于导电性的基座上时，半导体基板与基座电连接而成为与基座相同的电位，因此在半导体基板与第一金属焊盘之间得到电容。该电容取决于第一金属焊盘的面积和从第一金属焊盘至半导体基板为止的距离(典型的是第一绝缘膜的厚度)。因此，在第一金属焊盘通过接合线与半导体元件的信号端子连接的情况下，通过适当地决定第一金属焊盘的面积和从第一金属焊盘至半导体基板为止的距离，能使该信号端子的输入阻抗或输出阻抗匹配。
在此，考虑假如不存在第一导电膜的情况。如上所述，在信号频率较高的情况下，由于所谓的趋肤效应，返回电流主要流过半导体基板的上表面即主面附近。并且，返回电流受到半导体基板所具有的电阻的影响，高频信号衰减。为了减小该高频信号的衰减的程度，尽可能减小半导体基板在返回电流的行进方向上的宽度，换言之，尽可能缩短返回电流在半导体基板内的路径是有效的。然而，半导体基板的宽度越减小，半导体基板越容易产生裂缝，并且在组装电子装置时容易引起旋转偏移，因此无源元件的处理变得越难。
针对该问题，在上述第一无源元件中，在半导体基板的主面上，除了设有用于得到电容的第一绝缘膜和第一金属焊盘以外，还设有第一导电膜。第一导电膜与第一绝缘膜和第一金属焊盘并排设置，与半导体基板的主面欧姆连接。高频的返回电流在第一区域主要流过半导体基板的主面附近，而在第二区域主要流过与半导体基板的主面欧姆连接的第一导电膜内。由此，能确保半导体基板的足够的宽度，并且缩短返回电流在半导体基板内的路径。因此，根据上述第一无源元件，能抑制高频信号的衰减。
也可以是，第一无源元件还具备：第二绝缘膜，设于半导体基板的主面中与第二区域并排的第三区域上；以及第二金属焊盘，设于第二绝缘膜上。也可以是，第二区域位于第一区域与第三区域之间。在该情况下，通过引线来连接第一金属焊盘与第二金属焊盘，由此能利用单一的电容器元件来实现具有两级电容器部分及其之间的电感的匹配电路。
也可以是，第一金属焊盘具有朝向第二金属焊盘突出的第一凸部。也可以是，第一导电膜具有从三个方向围住第一凸部的第一凹部。在该情况下，能够将连接第一金属焊盘与第二金属焊盘的引线的一端接合于第一凸部，引线的长度的可调整范围扩大。此外，在第一区域中的除了第一凸部的正下方以外的其他部分中，能将第一区域在电流的行进方向上的宽度保持得窄。由此，能将第二区域的宽度、即第一导电膜的宽度保持得宽。因此，能提高引线的长度、即电感的大小的自由度，并且有效地减少高频信号的衰减。
也可以是，第二金属焊盘具有朝向第一凸部突出的第二凸部。也可以是，第一导电膜还具有从三个方向围住第二凸部的第二凹部。在该情况下，能够将连接第一金属焊盘与第二金属焊盘的引线的另一端接合于第二凸部，引线的长度的可调整范围进一步扩大。此外，在第三区域中的除了第二凸部的正下方以外的其他部分中，能将第三区域在电流的行进方向上的宽度保持得窄。由此，能将第二区域的宽度、即第一导电膜的宽度保持得宽。因此，能进一步提高引线的长度、即电感的大小的自由度，并且有效地减少高频信号的衰减。
也可以是，第一无源元件还具备：第二导电膜、第三绝缘膜以及第三金属焊盘。第二导电膜设于半导体基板的主面中的第四区域上。第二导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。第三绝缘膜设于半导体基板的主面中的第五区域上。第三金属焊盘是设于第三绝缘膜上的金属焊盘。并且，也可以是，第一区域、第二区域、第三区域、第四区域以及第五区域沿着第一方向依次排列。在该情况下，通过引线来连接第一金属焊盘与第二金属焊盘，通过另一引线来连接第二金属焊盘与第三金属焊盘，由此能利用单一的电容器元件来实现具有三级电容器部分及它们之间的电感的匹配电路。
也可以是，第一导电膜在第一方向上的宽度大于第一金属焊盘在第一方向上的宽度。这样，通过减小第一金属焊盘的宽度而且增大第一导电膜的宽度，能缩短返回电流的路径中的半导体基板内的部分，延长第一导电膜内的部分。因此，能确保半导体基板的足够的宽度，并且有效地减少高频信号的衰减。
也可以是，第一导电膜由金属构成。在该情况下，能容易地形成具有比半导体基板的电阻率小的电阻率的第一导电膜。
也可以是，半导体基板为硅基板，第一导电膜包括与硅基板相接的Ti膜和设于Ti膜上的Au膜。在该情况下，能将半导体基板与第一导电膜牢固地接合，提高无源元件的可靠性。需要说明的是，半导体基板也可以是砷化镓(GaAs)基板。
一个实施方式的第二无源元件具备：半导体基板、导电膜、第一绝缘膜、第一金属焊盘以及第一导电体。半导体基板具有p型或n型的导电型，具有主面和背面。导电膜设于半导体基板的主面中包括第一区域和与第一区域在第一方向上邻接的第二区域的区域上。导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。第一绝缘膜设于第一区域上且设于导电膜上。第一金属焊盘是设于第一绝缘膜上的金属焊盘。第一导电体从第一金属焊盘起在第一方向上延伸。
当该第二无源元件搭载于导电性的基座上时，导电膜经由半导体基板与基座电连接而成为与基座相同的电位，因此在导电膜与第一金属焊盘之间得到电容。该电容取决于第一金属焊盘的面积和从第一金属焊盘至导电膜为止的距离(典型的是第一绝缘膜的厚度)。因此，在第一金属焊盘通过接合线与半导体元件的信号端子连接的情况下，通过适当地决定第一金属焊盘的面积和从第一金属焊盘至导电膜为止的距离，能使该信号端子的输入阻抗或输出阻抗匹配。
在该第二无源元件中，与半导体基板的主面相接的导电膜被设为从设有用于得到电容的第一绝缘膜和第一金属焊盘的第一区域延至第二区域。因此，高频的返回电流在第一区域和第二区域这两个区域主要流过导电膜内。由此，能确保半导体基板的足够的宽度，并且缩短返回电流在半导体基板内的路径。因此，根据上述第二无源元件，能抑制高频信号的衰减。
也可以是，第二无源元件还具备：第二绝缘膜，设于半导体基板的主面中与第二区域在第一方向上邻接的第三区域上且设于导电膜上；以及第二金属焊盘，设于第二绝缘膜上。也可以是，第二区域位于第一区域与第三区域之间。在该情况下，通过引线来连接第一金属焊盘与第二金属焊盘，由此能利用单一的电容器元件来实现具有两级电容器部分及其之间的电感的匹配电路。
也可以是，第一无源元件和第二无源元件还具备：背面金属膜，设于半导体基板的背面上，与半导体基板相接。在该情况下，能使用导电性膏等容易且牢固地接合背面金属膜和基座。
也可以是，半导体基板的电阻率为1.0×10－4Ω·cm以上且1Ω·cm以下。上述的第一无源元件和第二无源元件在使用具有这样的电阻率的半导体基板的情况下特别有效。
也可以是，第一金属焊盘沿着与第一方向交叉的第二方向延伸，第一金属焊盘在第二方向上的长度大于第一金属焊盘在第一方向上的宽度。这样，第一金属焊盘具有在第二方向上较长的平面形状，其中，所述第二方向与第一方向交叉、即与电流的行进方向交叉，由此抑制信号电流和返回电流的电流密度，因此能用于大功率用的电子装置。在该情况下，也可以是，第一金属焊盘在第二方向上的长度为第一金属焊盘在第一方向上的宽度的10倍以上。
一个实施方式的第一电子装置具备：壳体、半导体元件以及上述任一个无源元件。壳体具有信号端子和导电性的基座。半导体元件具有信号用电极和导电接合于基座的接地电极，搭载于基座上。无源元件搭载于基座上。无源元件的第一金属焊盘通过第一引线与信号端子电连接，并且通过第二引线与半导体元件的信号用电极电连接。无源元件的半导体基板与基座导电接合。根据该电子装置，通过具备上述任一个无源元件，能抑制高频信号的衰减。
一个实施方式的第二电子装置具备：壳体、半导体元件、无源元件、第二导电体以及第三导电体。壳体具有信号端子和导电性的基座。半导体元件具有信号用电极和导电接合于基座的接地电极，搭载于基座上。无源元件具有：半导体基板、第一绝缘膜、第一金属焊盘、第一导电体、第一导电膜、第二绝缘膜以及第二金属焊盘。半导体基板搭载于基座上，具有p型或n型的导电型，具有主面和背面。第一绝缘膜设于半导体基板的主面中的第一区域上。第一金属焊盘设于第一绝缘膜上。第一导电体连接于第一金属焊盘，从第一金属焊盘起在第一方向上延伸。第一导电膜设于第二区域上。第二区域在半导体基板的主面中与第一区域在第一方向上邻接，位于第一导电体之下。第一导电膜与半导体基板的主面欧姆连接，具有比半导体基板的电阻率小的电阻率。第二绝缘膜设于与第二区域在第一方向上邻接的第三区域上。第二金属焊盘与第一导电体连接，设于第二绝缘膜上。第二导电体将无源元件的第一金属焊盘与信号端子电连接。第三导电体将无源元件的第二金属焊盘与半导体元件的信号用电极电连接。根据该电子装置，能抑制高频信号的衰减。
[本发明的实施方式的详情]
以下，参照附图对本公开的无源元件和电子装置的具体例进行说明。本发明并不限定于这些示例而是由权利要求书示出，意图在于包括与权利要求书等同的含义和范围内的所有变更。在以下的说明中，在附图的说明中对相同的元件标注相同的附图标记，并省略重复的说明。
(第一实施方式)
图1是表示作为第一实施方式的无源元件的电容器1的结构的剖视图。图2是电容器1的俯视图。电容器1例如在放大装置这样的电子装置中用于使半导体元件的输入阻抗和输出阻抗中的一方或双方匹配。电容器1搭载于电子装置所具备的导电性的基座60上。电容器1具备：半导体基板10、导电膜21(第一导电膜)、绝缘膜31(第一绝缘膜)、绝缘膜32(第二绝缘膜)、金属焊盘41(第一金属焊盘)、金属焊盘42(第二金属焊盘)以及背面金属膜51。基座60例如由金属制成，在一个例子中主要包含铜(Cu)。基座60具有平坦的搭载面61。基座60在俯视观察时(换言之，从搭载面61的法线方向观察时)比电容器1大。
半导体基板10是大致长方体状的构件。半导体基板10具有p型或n型的导电型。在一个例子中，半导体基板10是p型或n型的硅(Si)基板。或者，半导体基板10也可以是p型或n型的GaAs基板。半导体基板10的电阻率例如为1.0×10－4Ω·cm以上且1Ω·cm以下。在半导体基板10为硅基板的情况下，这样的电阻率可以通过将n型或p型的杂质浓度设为例如1015cm－3以上且1021cm－3以下来实现。
半导体基板10具有：主面11、与主面11相对的背面12以及一对侧面13、14。主面11的法线方向与搭载面61的法线方向以及半导体基板10的厚度方向一致。背面12与主面11平行。一对侧面13、14在沿着搭载面61的方向D1(第一方向)上相互对置。一对侧面13、14相互平行，与主面11和背面12垂直。
半导体基板10的厚度Ta例如为50μm以上且500μm以下，在一个实施例中为200μm。半导体基板10在方向D1上的宽度Wa例如为400μm以上且2500μm以下，在一个实施例中为1500μm。半导体基板10的高度与宽度之比(Ta/Wa)例如为0.02以上且1.25以下，在一个实施例中为0.13。半导体基板10在方向D2(第二方向)上的长度La例如为1000μm以上且8000μm以下，在一个实施例中为6200μm，其中，方向D2(第二方向)沿着搭载面61且与方向D1正交。半导体基板10的宽度与长度之比(Wa/La)例如为0.05以上且2.5以下，在一个实施例中为0.24。这样，半导体基板10的长度La比半导体基板10的宽度Wa大。
如图1所示，主面11包括第一区域111、第二区域112以及第三区域113。第一区域111、第二区域112以及第三区域113相互分离，在方向D1上依次排列设置。即，在方向D1上，第二区域112位于第一区域111与第三区域113之间。第二区域112与第一区域111在方向D1上邻接。第三区域113与第二区域112在方向D1上邻接。第一区域111沿着半导体基板10的侧面13设置。第三区域113沿着半导体基板10的侧面14设置。
绝缘膜31设于主面11的第一区域111上。绝缘膜32设于主面11的第三区域113上。绝缘膜31和32例如为无机绝缘膜，在一个例子中为氧化硅膜(SiO2膜)。在半导体基板10为硅基板的情况下，氧化硅膜也可以是通过硅基板的表面氧化而形成的膜。绝缘膜31和32的厚度Tb例如为0.1μm以上且5μm以下，在一个实施例中为1μm。绝缘膜31沿着半导体基板10的侧面13设置。绝缘膜32沿着半导体基板10的侧面14设置。
金属焊盘41和42是引线接合用的金属焊盘。金属焊盘41设于绝缘膜31上，沿着半导体基板10的侧面13设置。即，绝缘膜31夹置于金属焊盘41与半导体基板10之间。金属焊盘42设于绝缘膜32上，沿着半导体基板10的侧面14设置。即，绝缘膜32夹置于金属焊盘42与半导体基板10之间。金属焊盘41和42例如由Au、Pt、Ti这样的金属材料构成。
在使用电容器1时，在金属焊盘41的上表面接合具有导电性的引线71(第一导电体)的一端，在金属焊盘42的上表面接合引线71的另一端。引线71从金属焊盘41起沿着方向D1延伸。由此，金属焊盘41与金属焊盘42通过引线71而相互电连接。引线71的长度例如为200μm以上且2000μm以下，在一个实施例中为1600μm。
在金属焊盘41接合具有导电性的另一引线72(第三导电体)的一端。引线72的另一端例如接合于未图示的半导体元件的信号用电极、即信号输入端子或信号输出端子。由此，金属焊盘41通过引线72与半导体元件的信号输入端子或信号输出端子电连接。在金属焊盘42接合具有导电性的又一引线73(第二导电体)的一端。引线73的另一端例如接合于未图示的壳体的信号输入端子或信号输出端子。由此，金属焊盘42通过引线73与壳体的信号输入端子或信号输出端子电连接。
金属焊盘41、42沿着方向D2延伸。金属焊盘41和42在方向D2上的长度Lc比金属焊盘41和42在方向D1上的宽度Wc大。金属焊盘41和42的长度Lc可以为金属焊盘41和42的宽度Wc的10倍以上，也可以为宽度Wc的30倍以上。金属焊盘41和42的长度Lc可以与半导体基板10的长度La相同，也可以比长度La短。
金属焊盘41和42的厚度Tc例如为0.5μm以上且10μm以下，在一个实施例中为5μm。金属焊盘41和42在方向D1上的宽度Wc例如为100μm以上且1000μm以下，在一个实施例中为200μm。金属焊盘41和42各自的宽度Wc与半导体基板10的宽度Wa之比(Wc/Wa)例如为0.05以上且0.66以下，在一个实施例中为0.13。金属焊盘41和42的长度Lc例如为1000μm以上且8000μm以下，在一个实施例中为6000μm。金属焊盘41和42的宽度与长度之比(Wc/Lc)例如为0.01以上且0.5以下，在一个实施例中为0.033。
导电膜21设于主面11的第二区域112上，与主面11欧姆连接。导电膜21具有比半导体基板10的电阻率小的电阻率。导电膜21例如由金属构成。在方向D1上，导电膜21配置于金属焊盘41与金属焊盘42之间。在导电膜21与金属焊盘41之间设有间隙，导电膜21与金属焊盘41相互绝缘。在导电膜21与金属焊盘42之间设有间隙，导电膜21与金属焊盘42相互绝缘。
图3和图4是分别表示在半导体基板10为硅基板的情况下的导电膜21的构成例的示意图。图3所示的导电膜21A包括与硅基板相接的Ti膜211和设于Ti膜211上的Au膜212。图4所示的导电膜21B除了包括Ti膜211和Au膜212以外，还包括设于Ti膜211与Au膜212之间的Pt膜213。
再次参照图1和图2。导电膜21的厚度Td例如为0.5μm以上且10μm以下，在一个实施例中为5μm。导电膜21在方向D1上的宽度Wd例如为200μm以上且2000μm以下，在一个实施例中为1000μm。导电膜21在方向D2上的长度Ld例如为200μm以上且2000μm以下，在一个实施例中为6000μm。在图示例中，导电膜21的长度Ld与金属焊盘41和42的长度Lc相等，但导电膜21的长度Ld也可以比金属焊盘41和42的长度Lc长。换言之，也可以是导电膜21的一端从将金属焊盘41的一端和金属焊盘42的一端连结的假想线伸出。导电膜21的宽度与长度之比(Wd/Ld)例如为0.025以上且2.3以下，在一个实施例中为0.17。这样，导电膜21的长度Ld比导电膜21的宽度Wd大。导电膜21的宽度Wd比金属焊盘41、42的宽度Wc大。金属焊盘41、42的宽度Wc与导电膜21的宽度Wd之比(Wc/Wd)例如为0.01以上且1.0以下，在一个实施例中为0.20。导电膜21与金属焊盘41、42的间隙Ga例如为5μm以上且200μm以下，在一个实施例中为50μm。在导电膜21与绝缘膜31、32之间也设有间隙，半导体基板10的主面11从这些间隙露出。导电膜21也可以与绝缘膜31、32相接，在该情况下，半导体基板10的主面11不露出。
背面金属膜51是设于半导体基板10的背面12上的整个面的金属膜。背面金属膜51与半导体基板10相接。背面金属膜51例如由Au、Pt、Ti这样的金属材料构成。背面金属膜51的厚度Te例如为0.1μm以上且10μm以下，在一个实施例中为3μm。背面金属膜51通过导电性膏74导电接合于基座60的搭载面61。导电性膏74例如为AuSn膏或Ag膏。
当电容器1搭载于导电性的基座60上时，半导体基板10与基座60电连接而成为与基座60相同的电位，因此在半导体基板10与金属焊盘41、42之间得到电容。该电容取决于金属焊盘41、42的面积和从金属焊盘41、42至半导体基板10为止的距离(典型的是绝缘膜31、32的厚度)。因此，在金属焊盘41、42通过引线71、72与半导体元件的信号端子连接的情况下，能使该信号端子的输入阻抗或输出阻抗匹配。
在此，对电容器1的制造方法进行说明。图5至图23是表示电容器1的制造方法中的各工序的剖视图。在此，将硅基板用作半导体基板10。首先，在图5至图10所示的工序中，在半导体基板10的主面11上形成由无机材料构成的掩模。以下，举例示出掩模由SiN构成的情况，但掩模材料并不限于此。
首先，如图5所示，在半导体基板10的主面11上的整个面形成SiN膜81。SiN膜81的形成例如使用化学气相沉积法(Chemical Vapor Deposition；CVD)。接着，如图6所示，在SiN膜81上的整个面涂布抗蚀剂82。在以下的说明中，举例示出抗蚀剂82为负型的情况，但抗蚀剂82也可以是正型。接着，如图7所示，使抗蚀剂82中的第二区域112上的部分曝光，形成感光部821。然后，如图8所示，通过显影去除抗蚀剂82中的感光部821以外的部分，即去除第一区域111上的部分和第三区域113上的部分。然后，如图9所示，通过刻蚀去除SiN膜81中的从抗蚀剂82露出的部分，即去除第一区域111上的部分和第三区域113上的部分。之后，如图10所示，剥离并去除所有的抗蚀剂82。通过以上工序，形成在第一区域111上和第三区域113上分别具有开口831、832的SiN掩模83。半导体基板10的第一区域111和第三区域113通过开口831、832而露出。
接着，如图11所示，在露出于SiN掩模83的开口831的半导体基板10的第一区域111形成绝缘膜31。同时，在露出于SiN掩模83的开口832的半导体基板10的第三区域113形成绝缘膜32。绝缘膜31、32例如可以使用CVD而形成。或者，也可以通过对为硅基板的半导体基板10的露出表面进行热氧化，从而形成作为绝缘膜31、32的氧化硅膜。之后，使用去除剂(remover)来去除SiN掩模83。去除剂例如是主要包含磷酸的液体。由此，如图12所示，能在半导体基板10的第一区域111上选择性地形成绝缘膜31，在第三区域113上选择性地形成绝缘膜32。
接着，在图13至图17所示的工序中，使用剥离法在第二区域112上形成导电膜21。首先，如图13所示，在主面11上的整个面涂布抗蚀剂84。在以下的说明中，举例示出抗蚀剂84为负型的情况，但抗蚀剂84也可以是正型。接着，如图14所示，使抗蚀剂84中的第一区域111上的部分和第三区域113上的部分曝光，形成感光部841、842。然后，如图15所示，通过显影去除抗蚀剂84中的感光部841、842以外的部分，即去除第二区域112上的部分。
接着，如图16所示，通过例如蒸镀使由导电膜21的材料构成的膜23沉积于主面11上的整个面。此时，膜23沉积于从抗蚀剂84露出的第二区域112上、以及第一区域111和第三区域113的抗蚀剂84上。在一个实施例中，首先形成Ti膜，接着形成Au膜。或者，也可以是，首先形成Ti膜，接着形成Pt膜，之后形成Au膜。之后，如图17所示，通过剥离并去除抗蚀剂84，仅残留第二区域112上的膜23即导电膜21。
接着，在图18至图22所示的工序中，使用剥离法在绝缘膜31、32上分别形成金属焊盘41、42。首先，如图18所示，在主面11上的整个面涂布抗蚀剂85。在以下的说明中，举例示出抗蚀剂85为负型的情况，但抗蚀剂85也可以是正型。接着，如图19所示，使抗蚀剂85中的导电膜21上的部分曝光，形成感光部851。然后，如图20所示，通过显影去除抗蚀剂85中的感光部851以外的部分，即去除绝缘膜31上的部分和绝缘膜32上的部分。
接着，如图21所示，通过例如蒸镀使由金属焊盘41、42的材料构成的膜44沉积于主面11上的整个面。此时，膜44沉积于从抗蚀剂85露出的绝缘膜31、32上、以及抗蚀剂85的感光部851上。之后，如图22所示，通过剥离并去除抗蚀剂85，仅残留绝缘膜31、32上的膜44即金属焊盘41、42。之后，如图23所示，通过例如蒸镀在半导体基板10的背面12上形成背面金属膜51。经过以上的工序，制作出本实施方式的电容器1。
关于通过具备以上的构成的本实施方式的电容器1得到的作用效果，以下与以往的电容器所具有的问题一起进行说明。
在输入输出具有例如100MHz以上的频率的高频信号的电子装置的情况下，电容器用于使内置于电子装置的半导体元件的输入阻抗和输出阻抗匹配。作为一个例子，如图24所示，将具有陶瓷基板91和设于陶瓷基板91上的金属焊盘92的构件配置于导电性的基座60上。由此，能在金属焊盘92与基座60之间得到电容。在该情况下，基座60被规定为恒电位、例如与半导体元件共用的接地电位。金属焊盘92通过引线72与半导体元件的信号输入端子或信号输出端子连接，并且通过引线73与收纳半导体元件的壳体的信号输入端子或信号输出端子连接。当信号电流Js在金属焊盘92中传播时，返回电流Jr流过基座60。
在此，如图25所示，考虑使用在半导体基板95上形成有绝缘膜96的基板来代替图24的陶瓷基板91。例如，在硅基板上形成氧化硅膜并在该氧化硅膜上具有金属焊盘的电容器被称为MOS电容器。当将在半导体基板95上具有绝缘膜96并进一步在该绝缘膜96上具有金属焊盘92的电容器90用于高频用的电子装置时，产生以下的问题。在信号频率较低的情况下，返回电流Jr主要流过基座60的内部，几乎不流过半导体基板95。相对于此，在信号频率较高的情况下，例如为100MHz以上的情况下，由于所谓的趋肤效应，如图26所示，返回电流Jr主要流过半导体基板95的上表面附近的区域951。
图27是表示在半导体基板95由硅构成的情况下的区域951的厚度、所谓的趋肤厚度与信号频率之间的关系的曲线图。硅的电阻率为2.0×10－5Ω·m。在图27中，纵轴表示趋肤厚度(μm)，横轴表示频率(GHz)。由图27可知，信号频率越高，趋肤厚度越小，当信号频率超过700MHz时，趋肤厚度小于100μm。为了减少裂缝，理想的是半导体基板95具有100μm以上的厚度，因此基于趋肤效应的区域951会偏向半导体基板95的上表面附近。
当返回电流Jr流过半导体基板95的内部时，返回电流Jr受到半导体基板95所具有的电阻的影响，高频信号衰减。
图28是表示将两个具有图25所示的构成的电容器90串联地并排的例子的图。在该情况下，一个电容器90的金属焊盘92通过引线72与半导体元件的信号输入端子或信号输出端子连接。另一个电容器90的金属焊盘92通过引线73与收纳半导体元件的壳体的信号输入端子或信号输出端子连接。并且，一个电容器90的金属焊盘92与另一个电容器90的金属焊盘92通过引线71相互连接。根据这样的构成，通过将两个电容器90所具有的电容与三根引线71、72以及73所具有的电感组合，从而构成内部匹配电路，半导体元件的输入阻抗或输出阻抗的匹配性进一步提高。并且，在这样的构成中，返回电流Jr也由于趋肤效应而流过各电容器90的半导体基板95的上表面附近。
为了减少由趋肤效应引起的高频信号的衰减，如图29所示，使绝缘膜96的厚度变薄，并且尽可能减小半导体基板95在返回电流Jr的行进方向上的宽度是有效的。由此，能确保各电容器90所需的电容，并且缩短返回电流Jr在半导体基板95内的路径。然而，半导体基板95的宽度越减小，半导体基板95越容易产生裂缝，此外在组装电子装置时电容器90产生旋转误差等，电容器90的处理变得越难。
如图30所示，当维持两个金属焊盘92和三根引线71、72以及73的关系，并且使两个电容器90的半导体基板95共用时，虽然解决了裂缝的产生以及电容器90的不易处理这样的问题，但由趋肤效应引起的高频信号的衰减的问题依然存在。
针对上述的问题，在本实施方式的电容器1中，在半导体基板10的主面11上，除了设有用于得到电容的绝缘膜31、32以及金属焊盘41、42以外，还设有导电膜21。导电膜21与绝缘膜31、32以及金属焊盘41、42并排设置，与半导体基板10的主面11欧姆连接。因此，如图31所示，高频的返回电流Jr在第一区域111以及第三区域113主要流过半导体基板10的主面11附近，而在第二区域112主要流过与半导体基板10的主面11欧姆连接的导电膜21内。由此，能确保半导体基板10的足够的宽度Wa而解决裂缝的产生以及电容器90的不易处理这样的问题，并且缩短返回电流Jr在半导体基板10内的路径。因此，根据本实施方式的电容器1，能抑制高频信号的衰减。
图32的曲线G1表示在以半导体元件为晶体管的RF放大器的输入匹配电路中应用了本实施方式的电容器1的情况即情形A的S21透射特性。在图32中，为了比较，一并示出了曲线G2和曲线G3。曲线G2表示使用陶瓷基板91来代替半导体基板的情况(参照图24)即情形B的S21透射特性。曲线G3表示在半导体基板上未设置导电膜21的情况(参照图30)即情形C的S21透射特性。在图32中，纵轴表示放大率(dB)，横轴表示信号频率(GHz)。下述的表1示出这些情形A、B、C中的2.2GHz下的放大率的最大值。
[表1]
电容器结构 放大率(dB)
情形A 17.5
情形B 18.0
情形C 16.6
如图32和表1所示，根据本实施方式的电容器1，与使用陶瓷基板91的情况相比较，RF放大器的放大率的衰减变大，但与在半导体基板上未设置导电膜21的情况相比较，能减小RF放大器的放大率的衰减。
也可以是，如本实施方式那样，电容器1除了具备设于第一区域111上的绝缘膜31和金属焊盘41以外，还具备设于第三区域113上的绝缘膜32和金属焊盘42。并且，也可以是，第二区域112上的导电膜21位于绝缘膜31和金属焊盘41的组与绝缘膜32和金属焊盘42的组之间。在该情况下，通过引线71来连接金属焊盘41与金属焊盘42，由此能利用单一的电容器元件来实现具有两级电容器部分及其之间的电感的匹配电路。
也可以是，如上所述，导电膜21在方向D1上的宽度Wd大于金属焊盘41、42在方向D1上的宽度Wc。这样，通过减小金属焊盘41的宽度Wc而且增大导电膜21的宽度Wd，能缩短返回电流Jr的路径中的在半导体基板10内的部分，延长在导由膜21内的部分。因此，能确保半导体基板10的足够的宽度Wa，并且有效地减少高频信号的衰减。
也可以是，如本实施方式那样，导电膜21由金属构成。在该情况下，能容易地形成具有比半导体基板10的电阻率小的电阻率的导电膜21。
也可以是，在半导体基板10为硅基板的情况下，如图3所示，导电膜21包括与硅基板相接的Ti膜211和设于Ti膜211上的Au膜212。在该情况下，能将半导体基板10与导电膜21牢固地接合，提高电容器1的可靠性。也可以是，如图4所示，在Ti膜211与Au膜212之间设有Pt膜213。
也可以是，如本实施方式那样，电容器1具备设于半导体基板10的背面12上且与半导体基板10相接的背面金属膜51。在该情况下，能够使用导电性膏74等容易且牢固地导电接合背面金属膜51和基座60。
也可以是，如上所述，半导体基板10的电阻率为1.0×10－4Ω·cm以上且1Ω·cm以下。本实施方式的电容器1在使用具有这样的电阻率的半导体基板10(典型的是硅基板)的情况下特别有效。
也可以是，如本实施方式那样，金属焊盘41、42沿着方向D2延伸，金属焊盘41、42在方向D2上的长度Lc比金属焊盘41、42在方向D1上的宽度Wc大。这样，金属焊盘41具有在方向D2上较长的平面形状，其中，方向D2与作为电流的行进方向的方向D1交叉，由此抑制信号电流Js和返回电流Jr的电流密度，因此能用于大功率用的电子装置。
上述的电容器1的制造方法包括：形成SiN掩模83的工序；形成氧化硅膜的工序；形成导电膜21的工序；以及形成金属焊盘41、42的工序。在形成SiN掩模83的工序中，在作为半导体基板10的硅基板的主面11上形成在第一区域111和第三区域113具有开口831、832的SiN掩模83。在形成氧化硅膜的工序中，在主面11的第一区域111和第三区域113形成作为绝缘膜31、32的氧化硅膜。在形成导电膜21的工序中，在去除了SiN掩模83之后，以与半导体基板10的主面11欧姆连接的方式形成导电膜21。在形成该导电膜21的工序中，使用剥离法在半导体基板10的主面11的第二区域112形成导电膜21。在形成金属焊盘41、42的工序中，使用剥离法在氧化硅膜上形成引线接合用的金属焊盘41、42。
在将硅基板用作半导体基板10的情况下，氧化硅膜能通过硅基板表面的热氧化而容易地形成。在该情况下，通过将硅基板置于氧气氛中，加热至700℃至1100℃的范围内的温度，能在硅基板的表面形成氧化硅膜。此时，为了避免导电膜21因加热而熔解，理想的是在硅基板上未形成导电膜21的阶段对硅基板的表面进行热氧化。因此，在本实施方式中，形成作为抗氧化掩模的SiN掩模83，在想要形成电容器的区域，使用SiN掩模83选择性地形成氧化硅膜。根据该方法，能容易地制作本实施方式的电容器1。
(第一变形例)
图33是表示作为上述实施方式的第一变形例的无源元件的电容器2的结构的剖视图。图34是电容器2的俯视图。本变形例的电容器2在以下方面与上述实施方式的电容器1不同，在其他方面一致。
电容器2的半导体基板10的主面11除了包括第一区域111、第二区域112以及第三区域113以外，还包括第四区域114和第五区域115。第一区域111、第二区域112、第三区域113、第四区域114以及第五区域115沿着方向D1依次排列。即，第四区域114配置于第三区域113与第五区域115之间。电容器2还具备：导电膜22(第二导电膜)、绝缘膜33(第三绝缘膜)以及金属焊盘43(第三金属焊盘)。
导电膜22设于半导体基板10的主面11中的第四区域114上。导电膜22与半导体基板10的主面11欧姆连接，具有比半导体基板10的电阻率小的电阻率。导电膜22的平面形状可以与导电膜21的平面形状相同。导电膜22的构成材料例如从作为导电膜21的构成材料而举例示出的材料中选择。在一个实施例中，导电膜22的构成材料与导电膜21的构成材料相同。导电膜22的厚度、方向D1上的宽度以及方向D2上的长度例如分别包括在用于导电膜21的厚度Td、宽度Wd以及长度Ld而举例示出的数值范围内。在一个实施例中，导电膜22的厚度、方向D1上的宽度以及方向D2上的长度分别与导电膜21的厚度Td、宽度Wd以及长度Ld相等。
绝缘膜33设于半导体基板10的主面11中的第五区域115上。绝缘膜33的平面形状可以与绝缘膜31、32的各平面形状相同。绝缘膜33的构成材料例如从作为绝缘膜31、32的构成材料而举例示出的材料中选择。在一个实施例中，绝缘膜33的构成材料与绝缘膜31、32的构成材料相同。绝缘膜33的厚度例如包括在用于绝缘膜31、32的厚度Tb而举例示出的数值范围内。在一个实施例中，绝缘膜33的厚度与绝缘膜31、32的厚度Tb相等。
金属焊盘43是引线接合用的金属焊盘，设于绝缘膜33上。金属焊盘43的平面形状可以与金属焊盘41、42的平面形状相同。金属焊盘43的构成材料例如从作为金属焊盘41、42的构成材料而举例示出的材料中选择。在一个实施例中，金属焊盘43的构成材料与金属焊盘41、42的构成材料相同。金属焊盘43的厚度、方向D1上的宽度以及方向D2上的长度例如分别包括在用于金属焊盘41、42的厚度Tc、宽度Wc以及长度Lc而举例示出的数值范围内。在一个实施例中，金属焊盘43的厚度、方向D1上的宽度以及方向D2上的长度分别与金属焊盘41、42的厚度Tc、宽度Wc以及长度Lc相等。
在金属焊盘42接合具有导电性的引线75的一端来代替引线73。引线75的另一端接合于金属焊盘43。由此，金属焊盘42与金属焊盘43通过引线75而电连接。在金属焊盘43接合引线73的一端。引线73的另一端例如接合于未图示的壳体的信号输入端子或信号输出端子。由此，金属焊盘43通过引线73与壳体的信号输入端子或信号输出端子电连接。
根据本变形例，与上述实施方式同样能减少高频信号的衰减。此外，根据本变形例，能利用单一的电容器元件来实现具有三级电容器部分及它们之间的电感的匹配电路。
(第二变形例)
图35是表示作为上述实施方式的第二变形例的无源元件的电容器3的俯视图。本变形例的电容器3在以下方面与上述实施方式的电容器1不同，在其他方面一致。
电容器3具备金属焊盘45来代替上述实施方式的金属焊盘41。电容器3具备金属焊盘46来代替上述实施方式的金属焊盘42。电容器3具备导电膜25来代替上述实施方式的导电膜21。金属焊盘45和46以及导电膜25的配置和构成材料与上述实施方式的金属焊盘41和42以及导电膜21的配置和构成材料相同。在图中，为了容易理解，对金属焊盘45和46以及导电膜25施加影线。
金属焊盘45具有从与金属焊盘46相对的边朝向金属焊盘46突出的一个或多个凸部451(第一凸部)。在图中举例示出了四个凸部451。并且，导电膜25在与金属焊盘45相对的边具有从三个方向围住各凸部451的与凸部451相同数量的凹部251(第一凹部)。金属焊盘46具有从与金属焊盘45相对的边朝向凸部451突出的一个或多个凸部461(第二凸部)。在图中举例示出了四个凸部461。并且，导电膜25在与金属焊盘46相对的边具有从三个方向围住各凸部461的与凸部461相同数量的凹部252(第二凹部)。凸部451、461在方向D2上的宽度Wf例如为40μm以上且100μm以下。凸部451、461在方向D1上的突出长度Lf例如为500μm。凸部451、461与凹部251、252的间隙在方向D1上的宽度Wg例如为5μm以上且200μm以下。凸部451、461与凹部251、252的间隙在方向D2上的宽度Wh例如为5μm以上且50μm以下。
在本变形例中，绝缘膜31和第一区域111(参照图1)的平面形状与金属焊盘45的平面形状一致。绝缘膜32和第三区域113(参照图1)的平面形状与金属焊盘46的平面形状一致。第二区域112(参照图1)的平面形状与导电膜25的平面形状一致。
图36和图37是表示将引线71连接于金属焊盘45和46的形态的俯视图。图36表示将引线71的一端接合于凸部451的顶端附近，将引线71的另一端接合于凸部461的顶端附近的情况。在该情况下，能缩短引线71的长度。图37表示将引线71的一端接合于凸部451的基端附近，将引线71的另一端接合于凸部461的基端附近的情况。在该情况下，能延长引线71的长度。这样，根据本变形例，能将连接金属焊盘45与金属焊盘46的引线71的端接合于凸部451、461，引线71的长度的可调整范围扩大。在第一区域111中的除了凸部451的正下方以外的其他部分中，能将第一区域111在返回电流Jr(参照图31)的行进方向上的宽度保持得窄。由此，能将第二区域112的宽度、即导电膜25的宽度Wd保持得宽。而且，在第三区域113中的除了凸部461的正下方以外的其他部分中，能将第三区域113在返回电流Jr的行进方向上的宽度保持得窄。由此，能将第二区域112的宽度、即导电膜25的宽度Wd保持得宽。因此，能提高引线71的长度、即电感的大小的自由度，并且有效地减少高频信号的衰减。
在本变形例中，也可以仅设置金属焊盘45的凸部451和金属焊盘46的凸部461中的任意一方。即，本变形例的金属焊盘45(或金属焊盘46)也可以与上述实施方式的金属焊盘42(或金属焊盘41)相互组合。在该情况下，在导电膜25也仅设置凹部251和252中的任意一方。
(第三变形例)
图38是表示作为上述实施方式的第三变形例的无源元件的电容器4的结构的剖视图。图39是电容器4的俯视图。本变形例的电容器4在以下方面与上述实施方式的电容器1不同，在其他方面一致。
电容器4具备导电膜24来代替上述实施方式的导电膜21。导电膜24设于半导体基板10的主面11中的、包括第一区域111、第二区域112以及第三区域113的区域上。在图示例中，导电膜24设于半导体基板10的主面11的整个面。导电膜24与半导体基板10的主面11欧姆连接。导电膜24具有比半导体基板10的电阻率小的电阻率。导电膜24的构成材料例如从作为导电膜21的构成材料而举例示出的材料中选择。导电膜24的厚度例如包含在用于导电膜21的厚度Td而举例示出的数值范围内。
在本变形例中，绝缘膜31设于第一区域111上且设于导电膜24上。绝缘膜32设于第三区域113上且设于导电膜24上。导电膜24中的第二区域112上的部分的上表面从绝缘膜31和32露出。
当本变形例的电容器4搭载于导电性的基座60上时，导电膜24经由半导体基板10与基座60电连接而成为与基座60相同的电位，因此在导电膜24与金属焊盘41、42之间得到电容。该电容取决于金属焊盘41、42的面积和从金属焊盘41、42至导电膜24为止的距离(典型的是绝缘膜31、32的厚度)。因此，在金属焊盘41、42通过引线71、72与半导体元件的信号端子连接的情况下，能使该信号端子的输入阻抗或输出阻抗匹配。
在本变形例中，与半导体基板10的主面11相接的导电膜24被设为从第一区域111经过第二区域112延至第三区域113。因此，高频的返回电流Jr(参照图31)在第一区域111、第二区域112以及第三区域113均主要流过导电膜24内。由此，能确保半导体基板10的足够的宽度Wa(参照图2)，并且缩短返回电流Jr在半导体基板10内的路径。因此，根据本变形例，能抑制高频信号的衰减。
也可以是，如本变形例那样，电容器4除了具备设于第一区域111上的绝缘膜31和金属焊盘41以外，还具备设于第三区域113上的绝缘膜32和金属焊盘42。并且，第二区域112也可以位于第一区域111与第三区域113之间。在该情况下，通过引线71来连接金属焊盘41与金属焊盘42，由此能利用单一的电容器元件来实现具有两级电容器部分及其之间的电感的匹配电路。
(第二实施方式)
图40是表示第二实施方式的电子装置5的构成的俯视图。图41是表示沿着图40的XXXXI－XXXXI线的剖面的图。本实施方式的电子装置5输入具有例如100MHz以上这样的基本频率的高频信号，将该高频信号放大并输出。电子装置5具备：壳体63、输入匹配电路101、晶体管元件102以及输出匹配电路103。壳体63具有：基座60、端壁64、65和侧壁66、67以及盖68(参照图41)。端壁64、65和侧壁66、67例如由多层陶瓷材料这样的绝缘性材料构成，设于基座60上。基座60具有大致长方形这样的平面形状，供输入匹配电路101、晶体管元件102以及输出匹配电路103搭载。端壁64、65在方向D1上并排，沿着方向D2延伸。侧壁66、67在方向D2上并排，沿着方向D1延伸。壳体63还具有：信号输入端子631，供高频信号输入；以及信号输出端子632，输出放大后的高频信号。信号输入端子631设于端壁64，信号输出端子632设于端壁65。
输入匹配电路101、晶体管元件102以及输出匹配电路103在方向D1上依次排列。输入匹配电路101、晶体管元件102以及输出匹配电路103在方向D1上配置于端壁64与端壁65之间，在方向D2上配置于侧壁66与侧壁67之间。输入匹配电路101、晶体管元件102以及输出匹配电路103被端壁64、65和侧壁66、67围住。盖68配置于端壁64、65和侧壁66、67的上表面，将收纳输入匹配电路101、晶体管元件102以及输出匹配电路103的空间气密地封闭。盖68例如由陶瓷制成或由金属制成。
晶体管元件102是本实施方式中的半导体元件的例子，例如是场效应晶体管(Field Effect Transistor：FET)。晶体管元件102在方向D1上配置于输入匹配电路101与输出匹配电路103之间。晶体管元件102例如内置有高频放大用的多个晶体管。晶体管元件102具有：半导体基板1020、作为信号用电极的多个信号输入电极1021和多个信号输出电极1022以及接地电极1023(参照图41)。多个信号输入电极1021在半导体基板1020的主面中的靠近输入匹配电路101的端缘沿着方向D2并排。多个信号输出电极1022在半导体基板1020的主面中的靠近输出匹配电路103的端缘沿着方向D2并排。接地电极1023设于半导体基板1020的背面。在一个例子中，信号输入电极1021与晶体管的控制端子(栅极)连接，信号输出电极1022与晶体管的一个电流端子(漏极)连接，接地电极1023与晶体管的另一个电流端子(源极)连接。接地电极1023通过未图示的导电性膏导电接合于基座60的搭载面61。
输入匹配电路101具有：第一实施方式的电容器1、多个引线71(第一引线)、多个引线72(第二引线)以及多个引线73。电容器1的金属焊盘41与金属焊盘42通过多个引线71相互电连接。电容器1的金属焊盘41通过多个引线72与晶体管元件102的多个信号输入电极1021电连接。电容器1的金属焊盘42通过多个引线73与壳体63的信号输入端子631电连接。电容器1的背面金属膜51通过未图示的导电性膏导电接合于基座60的搭载面61。通过金属焊盘41和42所具有的电容、以及引线71、72、73所具有的电感来匹配晶体管元件102的输入阻抗。输入匹配电路101也可以具有第一变形例的电容器2、第二变形例的电容器3、或第四变形例的电容器4来代替第一实施方式的电容器1。
输出匹配电路103具有：图25所示的电容器90、多个引线76以及多个引线77。输出匹配电路103的金属焊盘92通过多个引线76与晶体管元件102的信号输出电极1022电连接，并且通过多个引线77与壳体63的信号输出端子632电连接。电容器90的背面金属膜97通过未图示的导电性膏导电接合于基座60的搭载面61。通过金属焊盘92所具有的电容、以及引线76、77所具有的电感来匹配晶体管元件102的输出阻抗。输出匹配电路103也可以具有图24所示的陶瓷电容器、第一实施方式的电容器1、第一变形例的电容器2、第二变形例的电容器3、或第四变形例的电容器4来代替电容器90。
根据本实施方式的电子装置5，通过输入匹配电路101具有第一实施方式的电容器1、第一变形例的电容器2、第二变形例的电容器3、或第四变形例的电容器4，能抑制高频信号的衰减。在输出匹配电路103具有第一实施方式的电容器1、第一变形例的电容器2、第二变形例的电容器3、或第四变形例的电容器4的情况下，能进一步抑制高频信号的衰减。
(第三实施方式)
图42是表示第三实施方式的电子装置6的构成的俯视图。在图42中，为了容易理解，省略了封装件的盖的图示。本实施方式的电子装置6输入高频信号，将该高频信号放大并输出。如图42所示，电子装置6具备：壳体63、两个晶体管元件102、分支电路基板106和107、两个输入匹配电路101、两个输出匹配电路103、以及合波电路基板108和109。壳体63、各输入匹配电路101、各晶体管元件102以及各输出匹配电路103的构成和配置与第二实施方式相同。
分支电路基板106、107在方向D1上相互并排，在方向D1上配置于信号输入端子631与输入匹配电路101之间。分支电路基板106位于信号输入端子631侧，分支电路基板107位于输入匹配电路101侧。分支电路基板106具有陶瓷制的基板1061和设于基板1061的主面上的分支电路1062。同样地，分支电路基板107具有陶瓷制的基板1071和设于基板1071的主面上的分支电路1072。在基板1061、1071的背面固定装接有未图示的金属膜，该金属膜通过金属膏与基座60接合。
分支电路1062和1072是针对输入匹配电路101的分支电路。分支电路1062包括设于基板1061的主面上的布线图案1063。布线图案1063通过引线701与信号输入端子631电连接。布线图案1063以与引线701的连接点为起点向两个方向分支。分支电路1072包括设于基板1071的主面上的两个布线图案1073。各布线图案1073经由引线702分别与布线图案1063的分支的两个端部电连接。各布线图案1073以与引线702的连接点为起点反复进行分支，最终各自到达四个金属焊盘1070。相互相邻的金属焊盘1070彼此经由膜电阻1074相互连接，构成威尔金森型耦合器。金属焊盘1070通过引线73与输入匹配电路101的金属焊盘42电连接。
合波电路基板108、109在方向D1上相互并排，在方向D1上配置于输出匹配电路103与信号输出端子632之间。合波电路基板108位于输出匹配电路103侧，合波电路基板109位于信号输出端子632侧。合波电路基板108具有陶瓷制的基板1081和设于基板1081的主面上的合波电路1082。同样地，合波电路基板109具有陶瓷制的基板1091和设于基板1091的主面上的合波电路1092。在基板1081、1091的背面固定装接有未图示的金属膜，该金属膜通过金属膏与基座60接合。
合波电路1082和1092是针对输出匹配电路103的合波电路。合波电路1082包括设于基板1081的主面上的两个布线图案1083。各布线图案1083分别包括四个金属焊盘1080。相互相邻的金属焊盘1080彼此经由膜电阻1084相互连接，构成威尔金森型耦合器。各金属焊盘1080经由引线77与输出匹配电路103的金属焊盘92电连接。各布线图案1083从四个金属焊盘1080起反复进行结合，并且最终到达与引线703的连接点。各布线图案1083经由引线703与合波电路1092的布线图案1093所具有的两个端部的每一个电连接。布线图案1093的中央部经由引线704与信号输出端子632电连接。
根据本实施方式的电子装置6，与第二实施方式同样地，输入匹配电路101具备第一实施方式的电容器1、第一变形例的电容器2、第二变形例的电容器3、或第四变形例的电容器4，由此能抑制高频信号的衰减。
本公开的无源元件和电子装置并不限于上述的实施方式，能够进行其他各种变形。例如，也可以根据需要的目的和效果将上述的实施方式和各变形例相互组合。也可以根据需要省略第三区域113、绝缘膜32、金属焊盘42以及引线71。在该情况下，引线73的一端接合于金属焊盘41。
附图标记说明
1、2、3、4：电容器(无源元件)
5、6：电子装置
10：半导体基板
11：主面
12：背面
13、14：侧面
21、22、21A、21B、24、25：导电膜
23：膜
31、32、33：绝缘膜
41、42、43、45、46：金属焊盘
44：膜
51：背面金属膜
60：基座
61：搭载面
63：壳体
64、65：端壁
66、67：侧壁
68：盖
71、72、73、75、76、77：引线
74：导电性膏
81：SiN膜
82、84、85：抗蚀剂
83：SiN掩模
90：电容器
91：陶瓷基板
92：金属焊盘
95：半导体基板
96：绝缘膜
97：背面金属膜
101：输入匹配电路
102：晶体管元件
103：输出匹配电路
106、107：分支电路基板
108、109：合波电路基板
111：第一区域
112：第二区域
113：第三区域
114：第四区域
115：第五区域
211：Ti膜
212：Au膜
213：Pt膜
251、252：凹部
451、461：凸部
631：信号输入端子
632：信号输出端子
701、702、703、704：引线
821、841、842、851：感光部
831、832：开口
951：区域
1020：半导体基板
1021：信号输入电极
1022：信号输出电极
1023：接地电极
1061、1071、1081、1091：基板
1062、1072：分支电路
1063、1073：布线图案
1070、1080：金属焊盘
1074、1084：膜电阻
1082、1092：合波电路
1083、1093：布线图案
D1、D2：方向
G1、G2、G3：曲线
Ga：间隙
Jr：返回电流
Js：信号电流。

Claims (12)

1.一种无源元件，具备：
半导体基板，具有p型或n型的导电型，具有主面和背面；
第一绝缘膜，设于所述半导体基板的所述主面中的第一区域上；
第一金属焊盘，设于所述第一绝缘膜上；
第一导电体，从所述第一金属焊盘起在第一方向上延伸；以及
第一导电膜，设于所述半导体基板的所述主面中与所述第一区域在所述第一方向上邻接的第二区域上，与所述半导体基板的所述主面欧姆连接，具有比所述半导体基板的电阻率小的电阻率。
2.根据权利要求1所述的无源元件，还具备：
第二绝缘膜，设于所述半导体基板的所述主面中与所述第二区域在所述第一方向上邻接的第三区域上；以及
第二金属焊盘，设于所述第二绝缘膜上，
所述第二区域位于所述第一区域与所述第三区域之间。
3.根据权利要求2所述的无源元件，其中，
所述第一金属焊盘具有朝向所述第二金属焊盘突出的第一凸部，
所述第一导电膜具有从三个方向围住所述第一凸部的第一凹部。
4.根据权利要求3所述的无源元件，其中，
所述第二金属焊盘具有朝向所述第一凸部突出的第二凸部，
所述第一导电膜还具有从三个方向围住所述第二凸部的第二凹部。
5.根据权利要求2至4中任一项所述的无源元件，还具备：
第二导电膜，设于所述半导体基板的所述主面中的第四区域上，与所述半导体基板的所述主面欧姆连接，具有比所述半导体基板的电阻率小的电阻率；
第三绝缘膜，设于所述半导体基板的所述主面中的第五区域上；以及
第三金属焊盘，设于所述第三绝缘膜上，
所述第一区域、所述第二区域、所述第三区域、所述第四区域以及所述第五区域沿着所述第一方向依次排列。
6.根据权利要求1至5中任一项所述的无源元件，其中，
所述第一导电膜在所述第一方向上的宽度大于所述第一金属焊盘在所述第一方向上的宽度。
7.一种无源元件，具备：
半导体基板，具有p型或n型的导电型，具有主面和背面；
导电膜，设于所述半导体基板的所述主面中包括第一区域和与所述第一区域在第一方向上邻接的第二区域的区域上，与所述半导体基板的所述主面相接，具有比所述半导体基板的电阻率小的电阻率；
第一绝缘膜，设于所述第一区域上且设于所述导电膜上；
第一金属焊盘，设于所述第一绝缘膜上；以及
第一导电体，从所述第一金属焊盘起在所述第一方向上延伸。
8.根据权利要求1至7中任一项所述的无源元件，还具备：
背面金属膜，设于所述半导体基板的所述背面上，与所述半导体基板相接。
9.根据权利要求1至8中任一项所述的无源元件，其中，
所述半导体基板的电阻率为1.0×10－4Ω·cm以上且1Ω·cm以下。
10.根据权利要求1至9中任一项所述的无源元件，其中，
所述第一金属焊盘沿着与所述第一方向交叉的第二方向延伸，
所述第一金属焊盘在所述第二方向上的长度大于所述第一金属焊盘在所述第一方向上的宽度。
11.一种电子装置，具备：
壳体，具有信号端子和导电性的基座；
半导体元件，具有信号用电极和导电接合于所述基座的接地电极，搭载于所述基座上；以及
如权利要求1至10中任一项所述的无源元件，搭载于所述基座上，
所述无源元件的所述第一金属焊盘通过第二导电体与所述信号端子电连接，
所述无源元件的所述半导体基板与所述基座导电接合。
12.一种电子装置，具备：
壳体，具有信号端子和导电性的基座；
半导体元件，具有信号用电极和导电接合于所述基座的接地电极，搭载于所述基座上；
无源元件，具有：半导体基板，搭载于所述基座上，具有p型或n型的导电型，具有主面和背面；第一绝缘膜，设于所述半导体基板的所述主面中的第一区域上；第一金属焊盘，设于所述第一绝缘膜上；第一导电体，连接于所述第一金属焊盘，从所述第一金属焊盘起在第一方向上延伸；第一导电膜，设于所述半导体基板的所述主面中与所述第一区域在所述第一方向上邻接且位于所述第一导电体之下的第二区域上，与所述半导体基板的所述主面欧姆连接，具有比所述半导体基板的电阻率小的电阻率；第二绝缘膜，设于与所述第二区域在所述第一方向上邻接的第三区域上；以及第二金属焊盘，与所述第一导电体连接，设于所述第二绝缘膜上；
第二导电体，将所述无源元件的所述第一金属焊盘与所述信号端子电连接；以及
第三导电体，将所述无源元件的所述第二金属焊盘与所述半导体元件的所述信号用电极电连接。
CN202280041264.4A 2021-06-11 2022-06-09 无源元件以及电子装置 Pending CN117461133A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021-098158 2021-06-11
JP2021098158 2021-06-11
PCT/JP2022/023341 WO2022260141A1 (ja) 2021-06-11 2022-06-09 受動素子及び電子装置

Publications (1)

Publication Number Publication Date
CN117461133A true CN117461133A (zh) 2024-01-26

Family

ID=84424600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280041264.4A Pending CN117461133A (zh) 2021-06-11 2022-06-09 无源元件以及电子装置

Country Status (3)

Country Link
JP (1) JPWO2022260141A1 (zh)
CN (1) CN117461133A (zh)
WO (1) WO2022260141A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751918B2 (ja) * 1996-05-17 1998-05-18 日本電気株式会社 半導体装置
JPH10125861A (ja) * 1996-10-24 1998-05-15 Sony Corp 高周波増幅回路
US6181200B1 (en) * 1999-04-09 2001-01-30 Integra Technologies, Inc. Radio frequency power device
JP7207656B2 (ja) * 2019-02-08 2023-01-18 住友電工デバイス・イノベーション株式会社 半導体モジュールの製造方法、及び半導体モジュール

Also Published As

Publication number Publication date
JPWO2022260141A1 (zh) 2022-12-15
WO2022260141A1 (ja) 2022-12-15

Similar Documents

Publication Publication Date Title
US5075759A (en) Surface mounting semiconductor device and method
US6674157B2 (en) Semiconductor package comprising vertical power transistor
US8558638B2 (en) Impedance transformer, integrated circuit device, amplifier, and communicator module
US5852391A (en) Microwave/millimeter-wave functional module package
CN103633062B (zh) 化合物半导体集成电路
EP0018091A1 (en) A semiconductor device having a plurality of semiconductor chip portions
US8466368B2 (en) High-frequency device
JPS59143406A (ja) 混成マイクロ波サブシステム
US4996588A (en) Device for interconnection and protection of a bare microwave component chip
US4792773A (en) Ultra high frequency circuit with low parasite capacities
US6762493B2 (en) Microwave integrated circuit
CN117461133A (zh) 无源元件以及电子装置
TW200403885A (en) Semiconductor module structure incorporating antenna
EP0408904A2 (en) Surface mounting semiconductor device and method
JP2000101067A (ja) 半導体装置および集積回路装置
JPH11340709A (ja) 回路基板およびそれを用いた電子装置
JP2014060265A (ja) 化合物半導体集積回路
EP4009366A1 (en) Capacitor networks for harmonic control in power devices
CN112997296B (zh) 一种半导体装置用的封装以及半导体装置
JP2001345606A (ja) Ｍｍｉｃ増幅器
WO2023053228A1 (en) Semiconductor device
JPH10163353A (ja) マイクロ波デバイス用パッケージ
KR100562349B1 (ko) 반도체장치
JP2001044717A (ja) マイクロ波用半導体装置
KR20040081173A (ko) 회로 칩의 단자를 외부 기준 전위에 도전 접속하는 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination