JP7207656B2 - 半導体モジュールの製造方法、及び半導体モジュール - Google Patents

Description

本発明は、半導体モジュールの製造方法、及び半導体モジュールに関する。

特許文献１には、高周波回路に関する技術が記載されている。この高周波回路では、導電性のベースプレートと、入力／出力マッチング回路を構成する基板と、分配／合波回路を構成する基板とが、半導体素子を挟んでベース上に搭載されている。但し、各基板とベースとの接続方式については、何らも記載されていない。

特許文献２には、高周波半導体チップを備える半導体装置に関する技術が記載されている。この半導体装置は、導体ベースプレートと、導体ベースプレート上に配置された高周波半導体チップとを備える。そして、高周波半導体チップ及び入／出力整合回路がベース上に搭載されている。高周波半導体チップ及び入／出力整合回路とベースとの接合方法に関し、従来より用いられているＡｕＳｎ半田に代えて、焼結型Ａｇペーストを用いることを提案している。

特開２０１１－２３９３３８号公報 特開２０１２－１４６９１０号公報

金属製のベース及びベースの周囲に設けられた絶縁性の側壁を有するパッケージに、半導体素子を搭載する構成が知られている。例えば高周波増幅装置の場合、トランジスタを内蔵する半導体増幅素子、入力整合回路を含む基板、出力整合回路を含む基板、分岐回路を含む基板、及び合波回路を含む基板をパッケージ内に搭載する必要がある。従来より、これらの各部品はＡｕＳｎ半田を介してパッケージのベース上に接合される。その際、部品をベースに沿った方向に擦りつつ往復させる、いわゆるスクラブと呼ばれる動作を行うことにより、ＡｕＳｎ半田に含まれる気泡（ボイド）を排除する。

近年のパッケージの小型化に伴い、パッケージ内部の部品搭載空間が狭められ、スクラブのための空間が制限されつつある。特に、パッケージ内に搭載される複数の部品のうち最後に搭載される部品については、スクラブのための空間が極めて小さくなってしまう。例えば高周波増幅装置の場合、分岐回路を含む基板及び合波回路を含む基板が側壁に最も近いので、これらの基板が最初にベース上に搭載される。次いで、入力整合回路を含む基板及び出力整合回路を含む基板がベース上に搭載され、最後に、半導体増幅素子がベース上に搭載される。従って、半導体増幅素子のスクラブのための空間が極めて小さくなり、半導体増幅素子とベースとの間のＡｕＳｎ半田に気泡が残存するおそれがある。半導体増幅素子とベースとの間のＡｕＳｎ半田に気泡が残存すると、半導体増幅素子において生じた熱がベースへ伝わりにくくなり、半導体増幅素子の温度が高くなって例えば信頼性の低下といった様々な影響が生じる。

そこで、本開示は、スクラブのための空間が極めて小さい場合であっても半導体素子の放熱性の低下を抑制することができる半導体モジュールの製造方法、及び半導体モジュールを提供することを目的とする。

一実施形態に係る半導体モジュールの製造方法は、金属製のベース及びベースの周囲に設けられた絶縁性の側壁を有するパッケージを用意する第１工程と、第１の部品グループに属する部品を、側壁に囲まれておりベース上において所定方向に並ぶ一対の第１領域上に配置する第２工程と、第２工程ののちに、第２の部品グループに属する部品を、ベース上において一対の第１領域に挟まれており所定方向に並ぶ一対の第２領域上に配置する第３工程と、第３工程ののちに、ベース上において一対の第２領域に挟まれており一対の第２領域に隣接する素子搭載領域上に半導体素子を配置する第４工程と、を含む。第２工程では、ＡｕＳｎ共晶半田を間に挟んで第１の部品グループに属する部品をベース上に配置し、第３工程では、Ａｇを含む焼結型導電ペーストを間に挟んで第２の部品グループに属する部品をベース上に配置し、第４工程では、Ａｇを含む焼結型導電ペーストを間に挟んで半導体素子をベース上に配置する。

一実施形態に係る半導体モジュールは、高周波信号を入力し、該高周波信号を増幅して出力する半導体モジュールであって、金属製のベース、及びベースの周囲に設けられた絶縁性の側壁を有するパッケージと、ベース上において側壁に囲まれた素子搭載領域に配置された半導体増幅素子と、側壁に囲まれておりベース上において所定方向に素子搭載領域を挟む一対の第２領域のうち一方に配置された、半導体増幅素子に対する入力整合回路を含む基板と、一対の第２領域のうち他方に配置された、半導体増幅素子に対する出力整合回路を含む基板と、側壁に囲まれておりベース上において所定方向に一対の第２領域を挟む一対の第１領域のうち一方に配置された、入力整合回路に対する分岐回路を含む基板と、一対の第１領域のうち他方に配置された、出力整合回路に対する合波回路を含む基板と、を備える。分岐回路を含む基板、及び合波回路を含む基板は、ＡｕＳｎ共晶半田を介してベースに接合されている。入力整合回路を含む基板、出力整合回路を含む基板、及び半導体増幅素子は、焼結されたＡｇを含む金属を介してベースに接合されている。

本開示によれば、スクラブのための空間が極めて小さい場合であっても半導体素子の放熱性の低下を抑制することができる半導体モジュールの製造方法、及び半導体モジュールを提供することが可能となる。

図１は、一実施形態に係る半導体モジュール１の構成を示す平面図である。 図２は、半導体モジュール１の要部を拡大して示す平面図である。 図３は、図２に示すIII－III線に沿った断面図である。 図４は、ベース３１及び側壁３２のみを示す平面図である。 図５は、半導体モジュール１の作製方法を示すフローチャートである。 図６は、ＡｕＳｎ共晶半田２２を薄く延ばした様子を示す平面図である。 図７は、分岐回路基板６，７及び合波回路基板１０，１１を、溶融したＡｕＳｎ共晶半田２２を間に挟みつつベース３１上の所定位置に配置する工程を示す図である。 図８は、焼結型導電ペースト２３を塗布した様子を示す平面図である。 図９は、入力整合回路基板８及び出力整合回路基板９を、焼結型導電ペースト２３を間に挟みつつベース３１上の所定位置に配置する工程を示す図である。 図１０は、焼結型導電ペースト２３を間に挟みつつベース３１上に半導体増幅素子５を配置する工程を示す図である。 図１１の（ａ）は、一変形例として、工程Ｓ５における焼結型導電ペースト２３及びＡｕＳｎ共晶半田２２の様子を拡大して示す断面図である。図１１の（ｂ）は、一変形例に係る半導体モジュールの一部を拡大して示す断面図である。

本開示の半導体モジュールの製造方法、及び半導体モジュールの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、一実施形態に係る半導体モジュール１の構成を示す平面図である。図２は、半導体モジュール１の要部を拡大して示す平面図である。図３は、図２に示すIII－III線に沿った断面図である。なお、図１及び図２では、理解の容易の為、パッケージ３のリッド（蓋）３３の図示が省略されている。本実施形態に係る半導体モジュール１は、高周波信号を入力し、該高周波信号を増幅して出力する。図１～図３に示すように、半導体モジュール１は、パッケージ３、２つの半導体増幅素子５、分岐回路基板６，７、入力整合回路基板８、出力整合回路基板９、及び合波回路基板１０，１１を備える。

パッケージ３は、金属製のベース３１と、ベース３１の周囲に設けられた絶縁性の側壁３２と、リッド３３（図３を参照）とを有する。ベース３１は、板状の部材であって、方向Ｄ１を長手方向とする略長方形状といった平面形状を有する。方向Ｄ１において対向する一対の端辺３１ａ，３１ｂには、半導体モジュール１をネジ止めによって固定するための半円形のネジ受け３１ｃがそれぞれ２カ所ずつ形成されている。ベース３１は、基準電位に規定された導電性のマウント部材にネジ止めによって固定されることにより、基準電位に規定される。

側壁３２は、略長方形の環状といった閉じた平面形状を有し、例えば多層セラミック材で構成されている。側壁３２は、ベース３１の板面３１ｄ上に該板面３１ｄの法線方向を高さ方向として固着されている。側壁３２は、ベース３１上において、半導体増幅素子５及び基板６～１１を収容するための空間３６を区画する。図３に示すように、側壁３２の上面（ベース３１とは反対側の面）は、リッド３３によって覆われ、これにより空間３６は気密に封止される。リッド３３は、例えばセラミック製または金属製である。側壁３２は、方向Ｄ１において互いに対向する部分３２ａ，３２ｂと、方向Ｄ１と交差する（例えば直交する）方向Ｄ２において互いに対向する部分３２ｃ，３２ｄとを含む。部分３２ａ，３２ｂは方向Ｄ２に沿って延在し、部分３２ｃ，３２ｄは方向Ｄ１に沿って延在している。

側壁３２には、一つの入力端子３４と、一つの出力端子３５とが設けられている。入力端子３４及び出力端子３５は、セラミック材の層上に設けられた金属膜からなり、それぞれ方向Ｄ２に沿って伸びている。入力端子３４は、方向Ｄ１における側壁３２の部分３２ｃの中央部を方向Ｄ２に沿って貫通し、その一部はパッケージの外側に露出している。パッケージの外側に露出した入力端子３４の端部には、方向Ｄ２に沿って延びる図示しないリードが導電接合される。入力端子３４は、高周波信号を半導体モジュール１の外部から該リードを介して入力する。入力端子３４に入力される高周波信号は、マルチキャリア伝送方式に基づく信号であって、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる。キャリア信号の周波数帯域は、例えば５００ＭＨｚ以下である。出力端子３５は、方向Ｄ１における側壁３２の部分３２ｄの中央部を方向Ｄ２に沿って貫通し、その一部はパッケージの外側に露出している。パッケージの外側に露出した出力端子３５の端部には、方向Ｄ２に沿って延びる図示しない別のリードが導電接合される。出力端子３５は、増幅後の高周波信号を、該別のリードを介して半導体モジュール１の外部へ出力する。

図４は、ベース３１及び側壁３２のみを示す平面図である。図４に示すように、ベース３１は、素子搭載領域３１１及び領域３１２～３１５を、側壁３２に囲まれた板面３１ｄ内に有する。素子搭載領域３１１及び領域３１２～３１５は、方向Ｄ１を長手方向とする領域である。素子搭載領域３１１は、方向Ｄ１及びＤ２の双方において、側壁３２に囲まれた板面３１ｄの領域の略中央に設けられている。素子搭載領域３１１には半導体増幅素子５が搭載される。領域３１２，３１３は、本実施形態における一対の第１領域の例である。領域３１２には分岐回路基板６，７が配置され、領域３１３には合波回路基板１０，１１が配置される。領域３１４，３１５は、本実施形態における一対の第２領域の例である。領域３１４には入力整合回路基板８が配置され、領域３１５には出力整合回路基板９が配置される。

領域３１４及び３１５は、ベース３１上において所定方向（方向Ｄ２）に並んでおり、該方向に素子搭載領域３１１を挟んでいる。領域３１４及び３１５と素子搭載領域３１１との間には他の部品を搭載するための領域が設けられておらず、領域３１４及び３１５と素子搭載領域３１１とは互いに隣接している。また、領域３１２及び３１３は、ベース３１上において所定方向（方向Ｄ２）に並んでおり、該方向に素子搭載領域３１１、領域３１４及び３１５を挟んでいる。領域３１２と領域３１４との間には他の部品を搭載するための領域が設けられておらず、領域３１２と領域３１４とは互いに隣接している。同様に、領域３１３と領域３１５との間には他の部品を搭載するための領域が設けられておらず、領域３１３と領域３１５とは互いに隣接している。なお、ここでいう隣接とは、互いに当接している態様に限らず、僅かな隙間を空けて互いに離間している態様も含む。

言い換えると、ベース３１上において、上記の各領域は、領域３１２、３１４、３１１、３１５、及び３１３の順に、一列に隣接して並んでいる。従って、方向Ｄ２において、領域３１２，３１３が側壁３２に最も近く、素子搭載領域３１１が側壁３２から最も遠い。

再び図３を参照する。半導体増幅素子５は、焼結されたＡｇを含む金属２１を介してベース３１に導電接合され、これによりベース３１に固定されている。半導体増幅素子５と隣接する入力整合回路基板８及び出力整合回路基板９もまた、焼結されたＡｇを含む金属２１を介してベース３１に導電接合され、これによりベース３１に固定されている。金属２１は、Ａｇを含む焼結型導電ペーストが加熱されて溶剤が気化し、焼結したものである。一方、側壁３２に近い分岐回路基板６，７及び合波回路基板１０，１１は、ＡｕＳｎ共晶はんだ２２を介してベース３１に導電接合され、これによりベース３１に固定されている。言い換えると、半導体増幅素子５、入力整合回路基板８、及び出力整合回路基板９とベース３１との間には焼結されたＡｇを含む金属２１が介在しており、分岐回路基板６，７及び合波回路基板１０，１１とベース３１との間にはＡｕＳｎ共晶はんだ２２が介在している。

なお、Ａｇを含む焼結型導電ペーストは、樹脂中に粒状のＡｇ（更に、必要に応じて他の粒状金属）が混入してなるものであって、加熱により焼結し、金属化する。組成上、焼結型導電ペーストは一般の導電ペーストと次の点で相違する。すなわち、一般的な従来の銀ペーストはフィラーとして組成比率８０～９０％でマイクロメートルサイズの粒径のＡｇとエポキシ樹脂等の硬化剤で構成される。これに対して、焼結型導電ペーストは、マイクロメートルサイズの粒径のＡｇと更に粒径の小さいＡｇもしくは他の金属を混合した構成を有する。Ａｇ、もしくはＡｇと他の金属との合計の組成比率が一般の銀ペーストより高く、マイクロメートルサイズの粒径のＡｇに対し、更に粒径の小さいＡｇもしくは他の金属が組成において支配的である。

ここで、図２を参照しつつ、本実施形態の半導体モジュール１の内部構成について詳細に説明する。前述したように、半導体モジュール１は、２つの半導体増幅素子５を備える。１つの半導体増幅素子５あたりの出力は例えば３０Ｗであり、全体の出力は例えば６０Ｗである。各半導体増幅素子５は、トランジスタを内蔵する。トランジスタは例えば電界効果トランジスタ（ＦＥＴ）である。各半導体増幅素子５は、複数のゲートフィンガ、複数のソースフィンガ、及び複数のドレインフィンガを有する。方向Ｄ１において、ソースフィンガとドレインフィンガとは交互に並んでおり、各ソースフィンガとドレインフィンガとの間にゲートフィンガが配置されている。各半導体増幅素子５の入力端子３４側の端辺にはゲートパッド（信号入力端）及びソースパッドが交互に並んでおり、各半導体増幅素子５の出力端子３５側の端辺にはドレインパッド（信号出力端）が並んでいる。各ソースパッドは、半導体増幅素子５を厚さ方向に貫通するビアホール及び金属２１（図３を参照）を介してベース３１と電気的に接続され、基準電位とされている。各半導体増幅素子５は、各ゲートパッドに入力された高周波信号を増幅し、増幅後の高周波信号を各ドレインパッドから出力する。

半導体増幅素子５の半導体部分は、例えばＧａＡｓ基板を備えるＧａＡｓ系化合物半導体からなる。半導体増幅素子５の方向Ｄ１の長さは例えば１ｍｍであり、方向Ｄ２の長さは例えば６ｍｍである。半導体増幅素子５の厚さは例えば０．１ｍｍである。

分岐回路基板６，７は、方向Ｄ２に沿って入力端子３４及び半導体増幅素子５と並んで配置され、入力端子３４と半導体増幅素子５との間に位置する。分岐回路基板６は、セラミック製の基板６１と、基板６１の主面上に設けられた分岐回路６２とを有する。同様に、分岐回路基板７は、セラミック製の基板７１と、基板７１の主面上に設けられた分岐回路７２とを有する。一例では、基板６１，７１はＡｌ₂Ｏ₃（アルミナ）製である。基板６１，７１の平面形状は例えば長方形であり、一方の長辺は入力端子３４と対向しており、他方の長辺は入力整合回路基板８を介して半導体増幅素子５と対向している。基板６１の長辺の長さは例えば７．８ｍｍであり、短辺の長さは例えば２．０ｍｍである。基板７１の長辺の長さは例えば１２．５ｍｍであり、短辺の長さは例えば３．８ｍｍである。基板６１，７１の厚さは例えば０．３～０．５ｍｍ程度である。基板６１，７１の裏面には図示しない金属膜が固着しており、該金属膜がＡｕＳｎ共晶はんだ２２を介してベース３１と接合される。基板７１の一方の短辺は側壁３２の部分３２ａの近傍に位置しており、基板７１の他方の短辺は側壁３２の部分３２ｂの近傍に位置している。すなわち、基板７１は、方向Ｄ１において側壁３２の一端近傍から他端近傍にわたって延在している。

分岐回路６２及び７２は、入力整合回路基板８の入力整合回路に対する分岐回路である。分岐回路６２は、基板６１の主面上に設けられた配線パターン６３を含む。配線パターン６３は、ボンディングワイヤ２ａを介して入力端子３４と電気的に接続されている。配線パターン６３は、ボンディングワイヤ２ａとの接続点を起点として二方に分岐する。分岐回路７２は、基板７１の主面上に設けられた２つの配線パターン７３を含む。各配線パターン７３は、配線パターン６３の分岐した２つの端部それぞれと、ボンディングワイヤ２ｂを介して電気的に接続されている。各配線パターン７３は、ボンディングワイヤ２ｂとの接続点を起点として分岐を繰り返し、最終的にそれぞれ４個の金属パッド７３ａに至る。計８個の金属パッド７３ａは、基板７１の半導体増幅素子５側の長辺に沿って並んで配列されている。互いに隣り合う金属パッド７３ａ同士は、膜抵抗７４を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、半導体増幅素子５の複数のゲートパッド間のアイソレーションを確保しつつ、入力端子３４から見た、半導体増幅素子５の入力インピーダンスの整合を図っている。膜抵抗７４の抵抗値は例えば５０Ωである。

入力整合回路基板８は、方向Ｄ２において分岐回路基板７と半導体増幅素子５との間に配置されている。入力整合回路基板８は、半導体増幅素子５に対する入力整合回路（入力マッチング回路）を含む。入力整合回路基板８は、例えばダイキャパシタであり、誘電体基板の主面上に複数の金属パッド（不図示）を有する。金属パッドの数は、例えば金属パッド７３ａと同数とされる。複数の金属パッドは、方向Ｄ１に沿って一列に配列されている。各金属パッドは、複数本のボンディングワイヤ２ｃを介して、対応する金属パッド７３ａと電気的に接続されるとともに、複数本のボンディングワイヤ２ｄを介して、半導体増幅素子５の対応するゲートパッドと電気的に接続されている。ボンディングワイヤ２ｃの本数は１つの金属パッドにつき例えば６本（計４８本）であり、ボンディングワイヤ２ｄの本数は１つの金属パッドにつき例えば４本（計３２本）である。入力整合回路基板８の裏面には図示しない金属膜が固着しており、該金属膜が金属２１を介してベース３１と接合される。

入力整合回路基板８においては、ボンディングワイヤ２ｃ及び２ｄによるインダクタンス成分と、これらのインダクタンス成分の間のノード（金属パッド）と基準電位（ベース３１）との間のキャパシタンスとによって、Ｔ型フィルタ回路が構成される。入力整合回路基板８は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、半導体増幅素子５においてゲートパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なる。入力整合回路基板８は、このインピーダンスを、Ｔ型フィルタ回路により入力端子３４からパッケージ３内部を見込んだ５０Ωに変換する。

入力整合回路基板８の誘電体基板は、例えばＡｌＮからなる。入力整合回路基板８の方向Ｄ１の長さは例えば５．４ｍｍであり、方向Ｄ２の長さは例えば２．０ｍｍである。入力整合回路基板８の厚さは例えば０．２～０．３ｍｍ程度である。入力整合回路基板８のダイキャパシタの容量は、例えば１つの金属パッドにつき３０ｐＦである。

出力整合回路基板９は、方向Ｄ２において半導体増幅素子５と合波回路基板１０，１１との間に配置されている。出力整合回路基板９は、半導体増幅素子５に対する出力整合回路（出力マッチング回路）を含む。出力整合回路基板９は、入力整合回路基板８と同様に、例えば平行平板型キャパシタ（ダイキャパシタ）であり、誘電体基板の主面上に複数の金属パッド（不図示）を有する。金属パッドの数は、例えば入力整合回路基板８の金属パッドと同数とされる。複数の金属パッドは、方向Ｄ１に沿って一列に配列されている。各金属パッドは、ボンディングワイヤ２ｅを介して、半導体増幅素子５の対応するドレインパッドと電気的に接続されるとともに、ボンディングワイヤ２ｆを介して、合波回路基板１０の対応する金属パッド１０３ａ（後述）と電気的に接続されている。ボンディングワイヤ２ｅの本数は１つの金属パッドにつき例えば４本（計３２本）であり、ボンディングワイヤ２ｆの本数は１つの金属パッドにつき例えば６本（計４８本）である。出力整合回路基板９の裏面には図示しない金属膜が固着しており、該金属膜が金属２１を介してベース３１と接合される。

出力整合回路基板９においても、ボンディングワイヤ２ｅ及び２ｆによるインダクタンス成分と、これらのインダクタンス成分の間のノード（金属パッド）と基準電位（ベース３１）との間のキャパシタンスとによって、Ｔ型フィルタ回路が構成される。出力整合回路基板９は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、半導体増幅素子５においてドレインパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）と異なり、大概は５０Ωより小さい値である。出力整合回路基板９は、このインピーダンスを、Ｔ型フィルタ回路により出力端子３５からパッケージ３内部を見込んだ５０Ωに変換する。

出力整合回路基板９の誘電体基板は、例えばＡｌＮからなる。出力整合回路基板９の方向Ｄ１の長さは例えば５．４ｍｍであり、方向Ｄ２の長さは例えば２．０ｍｍである。出力整合回路基板９の厚さは例えば０．２～０．３ｍｍ程度である。出力整合回路基板９のダイキャパシタの容量は、例えば１つの金属パッドにつき２０ｐＦである。

合波回路基板１０，１１は、方向Ｄ２に沿って半導体増幅素子５及び出力端子３５と並んで配置され、半導体増幅素子５と出力端子３５との間に位置する。合波回路基板１０は、セラミック製の基板１０１と、基板１０１の主面上に設けられた合波回路１０２とを有する。同様に、合波回路基板１１は、セラミック製の基板１１１と、基板１１１の主面上に設けられた合波回路１１２とを有する。一例では、基板１０１，１１１はＡｌ₂Ｏ₃（アルミナ）製である。基板１０１，１１１の平面形状は例えば長方形であり、一方の長辺は出力整合回路基板９を介して半導体増幅素子５と対向しており、他方の長辺は出力端子３５と対向している。基板１０１の長辺の長さは例えば１２．５ｍｍであり、短辺の長さは例えば４．５ｍｍである。基板１１１の長辺の長さは例えば７．８ｍｍであり、短辺の長さは例えば２．０ｍｍである。基板１０１，１１１の厚さは例えば０．３～０．５ｍｍ程度である。基板１０１，１１１の裏面には図示しない金属膜が固着しており、該金属膜がＡｕＳｎ共晶はんだ２２を介してベース３１と接合される。基板１０１の一方の短辺は側壁３２の部分３２ａの近傍に位置しており、基板１０１の他方の短辺は側壁３２の部分３２ｂの近傍に位置している。すなわち、基板１０１は、方向Ｄ１において側壁３２の一端近傍から他端近傍にわたって延在している。

合波回路１０２及び１１２は、出力整合回路基板９の出力整合回路に対する合波回路である。すなわち、合波回路１０２及び１１２は、半導体増幅素子５の複数のドレインパッドから出力される信号を合波して一の出力信号とする。合波回路１０２は、基板１０１の主面上に設けられた２つの配線パターン１０３を含む。各配線パターン１０３は、それぞれ４つの金属パッド１０３ａを含む。４つの金属パッド１０３ａは、合波回路基板１０の半導体増幅素子５側の長辺に沿って並んで配列されている。互いに隣り合う金属パッド１０３ａ同士は、膜抵抗１０４を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、半導体増幅素子５の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子３５から見た、半導体増幅素子５の出力インピーダンスの整合を図っている。膜抵抗１０４の抵抗値は例えば５０Ωである。各金属パッド１０３ａは、ボンディングワイヤ２ｆを介して、出力整合回路基板９の対応する金属パッドと電気的に接続されている。

各配線パターン１０３は、４つの金属パッド１０３ａから結合を繰り返しつつ、最終的にボンディングワイヤ２ｇとの接続点に至る。各配線パターン１０３は、ボンディングワイヤ２ｇを介して、合波回路１１２の配線パターン１１３が有する２つの端部それぞれと電気的に接続されている。配線パターン１１３の中央部は、ボンディングワイヤ２ｈを介して出力端子３５と電気的に接続されている。

以上の構成を備える本実施形態の半導体モジュール１を作製する方法について説明する。図５は、半導体モジュール１の作製方法を示すフローチャートである。まず、ベース３１及び側壁３２を有するパッケージ３を用意する（準備工程Ｓ１、本実施形態における第１工程）。次に、３００℃程度まで昇温可能なヒータステージ上にパッケージ３を載置したのち、パッケージ３を加熱しながら、図４に示したベース３１の領域３１２，３１３上に球状のＡｕＳｎペレットを配置し、溶融したＡｕＳｎ共晶半田２２を薄く延ばす（半田塗布工程Ｓ２）。図６は、ＡｕＳｎ共晶半田２２を薄く延ばした様子を示す平面図である。

そして、図７に示すように、領域３１２，３１３上に配置される部品グループ（第１の部品グループ）に属する部品（具体的には、分岐回路基板６，７及び合波回路基板１０，１１）を、溶融したＡｕＳｎ共晶半田２２を間に挟みつつ、ベース３１上の所定位置に配置する（第１の基板配置工程Ｓ３、本実施形態における第２工程）。具体的には、分岐回路基板６を側壁３２の部分３２ｃに当てて分岐回路基板６の角度を決定した後、当該部分３２ｃに対して僅かに隙間をあけて分岐回路基板６を配置する。続いて、分岐回路基板７を分岐回路基板６に当てて分岐回路基板７の角度を決定した後、分岐回路基板６に対して僅かに隙間をあけて分岐回路基板７を配置する。同様に、合波回路基板１１を側壁３２の部分３２ｄに当てて合波回路基板１１の角度を決定した後、当該部分３２ｄに対して僅かに隙間をあけて合波回路基板１１を配置する。続いて、合波回路基板１０を合波回路基板１１に当てて合波回路基板１０の角度を決定した後、合波回路基板１１に対して僅かに隙間をあけて合波回路基板１０を配置する。側壁３２とベース３１との接続部には、両者を固定する蝋材がはみ出しているので、側壁３２に対して分岐回路基板６及び合波回路基板１１を僅かに隙間をあけて配置することにより、蝋材による分岐回路基板６及び合波回路基板１１の浮き上がりを防止できる。

なお、この工程Ｓ３では、上述した一連の作業を、Ｎ₂ブローを行いつつＮ₂雰囲気下にて行う。また、部品をベース３１に沿った方向に擦りつつ往復させる、いわゆるスクラブと呼ばれる動作を行うことにより、ＡｕＳｎ共晶半田２２に含まれる気泡（ボイド）を排除する。その後、パッケージ３を室温に戻す。ＡｕＳｎ共晶半田２２が固化することにより、分岐回路基板６，７及び合波回路基板１０，１１がベース３１に接合する（接合工程Ｓ４）。

続いて、図４に示したベース３１の領域３１４，３１５上に、Ａｇを含む焼結型導電ペースト２３を室温にて塗布する（Ａｇペースト塗布工程Ｓ５）。このとき同時に、素子搭載領域３１１上に、焼結型導電ペースト２３を塗布してもよい。但し、複数の領域にわたってまとめて塗布するのではなく、個々の領域毎に区画して塗布する。図８は、焼結型導電ペースト２３を塗布した様子を示す平面図である。そして、図９に示すように、領域３１４，３１５上に配置される部品グループ（第２の部品グループ）に属する部品（具体的には、入力整合回路基板８及び出力整合回路基板９）を、焼結型導電ペースト２３を間に挟みつつ、ベース３１上の所定位置に配置する（第２の基板配置工程Ｓ６、本実施形態における第３工程）。このとき、前述した分岐回路基板７および合波回路基板１０と同様にして入力整合回路基板８及び出力整合回路基板９の位置及び角度を調整する。なお、領域３１４，３１５上に配置される部品グループについては、スクラブは実施しない。

続いて、図１０に示すように、焼結型導電ペースト２３を間に挟みつつ、素子搭載領域３１１上に半導体増幅素子５を配置する（素子配置工程Ｓ７、本実施形態における第４工程）。このとき、前述した分岐回路基板７および合波回路基板１０と同様にして半導体増幅素子５の位置及び角度を調整する。なお、半導体増幅素子５についても、スクラブは実施しない。また、工程Ｓ６またはＳ７において、ゲート端子に接続されるフィルタを更に搭載してもよい。

その後、加熱処理を行う（例えばＮ₂雰囲気下で２００℃、１時間）。これにより、焼結型導電ペースト２３の溶剤が揮発し、Ａｇを含む金属が焼結して金属２１となる。半導体増幅素子５、入力整合回路基板８、及び出力整合回路基板９は、金属２１を介してベース３１に接合する（焼結工程Ｓ８）。その後、ボンディングワイヤ２ａ～２ｈを接合するとともに、他の電子部品の実装を行う（工程Ｓ９）。最後に、リッド３３を側壁３２に被せてパッケージ３を封止する（工程Ｓ１０）。以上の工程を経て、本実施形態の半導体モジュール１が完成する。なお、一旦焼結したＡｇの融点は純銀に近い９００℃程度にまで上昇するので、ボンディングワイヤ２ａ～２ｈを接合する工程Ｓ９、及びパッケージ３を封止する工程Ｓ１０において高温にさらされても金属２１は劣化しない。

以上の構成を備える本実施形態の半導体モジュール１およびその製造方法によって得られる効果について説明する。前述したように、従来、半導体モジュールのパッケージに収容される各部品はＡｕＳｎ共晶半田を介してベース上に固定されていた。その際、スクラブを行うことにより、ＡｕＳｎ共晶半田に含まれる気泡を排除することが望ましいが、近年のパッケージの小型化に伴い、パッケージ内部の部品搭載空間が狭められ、スクラブのための空間が制限されている。

例えば本実施形態のような半導体モジュールの場合、分岐回路基板６，７及び合波回路基板１０，１１が側壁３２に最も近いので、これらの基板６，７，１０，１１が最初にベース３１上に搭載される。次いで、入力整合回路基板８及び出力整合回路基板９がベース３１上に搭載され、最後に、半導体増幅素子５がベース３１上に搭載される。従って、ＡｕＳｎ共晶半田を用いて半導体増幅素子５をベース３１に接合する場合、半導体増幅素子５のスクラブのための空間が極めて小さくなり、半導体増幅素子５とベース３１との間のＡｕＳｎ共晶半田に気泡が残存するおそれがある。半導体増幅素子５とベース３１との間のＡｕＳｎ共晶半田に気泡が残存すると、半導体増幅素子５において生じた熱がベース３１へ伝わりにくくなり、半導体増幅素子５の温度が高くなって例えば信頼性の低下といった様々な影響が生じる。

そこで、本実施形態による半導体モジュール１の製造方法では、Ａｇを含む焼結型導電ペースト２３を用いて半導体増幅素子５をベース３１に接合している。ＡｕＳｎの熱伝導度はせいぜい５７（Ｗ／ｍ・Ｋ）であるのに対し、焼結型Ａｇペーストを焼結してなるＡｇ焼結体の熱伝導度は１７５～２００（Ｗ／ｍ・Ｋ）であり、ＡｕＳｎに対して３倍以上の熱伝導度を有する。従って、Ａｇ焼結体である金属２１に気泡が生じたとしても十分な熱伝導性を確保することができ、半導体増幅素子５の過度な温度上昇を抑制して、信頼性低下等の影響を低減できる。すなわち、本実施形態によれば、スクラブのための空間が極めて小さい場合であっても、半導体増幅素子５の放熱性の低下を抑制することができる。

また、本実施形態では、側壁３２に近い領域３１２，３１３に搭載される分岐回路基板６，７及び合波回路基板１０，１１を、ＡｕＳｎ共晶半田を用いてベース３１に接合している。これらの基板６，７，１０，１１はベース３１上において最初に配置されるので、スクラブのための十分な空間を確保することができる。従って、上述した気泡の問題が生じにくいので、ＡｕＳｎ共晶半田を用いても問題ない。また、一般的にＡｕＳｎ共晶半田は焼結型導電ペーストよりも安価であるため、半導体モジュール１の製造コストの上昇を抑えることができる。

また、本実施形態では、半導体増幅素子５だけでなく、半導体増幅素子５に隣接して配置される入力整合回路基板８及び出力整合回路基板９もまた、Ａｇを含む焼結型導電ペースト２３を用いてベース３１に接合している。仮に、ＡｕＳｎ共晶半田を用いて入力整合回路基板８及び出力整合回路基板９をベース３１に接合すると、スクラブの際にＡｕＳｎ共晶半田が素子搭載領域３１１にまで拡がってしまう。そして、この拡がったＡｕＳｎ共晶半田上に焼結型導電ペースト２３を塗布すると、塗布厚さが均一にならず、また、焼結型導電ペースト２３とベース３１との間にＡｕＳｎ共晶半田が存在することとなり、半導体増幅素子５からベース３１への放熱性に影響を及ぼす。これに対し、本実施形態のように焼結型導電ペースト２３を用いて入力整合回路基板８及び出力整合回路基板９をベース３１に接合すれば、半導体増幅素子５とベース３１との間からＡｕＳｎ共晶半田を確実に排除でき、半導体増幅素子５の放熱性を確保することができる。

（変形例）
図１１の（ａ）は、上記実施形態の一変形例として、工程Ｓ５における焼結型導電ペースト２３及びＡｕＳｎ共晶半田２２の様子を拡大して示す断面図である。また、図１１の（ｂ）は、一変形例に係る半導体モジュールの一部を拡大して示す断面図である。図１１の（ａ）に示すように、本変形例の工程Ｓ５では、焼結型導電ペースト２３が、前工程において塗布されたＡｕＳｎ共晶半田２２と重なる部位２３ａを有する。また、図１１の（ｂ）に示すように、本変形例の半導体モジュールでは、Ａｇを含む金属２１が、ＡｕＳｎ共晶半田２２と重なる部位２１ａを有する。当該重なる部位２１ａ，２３ａは、素子搭載領域３１１の外側、例えば領域３１４，３１５に位置する。このような場合であっても、上記実施形態と同様の作用効果を奏することができる。

本発明による半導体モジュールの製造方法、及び半導体モジュールは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、半導体増幅素子５、分岐回路基板６，７、入力整合回路基板８、出力整合回路基板９、及び合波回路基板１０，１１を備える半導体モジュール１に本発明を適用しているが、本発明はこれに限らず、半導体素子と、半導体素子と隣接して配置される複数の部品とを備える半導体モジュールに適用可能である。

１…半導体モジュール、２ａ～２ｆ…ボンディングワイヤ、３…パッケージ、５…半導体増幅素子、６，７…分岐回路基板、８…入力整合回路基板、９…出力整合回路基板、１０，１１…合波回路基板、２１…Ａｇを含む金属、２２…ＡｕＳｎ共晶半田、２３…焼結型導電ペースト、３１…ベース、３２…側壁、３１ａ，３１ｂ…端辺、３１ｃ…ネジ受け、３１ｄ…板面、３３…リッド、３４…入力端子、３５…出力端子、３６…空間、６１，７１…基板、６２，７２…分岐回路、６３，７３…配線パターン、７３ａ…金属パッド、７４…膜抵抗、１０１，１１１…基板、１０２，１１２…合波回路、１０３，１１３…配線パターン、１０３ａ…金属パッド、１０４…膜抵抗、３１１…素子搭載領域、３１２～３１５…領域。

Claims (6)

1. 金属製のベース及び前記ベースの周囲に設けられた絶縁性の側壁を有するパッケージを用意する第１工程と、
   第１の部品グループに属する部品を、前記側壁に囲まれており前記ベース上において所定方向に並ぶ一対の第１領域上に配置する第２工程と、
   前記第２工程ののちに、第２の部品グループに属する部品を、前記ベース上において前記一対の第１領域に挟まれており前記所定方向に並ぶ一対の第２領域上に配置する第３工程と、
   前記第３工程ののちに、前記ベース上において前記一対の第２領域に挟まれており前記一対の第２領域に隣接する素子搭載領域上に半導体素子を配置する第４工程と、
   を含み、
   前記第２工程では、ＡｕＳｎ共晶半田を間に挟んで前記第１の部品グループに属する部品を前記ベース上に配置し、
   前記第３工程では、Ａｇを含む焼結型導電ペーストを間に挟んで前記第２の部品グループに属する部品を前記ベース上に配置し、
   前記第４工程では、Ａｇを含む焼結型導電ペーストを間に挟んで前記半導体素子を前記ベース上に配置する、半導体モジュールの製造方法。
2. 前記第３工程において、前記焼結型導電ペーストは、前記第２工程において塗布された前記ＡｕＳｎ共晶半田と重なる部位を有し、当該重なる部位は、前記素子搭載領域の外側に位置する、請求項１に記載の半導体モジュールの製造方法。
3. 前記第３工程において、前記半導体素子に対する入力整合回路を含む基板を前記一対の第２領域のうち一方に配置し、前記半導体素子に対する出力整合回路を含む基板を前記一対の第２領域のうち他方に配置する、請求項１または請求項２に記載の半導体モジュールの製造方法。
4. 前記第２工程において、前記入力整合回路に対する分岐回路を含む基板を前記一対の第１領域のうち一方に配置し、前記出力整合回路に対する合波回路を含む基板を前記一対の第１領域のうち他方に配置する、請求項３に記載の半導体モジュールの製造方法。
5. 高周波信号を入力し、該高周波信号を増幅して出力する半導体モジュールであって、
   金属製のベース、及び前記ベースの周囲に設けられた絶縁性の側壁を有するパッケージと、
   前記ベース上において前記側壁に囲まれた素子搭載領域に配置された半導体増幅素子と、
   前記側壁に囲まれており前記ベース上において所定方向に前記素子搭載領域を挟む一対の第２領域のうち一方に配置された、前記半導体増幅素子に対する入力整合回路を含む基板と、
   前記一対の第２領域のうち他方に配置された、前記半導体増幅素子に対する出力整合回路を含む基板と、
   前記側壁に囲まれており前記ベース上において前記所定方向に前記一対の第２領域を挟む一対の第１領域のうち一方に配置された、前記入力整合回路に対する分岐回路を含む基板と、
   前記一対の第１領域のうち他方に配置された、前記出力整合回路に対する合波回路を含む基板と、
   を備え、
   前記分岐回路を含む基板、及び前記合波回路を含む基板は、ＡｕＳｎ共晶半田を介して前記ベースに接合されており、
   前記入力整合回路を含む基板、前記出力整合回路を含む基板、及び前記半導体増幅素子は、焼結されたＡｇを含む金属を介して前記ベースに接合されている、半導体モジュール。
6. 前記Ａｇを含む金属は、前記ＡｕＳｎ共晶半田と重なる部位を有し、当該重なる部位は、前記素子搭載領域の外側に位置する、請求項５に記載の半導体モジュール。

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