JPS59191393A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59191393A JPS59191393A JP58066489A JP6648983A JPS59191393A JP S59191393 A JPS59191393 A JP S59191393A JP 58066489 A JP58066489 A JP 58066489A JP 6648983 A JP6648983 A JP 6648983A JP S59191393 A JPS59191393 A JP S59191393A
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- JP
- Japan
- Prior art keywords
- substrate
- layer
- semiconductor
- semiconductor element
- laser
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/023—Mount members, e.g. sub-mount members
- H01S5/02325—Mechanically integrated components on mount members or optical micro-benches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/0233—Mounting configuration of laser chips
- H01S5/02345—Wire-bonding
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体発光素子を含む半導体装置に関する０
従来、半導体レーザ等の半導体発光素子を含む半導体装
置において、この半導体発光素子の基板を利用して、ト
ランジスタ、Ｉ（３等の能動素子或いは抵抗体等の受動
素子を集積化した所謂光ＩＣが知られている。このよう
な元ＩＣを製作する際には、主にフォトリングラフィ技
術が使用され、基板に対して平面的な広がりをもつ回路
構成をとっている。
置において、この半導体発光素子の基板を利用して、ト
ランジスタ、Ｉ（３等の能動素子或いは抵抗体等の受動
素子を集積化した所謂光ＩＣが知られている。このよう
な元ＩＣを製作する際には、主にフォトリングラフィ技
術が使用され、基板に対して平面的な広がりをもつ回路
構成をとっている。
例えば、第１図に示すごとく、トランジスタ（ＦＥＴ）
ｉ 、２ 、’３は半導体レーザ４と同一の基板上に平
面的に形成され、半導体レーザ４の負極がトランジスタ
乙のＤ３（ドレイン電極）と同一層に形成されている事
で電気的にトランジスタ６と半導体レーザ４は接続され
ている。しかし、この様に同一基板上に発光素子と能動
素子とが混在する場合、能動素子を形成する化合物半導
体材料が限定され、このような化合物半導体のプロセス
技術は、Ｓ１テクノロジーの如く確立された技術ではな
い為、歩留りが悪く、生産性が低いという問題点があっ
た０又、能ｗＪ素子の集積度に関しても、１つのチップ
上の面積の多くを半導体レーザが占めてしまい集積度を
あげる事が出来ないという問題点もあった。
ｉ 、２ 、’３は半導体レーザ４と同一の基板上に平
面的に形成され、半導体レーザ４の負極がトランジスタ
乙のＤ３（ドレイン電極）と同一層に形成されている事
で電気的にトランジスタ６と半導体レーザ４は接続され
ている。しかし、この様に同一基板上に発光素子と能動
素子とが混在する場合、能動素子を形成する化合物半導
体材料が限定され、このような化合物半導体のプロセス
技術は、Ｓ１テクノロジーの如く確立された技術ではな
い為、歩留りが悪く、生産性が低いという問題点があっ
た０又、能ｗＪ素子の集積度に関しても、１つのチップ
上の面積の多くを半導体レーザが占めてしまい集積度を
あげる事が出来ないという問題点もあった。
本発明の目的は上記問題点を改善した構造を有する半導
体装置を提供することにある。
体装置を提供することにある。
本発明は、半導体発光素子の基板裏面に、この基板に近
い値の熱膨張係数を有するバッファ層を介して別の半導
体素子を設けることによって上記目的を達するものであ
る。
い値の熱膨張係数を有するバッファ層を介して別の半導
体素子を設けることによって上記目的を達するものであ
る。
〔実施例１〕
本実施例の構成を第２図の断面図に示す。ＣａＡｇ−Ｇ
ａＡｌＡｓ系牛導体レーザ５のルーＧａＡｓから成る基
板６の義面に、バッファ層７として、この基板の熱膨張
係数（６，９Ｘ １０−６層℃）に近い値を持つＡＩＮ
層（熱膨張係数（６，５Ｘ １０ ／℃）を形成する０
更に基板６が導電形である為、半導体素子層９（導電形
）と絶縁を行なう必要があり、絶縁層８として８１０２
層を形成する。最後に半導体素子層９としてａ−８ｉ（
アモルファス・シリコン）層ヲ形成する。半導体素子層
９０表面には、従来のＳｉテクノロジーによりＦＥＴや
太陽電池等の能動素子或いは抵抗体等の受動素子が形成
される。この様子を第６図に示す。半導体素子１２は半
導体レーザ５の制御回路に構成し、半導体レーザの基板
側面（壁開聞と直角方向）からこの半導体素子１２０電
極へ配線１０がなされる。ここで半導体レーザ５の負電
極杜基板乙の側面からとり出しているので、半導体レー
ザ５としては基板に電流狭窄層１１を持つ様な構造の半
導体レーザを用いる必要がある。これにより電唖を基板
側面に設けても電流の流れ方に問題はない。またこのよ
うに構成された半導体装置は、全体としてヒートシンク
１３にダイボンディングされる。
ａＡｌＡｓ系牛導体レーザ５のルーＧａＡｓから成る基
板６の義面に、バッファ層７として、この基板の熱膨張
係数（６，９Ｘ １０−６層℃）に近い値を持つＡＩＮ
層（熱膨張係数（６，５Ｘ １０ ／℃）を形成する０
更に基板６が導電形である為、半導体素子層９（導電形
）と絶縁を行なう必要があり、絶縁層８として８１０２
層を形成する。最後に半導体素子層９としてａ−８ｉ（
アモルファス・シリコン）層ヲ形成する。半導体素子層
９０表面には、従来のＳｉテクノロジーによりＦＥＴや
太陽電池等の能動素子或いは抵抗体等の受動素子が形成
される。この様子を第６図に示す。半導体素子１２は半
導体レーザ５の制御回路に構成し、半導体レーザの基板
側面（壁開聞と直角方向）からこの半導体素子１２０電
極へ配線１０がなされる。ここで半導体レーザ５の負電
極杜基板乙の側面からとり出しているので、半導体レー
ザ５としては基板に電流狭窄層１１を持つ様な構造の半
導体レーザを用いる必要がある。これにより電唖を基板
側面に設けても電流の流れ方に問題はない。またこのよ
うに構成された半導体装置は、全体としてヒートシンク
１３にダイボンディングされる。
上記半導体装置を構成する際に、半導体レーザ５は、液
相成長法（ＬＰＥ）”−５ｆｉａ成長法（ＶＰＥ）、分
子線成長法（ＭＢＥ）等のエピタキシャル成長法によっ
て通常通り作製される。バッファ層７はスパッタ法又は
気相成長法の一つであるＭＯ−ＩＶＤ法によってこの半
導体レーザの基板裏面に形成される。更にバッファ層と
同様の方法によって絶縁層８が形成され、最後に半導体
素子層９が形成される。
相成長法（ＬＰＥ）”−５ｆｉａ成長法（ＶＰＥ）、分
子線成長法（ＭＢＥ）等のエピタキシャル成長法によっ
て通常通り作製される。バッファ層７はスパッタ法又は
気相成長法の一つであるＭＯ−ＩＶＤ法によってこの半
導体レーザの基板裏面に形成される。更にバッファ層と
同様の方法によって絶縁層８が形成され、最後に半導体
素子層９が形成される。
〔実施例２〕
第４図に断面を示す。図において第２図と共通部分には
同一の符号を附して詳細な説明は省略する。本実施例は
実施例１においてバッファ層７（ＡｊｌｉＮ層）の上に
第２バツクア層７′としてＡ／２０３層を設け、バッフ
ァ層７ （ＡｌＮ層）と絶縁層８（Ｓｉ０２）との結合
力を更に強めるものである。
同一の符号を附して詳細な説明は省略する。本実施例は
実施例１においてバッファ層７（ＡｊｌｉＮ層）の上に
第２バツクア層７′としてＡ／２０３層を設け、バッフ
ァ層７ （ＡｌＮ層）と絶縁層８（Ｓｉ０２）との結合
力を更に強めるものである。
前述の実施例では半導体発光素子としてｎ−ＧａＡ日を
基板としたＧａＡｓ−ＧａＡＪＡｓ系半導体レーザな用
いたが、本発明はこれに限らず、他の材料を用いた例え
ば■−■族、ｎ−ｖｉ族の半導体レーザな用いることも
できる。この際バッフ７層の材料は、半導体レーザの基
板に応じて選択する必要がある０例えば基板がＩｎＰの
場合にはＡｌＳｂによってバッファ層を形成する。
基板としたＧａＡｓ−ＧａＡＪＡｓ系半導体レーザな用
いたが、本発明はこれに限らず、他の材料を用いた例え
ば■−■族、ｎ−ｖｉ族の半導体レーザな用いることも
できる。この際バッフ７層の材料は、半導体レーザの基
板に応じて選択する必要がある０例えば基板がＩｎＰの
場合にはＡｌＳｂによってバッファ層を形成する。
また、実施例では半導体素子層はａ−８ｉ（アモルファ
ス・シリコン）によって形成したが、このａ−３ｉをゾ
ーンメルト法により多結晶Ｓ１又は単結晶Ｓ１として半
導体素子層に用いることも可能である。またａ−８ｉの
半導体素子層の必要な部分（例えば高速工Ｃ作製の場合
等）のみをレーザアニーに ル法により多結晶Ｓ１又は単結晶５ｉ）１！することも
できる。また実施例の絶縁層又はバッファ層上にグラフ
オエビタキシー法によって直接多結晶Ｓ１又は単結晶Ｓ
ｉを形成して半導体素子層とすることもできる、 更に、電極の取付は方法も、実施例の空中配線の他、薄
膜電極を蒸着によって取付ける等、釉々の変形が可能で
ある。
ス・シリコン）によって形成したが、このａ−３ｉをゾ
ーンメルト法により多結晶Ｓ１又は単結晶Ｓ１として半
導体素子層に用いることも可能である。またａ−８ｉの
半導体素子層の必要な部分（例えば高速工Ｃ作製の場合
等）のみをレーザアニーに ル法により多結晶Ｓ１又は単結晶５ｉ）１！することも
できる。また実施例の絶縁層又はバッファ層上にグラフ
オエビタキシー法によって直接多結晶Ｓ１又は単結晶Ｓ
ｉを形成して半導体素子層とすることもできる、 更に、電極の取付は方法も、実施例の空中配線の他、薄
膜電極を蒸着によって取付ける等、釉々の変形が可能で
ある。
前述の実施例において半導体素子層は１層であったが、
絶縁層をはさんでこのような半導体層を積層し、夫々に
半導体素子を形成することによって集積度を飛躍的に向
上させる事もできる。
絶縁層をはさんでこのような半導体層を積層し、夫々に
半導体素子を形成することによって集積度を飛躍的に向
上させる事もできる。
以上説明したように、本発明鉱従来の半導体装置におい
て、半導体発光素子の基板裏面に、バッファ層を介して
半導体素子を設けたので、１）半導体素子の材料が限定
されず、従来プロセスを用いて歩留りよく作製できる ２）立体構成により集積度が向上する 等の効果が得られるものであ、る。
て、半導体発光素子の基板裏面に、バッファ層を介して
半導体素子を設けたので、１）半導体素子の材料が限定
されず、従来プロセスを用いて歩留りよく作製できる ２）立体構成により集積度が向上する 等の効果が得られるものであ、る。
【図面の簡単な説明】
簗１図は従来の半導体装置を示す斜視図、第２図は本発
明の一実施例の構造を示す略断面図、第６図は本発明の
半導体装置の実施例を示す斜視図、第４図は本発明の他
の実施例を示す略断面図である。 ５・・・半導体レーザ、 ６・・・基板、７．７’・・
・バッファ層、 ８・・・絶縁層、？・・・半導体素
子層、１０・・・配線、１１・・・電流狭窄層、 １
２・・・半導体素子、１３ＩＩＩ１１１ヒートシンク。 出願人 キャノン株式会社 第 １ 閏 第 ′ｌ 履
明の一実施例の構造を示す略断面図、第６図は本発明の
半導体装置の実施例を示す斜視図、第４図は本発明の他
の実施例を示す略断面図である。 ５・・・半導体レーザ、 ６・・・基板、７．７’・・
・バッファ層、 ８・・・絶縁層、？・・・半導体素
子層、１０・・・配線、１１・・・電流狭窄層、 １
２・・・半導体素子、１３ＩＩＩ１１１ヒートシンク。 出願人 キャノン株式会社 第 １ 閏 第 ′ｌ 履
Claims (1)
- 半導体発光素子と、該半導体発光素子の基板裏面に、該
基板に近い値の熱膨張係数を有するバッフ７層を介して
設けられた半導体素子とから成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066489A JPS59191393A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066489A JPS59191393A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191393A true JPS59191393A (ja) | 1984-10-30 |
Family
ID=13317257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066489A Pending JPS59191393A (ja) | 1983-04-14 | 1983-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256663A (ja) * | 1985-05-09 | 1986-11-14 | Agency Of Ind Science & Technol | 半導体装置 |
| CN106119774A (zh) * | 2016-07-14 | 2016-11-16 | 安徽樵森电气科技股份有限公司 | 一种铝芯导线表面镀硅工艺 |
-
1983
- 1983-04-14 JP JP58066489A patent/JPS59191393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256663A (ja) * | 1985-05-09 | 1986-11-14 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH0337866B2 (ja) * | 1985-05-09 | 1991-06-06 | Kogyo Gijutsuin | |
| CN106119774A (zh) * | 2016-07-14 | 2016-11-16 | 安徽樵森电气科技股份有限公司 | 一种铝芯导线表面镀硅工艺 |
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