JPH0680686B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0680686B2 JPH0680686B2 JP1012586A JP1012586A JPH0680686B2 JP H0680686 B2 JPH0680686 B2 JP H0680686B2 JP 1012586 A JP1012586 A JP 1012586A JP 1012586 A JP1012586 A JP 1012586A JP H0680686 B2 JPH0680686 B2 JP H0680686B2
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に関し、特にSi基板上
に積層されたGaAs層に半導体素子を作成するものであ
る。
に積層されたGaAs層に半導体素子を作成するものであ
る。
（従来の技術） 従来のSi基板上にGaAs層を成長させる結晶成長方法につ
いては、文献ジャパニーズ・ジャーナル・オブ・アプラ
イド・フィジックス（Japanese Journal of Applied Ph
ysics）Vol.23,No.11,November,1984pp.L843−L845ある
いはエレクトロニクス・レターズ（ELECTRONICS LETTE
RS）（1984−10−25）Vol.20,No.22pp.916−918に記載
されている。これらの文献に記載されているように、Si
基板上へのGaAsの結晶成長は、通常、MOCVD法あるいはM
BE法によって行なわれ、まずSi基板の清浄化を目的とし
て高温でのアニールを行なった後、MOCVD法では約700℃
以上、MBE法では約500℃以上の成長温度でGaAs層を成長
する。この時、約４％の格子定数の違いを緩和するため
に中間層をSi基板とGaAs層の間に導入するか、あるいは
低温でアモルファスもしくは多結晶のGaAs層を成長した
のちに再配列化をはかり、その後通常の成長温度でGaAs
層を成長することが行なわれる。また、この時SiとGaAs
の熱膨張係数の違いから、成長温度から室温にもどした
場合にGaAs側にウェファがそる、あるいはクラックが入
るといったような現象が起こらないように、GaAs層の膜
厚は薄く積層される。しかる後、このGaAs層に半導体素
子や配線電極を形成するものである。
いては、文献ジャパニーズ・ジャーナル・オブ・アプラ
イド・フィジックス（Japanese Journal of Applied Ph
ysics）Vol.23,No.11,November,1984pp.L843−L845ある
いはエレクトロニクス・レターズ（ELECTRONICS LETTE
RS）（1984−10−25）Vol.20,No.22pp.916−918に記載
されている。これらの文献に記載されているように、Si
基板上へのGaAsの結晶成長は、通常、MOCVD法あるいはM
BE法によって行なわれ、まずSi基板の清浄化を目的とし
て高温でのアニールを行なった後、MOCVD法では約700℃
以上、MBE法では約500℃以上の成長温度でGaAs層を成長
する。この時、約４％の格子定数の違いを緩和するため
に中間層をSi基板とGaAs層の間に導入するか、あるいは
低温でアモルファスもしくは多結晶のGaAs層を成長した
のちに再配列化をはかり、その後通常の成長温度でGaAs
層を成長することが行なわれる。また、この時SiとGaAs
の熱膨張係数の違いから、成長温度から室温にもどした
場合にGaAs側にウェファがそる、あるいはクラックが入
るといったような現象が起こらないように、GaAs層の膜
厚は薄く積層される。しかる後、このGaAs層に半導体素
子や配線電極を形成するものである。
（発明が解決しようとする問題点） しかしながら以上述べた方法においては、Si基板とボン
ディングパッド等の配線電極との間隔は狭く、またGaAs
層あるいは中間層等の誘電率は大きいため、Si基板とボ
ンディングパッド等の配線電極との間の寄生容量が大き
くてってしまうという問題点があった。そこで、この発
明の目的は、前記寄生容量の小さい半導体装置を得るこ
とができる製造方法を提供することにある。
ディングパッド等の配線電極との間隔は狭く、またGaAs
層あるいは中間層等の誘電率は大きいため、Si基板とボ
ンディングパッド等の配線電極との間の寄生容量が大き
くてってしまうという問題点があった。そこで、この発
明の目的は、前記寄生容量の小さい半導体装置を得るこ
とができる製造方法を提供することにある。
（問題点を解決するための手段） この発明は、前記問題点を解決するために、Si基板上に
GaAsよりも小さい誘電率を有する絶縁膜を形成し、前記
絶縁膜に開口を形成して前記Si基板を選択的に露出し、
前記Si基板の前記露出した領域及び前記絶縁膜の上にGa
As層を積層し、前記Si基板の前記露出した領域上に積層
された前記GaAs層の領域に半導体素子を形成し、前記絶
縁膜上に積層された前記GaAs層の領域上に配線電極を形
成するものである。
GaAsよりも小さい誘電率を有する絶縁膜を形成し、前記
絶縁膜に開口を形成して前記Si基板を選択的に露出し、
前記Si基板の前記露出した領域及び前記絶縁膜の上にGa
As層を積層し、前記Si基板の前記露出した領域上に積層
された前記GaAs層の領域に半導体素子を形成し、前記絶
縁膜上に積層された前記GaAs層の領域上に配線電極を形
成するものである。
（作用） 本発明によれば、Si基板の露出した領域には単結晶のGa
As層が形成され、GaAsよりも小さい誘電率を有する絶縁
膜の上には高抵抗な多結晶GaAs層か積層される。従っ
て、この単結晶GaAs層の領域に半導体素子を形成し、前
記多結晶GaAs層の領域にボンディングパッド等の配線電
極を形成することにより、半導体装置のSi基板と配線電
極との間の寄生容量を低減することができる。さらに、
前記多結晶GaAs層を半導体素子間のアイソレーションと
して用いることができる。
As層が形成され、GaAsよりも小さい誘電率を有する絶縁
膜の上には高抵抗な多結晶GaAs層か積層される。従っ
て、この単結晶GaAs層の領域に半導体素子を形成し、前
記多結晶GaAs層の領域にボンディングパッド等の配線電
極を形成することにより、半導体装置のSi基板と配線電
極との間の寄生容量を低減することができる。さらに、
前記多結晶GaAs層を半導体素子間のアイソレーションと
して用いることができる。
（実施例） 第１図（ａ）〜（ｃ）は本発明の１実施例を説明するた
めの半導体装置の断面図であり、以下図面に沿って説明
する。
めの半導体装置の断面図であり、以下図面に沿って説明
する。
まず、第１図（ａ）に示すように、Si基板１全面にSiO2
膜２をCVD法により成長させ、活性層を形成する予定の
領域のSiO2膜２を反応性イオンエッチング等により選択
的にエッチングすることにより、前記Si基板１を露出す
る開口３を形成する。
膜２をCVD法により成長させ、活性層を形成する予定の
領域のSiO2膜２を反応性イオンエッチング等により選択
的にエッチングすることにより、前記Si基板１を露出す
る開口３を形成する。
次に、第１図（ｂ）に示すように、選択的のない有機金
属化学気相成長法（MOCVD法）を用いて、Si基板１を水
素中で900℃程度の温度で熱処理を行い、温度を下げSi
基板１の（100）面上にGaAsの構成原子が成長時に充分
にはマイグレーションできない約450℃の低温でGaAsを2
00Å程度以下の厚さに成長させバッファ層を形成し、こ
のバッファ層のアニール後、このバッファ層上に700℃
程度でさらに半絶縁性のGaAs層を成長させることによ
り、SiO2膜２上には多結晶GaAs層４が積層され、開口３
のSi基板１上には半絶縁性の単結晶GaAs層５が積層され
る。さらに、単結晶GaAs層５上にドナー不純物をドープ
したGaAs層をエピタキシャル成長あるいはさらに成長し
たGaAs層にドナー不純物を選択的に注入することにより
ｎ型のチャネル領域６を形成する。
属化学気相成長法（MOCVD法）を用いて、Si基板１を水
素中で900℃程度の温度で熱処理を行い、温度を下げSi
基板１の（100）面上にGaAsの構成原子が成長時に充分
にはマイグレーションできない約450℃の低温でGaAsを2
00Å程度以下の厚さに成長させバッファ層を形成し、こ
のバッファ層のアニール後、このバッファ層上に700℃
程度でさらに半絶縁性のGaAs層を成長させることによ
り、SiO2膜２上には多結晶GaAs層４が積層され、開口３
のSi基板１上には半絶縁性の単結晶GaAs層５が積層され
る。さらに、単結晶GaAs層５上にドナー不純物をドープ
したGaAs層をエピタキシャル成長あるいはさらに成長し
たGaAs層にドナー不純物を選択的に注入することにより
ｎ型のチャネル領域６を形成する。
次に第１図（ｃ）に示すようにチャネル領域６上にゲー
ト電極７を形成し、その一方にコンタクトホール８を介
してSi基板１に接続したソース電極９、もう一方にドレ
イン電極10を形成することにより、バイア・ホール構造
のトランジスタが形成され、そしてドレイン電極10およ
びゲート電極７から多結晶GaAs層４上にボンディングパ
ッド等の配線電極11を形成する。
ト電極７を形成し、その一方にコンタクトホール８を介
してSi基板１に接続したソース電極９、もう一方にドレ
イン電極10を形成することにより、バイア・ホール構造
のトランジスタが形成され、そしてドレイン電極10およ
びゲート電極７から多結晶GaAs層４上にボンディングパ
ッド等の配線電極11を形成する。
この発明の実施例によれば、誘電率がGaAsの約1/3であ
るSiO2膜２上に積層された多結晶GaAs層４上に配線電極
11が形成されるので、ソース電極９に接続されたSi基板
１と配線電極11との間の容量が主な原因となっている寄
生容量が低減できる。また、ソース電極９が接続された
Si基板１全体がソース電極となり、パッケージにダイボ
ンドすることによってこのソース電極（Si基板１）が配
線することなしに接地側に接続されることとなり、ソー
スインダクタンスが減少される。またSiの熱伝導度はGa
Asの約３倍であることからSi基板１は有効なヒートシン
クとなり得、且つ、ソース電極９とゲート電極７との配
線電極を交差せずに半導体装置を形成でき、交差配線に
よる寄生容量およびインダクタンスを低減することがで
きる。さらに、多結晶GaAs層を成長時点でそのまま素子
間のアイソレーションとして用いることができる。
るSiO2膜２上に積層された多結晶GaAs層４上に配線電極
11が形成されるので、ソース電極９に接続されたSi基板
１と配線電極11との間の容量が主な原因となっている寄
生容量が低減できる。また、ソース電極９が接続された
Si基板１全体がソース電極となり、パッケージにダイボ
ンドすることによってこのソース電極（Si基板１）が配
線することなしに接地側に接続されることとなり、ソー
スインダクタンスが減少される。またSiの熱伝導度はGa
Asの約３倍であることからSi基板１は有効なヒートシン
クとなり得、且つ、ソース電極９とゲート電極７との配
線電極を交差せずに半導体装置を形成でき、交差配線に
よる寄生容量およびインダクタンスを低減することがで
きる。さらに、多結晶GaAs層を成長時点でそのまま素子
間のアイソレーションとして用いることができる。
尚、本発明の実施例では、Si基板１上へのGaAs層4,5の
成長方法としては、MBE法を用いてもよい。また、本発
明の実施例では絶縁膜としてSiO2膜２を用いたが、GaAs
よりも小さい誘電率を有する他の絶縁物質を用いてもよ
い。
成長方法としては、MBE法を用いてもよい。また、本発
明の実施例では絶縁膜としてSiO2膜２を用いたが、GaAs
よりも小さい誘電率を有する他の絶縁物質を用いてもよ
い。
（発明の効果） 本発明によれば、以上説明したように、Si基板の露出し
た領域には単結晶のGaAs層が形成され、GaAsよりも小さ
い誘電率を有する絶縁膜の上には高抵抗な多結晶GaAs層
が積層される。そして、この単結晶GaAsの領域に半導体
素子を形成し、多結晶GaAs層の領域にボンディングパッ
ド等の配線電極を形成することにより、半導体装置のSi
基板と配線電極との間の寄生容量を低減することができ
る。さらに、この多結晶GaAs層を半導体素子間のアイソ
レーションとして用いることができるので、高性能な半
導体素子を容易な方法で製造することができる。
た領域には単結晶のGaAs層が形成され、GaAsよりも小さ
い誘電率を有する絶縁膜の上には高抵抗な多結晶GaAs層
が積層される。そして、この単結晶GaAsの領域に半導体
素子を形成し、多結晶GaAs層の領域にボンディングパッ
ド等の配線電極を形成することにより、半導体装置のSi
基板と配線電極との間の寄生容量を低減することができ
る。さらに、この多結晶GaAs層を半導体素子間のアイソ
レーションとして用いることができるので、高性能な半
導体素子を容易な方法で製造することができる。
第１図（ａ）〜（ｃ）は本発明の１実施例を説明するた
めの半導体装置の断面図である。 １…Si基板、２…SiO2、３…開口、４…多結晶GaAs層、
５…単結晶GaAs層、６…チャネル領域、７…ゲート電
極、８…コンタクトホール、９…ソース電極、10…ドレ
イン電極、11…配線電極。
めの半導体装置の断面図である。 １…Si基板、２…SiO2、３…開口、４…多結晶GaAs層、
５…単結晶GaAs層、６…チャネル領域、７…ゲート電
極、８…コンタクトホール、９…ソース電極、10…ドレ
イン電極、11…配線電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上西 勝三 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭61−131526（ＪＰ，Ａ)
Claims (2)
- 【請求項１】Si基板を準備する工程と、 前記Si基板上に、GaAsよりも小さい誘電率を有する絶縁
膜を形成する工程と、 前記絶縁膜に開口を形成して、前記Si基板を選択的に露
出する工程と、 前記Si基板の前記露出した領域及び前記絶縁膜の上にGa
As層を積層する工程と、 前記Si基板の前記露出した領域上に積層された前記GaAs
層の領域に半導体素子を形成する工程と、 前記絶縁膜上に積層された前記GaAs層の領域上に配線電
極を形成する工程と を備えてなることを特徴とする半導体装置の製造方法。 - 【請求項２】前記絶縁膜はSiO2膜であることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012586A JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012586A JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62169482A JPS62169482A (ja) | 1987-07-25 |
| JPH0680686B2 true JPH0680686B2 (ja) | 1994-10-12 |
Family
ID=11741569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012586A Expired - Fee Related JPH0680686B2 (ja) | 1986-01-22 | 1986-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680686B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
| JP5987449B2 (ja) * | 2012-04-24 | 2016-09-07 | 富士通株式会社 | 熱電変換素子及びその製造方法 |
-
1986
- 1986-01-22 JP JP1012586A patent/JPH0680686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62169482A (ja) | 1987-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |