JPS6213063A - 化合物半導体多層集積回路 - Google Patents

化合物半導体多層集積回路

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JPS6213063A
JPS6213063A JP60152902A JP15290285A JPS6213063A JP S6213063 A JPS6213063 A JP S6213063A JP 60152902 A JP60152902 A JP 60152902A JP 15290285 A JP15290285 A JP 15290285A JP S6213063 A JPS6213063 A JP S6213063A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、化合物半導体多層集積回路に関する。
（従来の技術） 近年ＧａＡｓなとの化合物半導体を用いた集積回路（ｒ
ｃ）の研究開発が活発に行なわれている。この理由は、
例えばＧａＡｓの場合、通常ＩＣに用いられるＳｉに比
べて電子移動度が５倍程度大きく、より高速のＩＣを実
現できるからである。ＧａＡｓを用いたメモリＩＣは１
９８４年Ｉ　ＥＥＥ　ＧａＡｓ　Ｉ　Ｃシンポジウムダ
イジェスト第１２１頁から第１２４頁に発表されている
。このメモリＩＣの容量は１６キロピツトである。その
チップ寸法は７．２Ｄ１１×６．２Ｉ［［１程度で、ア
クセス時間２ｎｓが実現されている。
（発明が解決しようとする問題点） 通常コンピュータ等のメモリに用いるためには６４キロ
ピツトから１メガピット級の集積度が必要である。しか
しながら、従来のＧａＡｓ　Ｉ　Ｃは前述したように１
６キロビツトで、チップ寸法は既に７、２１１１１　Ｘ
　６．２１ａ程度に達しており、通常半導体ＩＣとして
歩留りを考慮した場合のチップ寸法の限界である１ｃｍ
Ｘ１ｃｍの寸法に近づいている。さらにＧａＡｓ　Ｉ　
Ｃで通常用いられている電界効果トランジスタは、バイ
ポーラトランジスタと異なり’Ｉ流駆動能力が低いから
、寄生容量の介在を極力避ける必要がある。そこで、Ｇ
ａＡｓ　Ｉ　Ｃでは、配線長をできる限り短くしないと
ＧａＡｓ本来の高性能を発揮できない。従って、ＧａＡ
ｓ　Ｉ　Ｃにおいては集積度を上げることと、配線長を
短くすることとを同時に実現して行かなければならない
。
集積度を上げかつ配線長を短くするために３次元ＩＣの
構想があり、５ｉＩＣではすでに実現されている。しか
しながら、５ｉＩＣの場合、Ｓｉを用いて高抵抗層を実
現できないという大きな欠点があるから、Ｓｉ３次元Ｉ
Ｃでは、電子層間の絶縁膜としてＳｉｎ、のような非晶
質誘電体を用い、この誘電体上に再び単結晶Ｓｉを成長
させなければならず、この点が技術的な難点となってお
り、高性能化が阻まれている。
一方化合物半導体においては、比較的簡単に単結晶高抵
抗層を実現できるから、互いに独立した多層の電子チャ
ンネルを基板表面に平行して設けることは容易である。
しかしながら、多層の電子チャンネル層を各々独立に制
御するためには制御電極が個別に必要となるが、従来は
制御電極を半導体層中に設けることができなかった。そ
こで、従来のＧａＡｓ　Ｉ　Ｃの３次元構造では、第６
凶に断面図で示すように、エツチングにより各導電層を
面出し、この部分にゲート電極を設けることにより各導
電層を制御していた。しかしながら、この従来の構造で
は実質的に集積規模が大きくならず３次元ＩＣとしての
特徴が活かきれていなかった。
そこで、本発明の目的は、上記の従来の化合物半導体Ｉ
Ｃの欠点を除去し、集積度が高く、配線長が短い化合物
半導体多層集積回路の提供にある。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する化合物
半導体多層集積回路は、半絶縁性化合物半導体基板上に
、ｐ型半導体層、第１のｎ型半導体層及びノンドープ半
導体層からなる個別導電層が１層以上設けてあり、第２
のｎ型半導体層が半導体基板の表面に設けてあり、前記
第１のｎ型半導体層中を流れる電子を制御する第１のバ
イアス電圧が印加される第１の電極が前記ｐ型半導体層
に接続してあり、前記第２のｎ型半導体層中を流れる電
子を制御する第２のバイアス電圧が印加諮れる第２の電
極が前記第２のｎ型半導体層表面に設けてあることを特
徴とする。
（作用） 第１図は本発明の化合物半導体［ＩＣの原理的な構造を
示す断面図である。
本図の構造では、半絶縁性ＧａＡｓ基板７の上に、ｐ＋
型ＧａＡｓ層６、ｎ型ＧａＡｓ層５、ノンドープＧａＡ
ｓ層４、ｎ型ＧａＡｓ層３がＭＢＥ法或いはＭＯＣＶＤ
法などを用いて成長されている。ｎ型層５とｐ＋層６の
界面の主としてｎ型層５側には空乏層８が生している。
この空乏層８の厚みをり、とすると・・・・・・・・・
（１） となる、（１）式においてＥ、は比誘電率、ｑは電子の
電荷、Ｎａ　、　Ｎｏは各々アクセプターおよびドナー
密度、ｖｈｌはビルトインポテンシャルでＧａＡｓでは
１．３ｖ程度であり、ＶＴＩは外部印加電圧である。
ここでｎ型層５の厚みをｄとすると、ｎ型層５中を流れ
る電流Ｉは印加電圧Ｖ□１の関数であり、Ｌ（ＶＴＩ）
−（ｄ＋　　Ｄ＋（ＶＴＩ））ｎ−ｑ−ｖ−Ｗ・・・・
・・・・・（２） として表わせる。（２）式においてｎはキャリア密度、
Ｖは電子のドリフト速度、Ｗは電子層の横幅である。（
２）式に示きれたように印加電圧ＶＴＩを変化きせるこ
とによりＭｍを制御できる。ノンドープ層４は近似的に
絶縁層とみなせる。
一方ｎ型層３の表面には例えばＡＱのようなショットキ
ー金属が設けられている。この場合にも空乏層２がｎ型
層３中に生じている。この空乏層厚さをり、とすると ・・・・・・・・・（３） と表わされる。この場合のＶＢ２は０．７５Ｖ程度であ
る。ｎ型層３中を流れる電流１．は、ｎ型層３の厚みを
ｄ、とすると、 Ｌ（Ｖｔｘ）＝（ｄａ　　Ｄａ（Ｖｔｎ））ｎ−ｑ−ｖ
−Ｗ・・・・・・・・・（４） として表わされる。このようにＶＴＩ　ｒ　ＶＴＩによ
って各電流り、Ｌを個別に飼御できる。尚、以上には第
１図の構造により本発明の原理的な作用を説明したが、
本発明ではｒ問題点を解決するための手段」の欄で述べ
たようなより広範な構造が可能である。
（実施例） 第２図は本発明の第１の実施例の断面図である。この実
施例は本発明をＧａＡｓ　Ｄ　ＣＦ　Ｌ　（Ｄｉ−ｒｅ
ｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）基本ゲー
トへ適用した例である。図において半絶縁性ＧａＡｓ基
板３７−Ｌにｐ＋層３Ｂ、１層３９、ノンドープ層（絶
縁層）４５、ｎ層４６が設けられている。イオン注入ｎ
＋層３６によりｎ層４６．３９は互いに接続され、さら
にｎ＋層３６表面には出力端子を形成するオーミック電
極３２が設けられている。また、イオン注入ｐ＋層３５
はｐ＋層３８に接続され、ｐ＋層３５の表面にはオーミ
ック電極３２が設けられている。４１．４２はＢ”、Ｂ
＋等のイオン注入により形成されたアイソレーション層
である。
４０．４４は空乏層である。１層３９と電極３４はｎ＋
層４３により結ばれている。
第３図は第２図実施例のＤＣＦＬ基本ゲートの等価回路
図である。図面参照番号は第２図と共通である。３１は
入力端子、３２は出力端子を構成している。端子３４に
はドレイン電圧を印加し、端子３３は接地される。ゲー
ト電極３１はＡＱのようなショットキー金属でもよいが
、ｐ＋型ＧａＡｓなどの半導体でもよい。
第４図は本発明の第２の実施例の断面図である。本実施
例は本発明をバッファ増幅器に適用した例である。３７
．３Ｂ、３９，４５．４６は、第２図と同じで、それぞ
れ半絶縁性ＧａＡｓ、　ｐ　”層、ｎ層、ノンドープ層
、ｎ層である。５１゜５４．５６．５８はオーミック金
属で、５３゜５７はショットキー金属である（５３．５
７をｐ＋層におきかえることもできる）。５５はＢ＋ま
たはＢ＋等によるアイソレーション用イオン注入層であ
る。このデバイスの等価回路は第５図のようになる。第
５図と第４図の参照番号は共通である。５３は入力端子
を構成し、５６は出力端子を構成している。５４には正
のドレイン電圧を加え、５Ｂには負のソース電圧を加え
る。５７には動作電流レベルを決定するための負のゲー
ト電圧を加える。
このような第２図及び第４図実施例回路においては、駆
動用ＦＥＴに関してはゲート長をできるだけ短くし、ゲ
ート・ソース間容量を極力減らし、かつ相互コンダクタ
ンスを極力大きくする必要があるが、負荷用ＦＥＴにお
いては、もともとゲート・ソース間を短絡して使うから
、ゲート・ソース間容量を減らす必要がなく、さらに負
荷抵抗としての役目を果すのみであるから相互フンダク
タンスも大きくする必要がない。したがって、負荷用Ｆ
ＥＴのゲート長は短くする必要がない。
また、レベルシフトダイオードに関しては順方向にバイ
アスするから容量に対する考慮は必要でない。
以上説明した本発明実施例においては、基板表面に短ゲ
ート長が必要となる駆動用ＦＥＴを配置し、基板中に必
ずしも短ゲート長が必要でない負荷用ＦＥＴおよびレベ
ルシフトダイオードを配置することにより３次元ＩＣ化
を計っているから、性能を落とすことなくＩＣの高集積
化が実現され一’ｒいる。さらに、配線長に関しても、
ノンドープ層の厚み（通常１ｏｏｏ〜１００００人）の
みを介して上下のデバイスが接続きれているから、極め
て短くなっている。
なお、以上に述べた実施例においてはＧａＡｓを例に挙
げたが、本発明では半導体はＧａＡｓに限らず、ＩｎＰ
、、ＡＱＧａＡｓ、　ＩｎＧａＡｓなど化合物半導体な
らいずれでもよい。
（発明の効果） このような本発明においては、従来のＧａＡｓＩＣの欠
点を除去し、多層電子層の制御電極が半導体層中に設け
られ、集積度が上がり、配線長が短くなった３次元集積
回路が得られる。そこで、本発明を超高速、高集積半導
体ＩＣに適用すれば、その効果は極めて著しい。
【図面の簡単な説明】
第１図は本発明の原理的な構造を示す断面図、第２図は
本発明の第１の実施例を示す断面図、第３図は第２図実
施例の等価回路図、第４図は本発明の第２の実施例を示
す断面図、第５図は第４図実施例の等価回路図、第６図
は従来のＧａＡｓ多層集積回路の断面図である。 ７　、２６　、３７　・・・半絶縁性ＧａＡｓ基板、６
゜３５．３８．６０・・・９１層、３，５，２２゜２４
．３９．４６・・・ｎ層、１，２１，２２゜３１．５３
．５７・・・ゲート電極、３２，３３゜３４．５１，５
４，５６．５８・・・オーミック電極。 代理人弁理士　　本　庄　伸　介 第２図 第４図 第３図

Claims (2)

    【特許請求の範囲】
  1. （１）半絶縁性化合物半導体基板上に、ｐ型半導体層、
    第１のｎ型半導体層及びノンドープ半導体層からなる個
    別導電層が１層以上設けてあり、第２のｎ型半導体層が
    半導体基板の表面に設けてあり、前記第１のｎ型半導体
    層中を流れる電子を制御する第１のバイアス電圧が印加
    される第１の電極が前記ｐ型半導体層に接続してあり、
    前記第２のｎ型半導体層中を流れる電子を制御する第２
    のバイアス電圧が印加される第２の電極が前記第２のｎ
    型半導体層表面に設けてあることを特徴とする化合物半
    導体多層集積回路。
  2. （２）前記第２の電極が、ショットキー金属、又は前記
    第２のｎ型半導体層上にさらに設けられたｐ型半導体層
    であることを特徴とする特許請求の範囲第１項記載の化
    合物半導体多層集積回路。
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