JPS63237581A - 化合物半導体３次元集積回路 - Google Patents
化合物半導体３次元集積回路Info
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- JPS63237581A JPS63237581A JP7323987A JP7323987A JPS63237581A JP S63237581 A JPS63237581 A JP S63237581A JP 7323987 A JP7323987 A JP 7323987A JP 7323987 A JP7323987 A JP 7323987A JP S63237581 A JPS63237581 A JP S63237581A
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- Japan
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- semiconductor layer
- gaas
- nondoped
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- Pending
Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体多層集積回路に関する。
（従来の技術）
近年ＧａＡｓなとの化合物半導体を用いた集積回路（Ｉ
Ｃ）の研究開発が活発に行なわれており、化合物半導体
３次元ＩＣに関する研究も行なわれている。化合物半導
体３次元ＩＣは昭和６０年７月１１日出願の特願昭６０
−１５２９０２号明細書に記載されている。この３次元
ＩＣはノンドープ化合物半導体層を、多層に構成された
導電層間の絶縁体として用いられている。第４図はこの
従来例の３次元ＩＣのバンド図である。図において１は
フェルミ準位で２は伝導帯の底である。ウェハー表面か
ら順にショットキー金属３、ｎ型ＧａＡｓ層４、ノンド
ープＧａＡｓ層５、ｎ型ＧａＡｓ層６、Ｐ型ＧａＡｓ７
が形成されている。実効的に伝導電子が存在し得るフェ
ルミ準位１からΦ１までがｎ型チャンネルとなり、第１
のｎ型チャンネル８、第２のｎ型チャンネル９が生ずる
。この２つのｎ型チャネルはノンドープＧａＡｓ層５に
より分離され、各々、ショットキー金属３およびＰ型Ｇ
ａＡｓ府７により制御される。
Ｃ）の研究開発が活発に行なわれており、化合物半導体
３次元ＩＣに関する研究も行なわれている。化合物半導
体３次元ＩＣは昭和６０年７月１１日出願の特願昭６０
−１５２９０２号明細書に記載されている。この３次元
ＩＣはノンドープ化合物半導体層を、多層に構成された
導電層間の絶縁体として用いられている。第４図はこの
従来例の３次元ＩＣのバンド図である。図において１は
フェルミ準位で２は伝導帯の底である。ウェハー表面か
ら順にショットキー金属３、ｎ型ＧａＡｓ層４、ノンド
ープＧａＡｓ層５、ｎ型ＧａＡｓ層６、Ｐ型ＧａＡｓ７
が形成されている。実効的に伝導電子が存在し得るフェ
ルミ準位１からΦ１までがｎ型チャンネルとなり、第１
のｎ型チャンネル８、第２のｎ型チャンネル９が生ずる
。この２つのｎ型チャネルはノンドープＧａＡｓ層５に
より分離され、各々、ショットキー金属３およびＰ型Ｇ
ａＡｓ府７により制御される。
（発明が解決しようとする問題点）
第４図の従来例においてノンドープＧａＡｓ層の厚みを
減少させたものが第５図の従来例である。第５図におけ
る参照番号は第４図と同じである。第５図においては、
ノンドープＧａＡｓＮ’ｊ５が薄い（１００ＯＡ以下）
ため第１および第２のｎ型チャネルの間のポテンシャル
障壁の高さが十分でなく、両方のチャンネルが互いに干
渉し合っている。このことは両方のｎ型チャネルが独立
していないことを意味している。
減少させたものが第５図の従来例である。第５図におけ
る参照番号は第４図と同じである。第５図においては、
ノンドープＧａＡｓＮ’ｊ５が薄い（１００ＯＡ以下）
ため第１および第２のｎ型チャネルの間のポテンシャル
障壁の高さが十分でなく、両方のチャンネルが互いに干
渉し合っている。このことは両方のｎ型チャネルが独立
していないことを意味している。
本発明の目的は上記の従来の化合物半導体３次元ＩＣの
欠点を除去し、ノンドープ層の厚みを薄くしても多層に
構成されたｎ型チャンネルが独立している化合物半導体
３次元ＩＣを提供することにある。
欠点を除去し、ノンドープ層の厚みを薄くしても多層に
構成されたｎ型チャンネルが独立している化合物半導体
３次元ＩＣを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する化合物
半導体３次元ＩＣは半絶縁性化合物半導体基板上にＰ型
半導体層、第１のｎ型半導体層、及び前記半導体層より
電子親和力の小さいノンドープ半導体層からなる個別導
電層が１層以上設けてあり、その上に第２のｎ型半導体
層が設けてあり、前記第１のｎ型半導体層中を流れる電
子を制御する第１のバイアス電圧が印加される第１の電
極が前記Ｐ型半導体層に接続してあり、前記第２のｎ型
半導体層中を流れる電子を制御する第２のバイアス電圧
が印加される第２の電極が前記第２のｎ型半導体層表面
に設けてあることを特徴とする。
半導体３次元ＩＣは半絶縁性化合物半導体基板上にＰ型
半導体層、第１のｎ型半導体層、及び前記半導体層より
電子親和力の小さいノンドープ半導体層からなる個別導
電層が１層以上設けてあり、その上に第２のｎ型半導体
層が設けてあり、前記第１のｎ型半導体層中を流れる電
子を制御する第１のバイアス電圧が印加される第１の電
極が前記Ｐ型半導体層に接続してあり、前記第２のｎ型
半導体層中を流れる電子を制御する第２のバイアス電圧
が印加される第２の電極が前記第２のｎ型半導体層表面
に設けてあることを特徴とする。
（作用）
第１図は本発明の化合物半導体の原理を示すためのバン
ド図である。本図の構造ではｎ型ＧａＡｓ／ｉ４とｎ型
ＧａＡｓ１６との間に、ＧａＡｓより電子親和力が小さ
いＡｌＧａＡｓを用いているか、この点が従来例と異な
っている。ＡｌＧａＡｓのＡＩのモル組成比はこの場合
０．３で、Ａｔ□、３ＧａＯ，７Ａｓと表わせる。第１
図に示されたようにＡｌＧａＡｓとＧａＡｓＱ界面には
電子親和力差から生ずるバンドギャップの不連続ΔＥｃ
が生ずる。
ド図である。本図の構造ではｎ型ＧａＡｓ／ｉ４とｎ型
ＧａＡｓ１６との間に、ＧａＡｓより電子親和力が小さ
いＡｌＧａＡｓを用いているか、この点が従来例と異な
っている。ＡｌＧａＡｓのＡＩのモル組成比はこの場合
０．３で、Ａｔ□、３ＧａＯ，７Ａｓと表わせる。第１
図に示されたようにＡｌＧａＡｓとＧａＡｓＱ界面には
電子親和力差から生ずるバンドギャップの不連続ΔＥｃ
が生ずる。
ｘ ＝ ０．３のときのΔＥｃは０．２５ｅＶ程度であ
る。このΔＥｃが存在するため、第１ｎ型チヤンネル８
と第２ｎ型チヤンネル９は完全に分離されている。さら
にｎ型ＧａＡｓ４およびノンドープＡｌＧａＡｓ５の界
面と、第１ｎ型チヤンネルおよびチャンネル分離層の界
面とは完全に一致する。同様のことが第２ｎ２チヤンネ
ルとチャンネル分離層との界面にも言える。このように
電子親和力の小さいノンドープ半導体層をチャンネル分
離層として用いるため、ノンドープ半導体層の厚さを１
０００Å以下と薄くしても第１および第２のｎ型チャン
ネルは完全に分離できる。
る。このΔＥｃが存在するため、第１ｎ型チヤンネル８
と第２ｎ型チヤンネル９は完全に分離されている。さら
にｎ型ＧａＡｓ４およびノンドープＡｌＧａＡｓ５の界
面と、第１ｎ型チヤンネルおよびチャンネル分離層の界
面とは完全に一致する。同様のことが第２ｎ２チヤンネ
ルとチャンネル分離層との界面にも言える。このように
電子親和力の小さいノンドープ半導体層をチャンネル分
離層として用いるため、ノンドープ半導体層の厚さを１
０００Å以下と薄くしても第１および第２のｎ型チャン
ネルは完全に分離できる。
（実施例）
第２図は本発明の実施例の１折面図である。この実施例
は本発明をＧａＡｓ ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕ
ｐｌｅｄ ＦＥＴｌｏｇｉｃ）基本ゲートへ適用した例
である。図において半絶縁性ＧａＡｓ基板１７上にＰ
” ＧａＡｓ層１８、ｎ −ＧａＡｓ 層１９、 ノ
ン ドー プＡｌＧａＡｓ 層２５、ｎ −ＧａＡｓ層
２６が１伯に積層されている。イオン注入ｎ”Ｊ１１６
によりｎ層１９．２６は互いに接続され、さらにｎ中層
１６の表面には出力端子を形成するオーミック電極１２
が設けられている。また、イオン注入Ｐ中層１５はＰ中
層３８に接続され、Ｐ中層１５の表面にはオーミック電
極１２が設けられている。２１．２２はＢ＋、Ｈ十等の
イオン注入により形成されたアイソレーション層である
。２０および２４は空乏層である。
は本発明をＧａＡｓ ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕ
ｐｌｅｄ ＦＥＴｌｏｇｉｃ）基本ゲートへ適用した例
である。図において半絶縁性ＧａＡｓ基板１７上にＰ
” ＧａＡｓ層１８、ｎ −ＧａＡｓ 層１９、 ノ
ン ドー プＡｌＧａＡｓ 層２５、ｎ −ＧａＡｓ層
２６が１伯に積層されている。イオン注入ｎ”Ｊ１１６
によりｎ層１９．２６は互いに接続され、さらにｎ中層
１６の表面には出力端子を形成するオーミック電極１２
が設けられている。また、イオン注入Ｐ中層１５はＰ中
層３８に接続され、Ｐ中層１５の表面にはオーミック電
極１２が設けられている。２１．２２はＢ＋、Ｈ十等の
イオン注入により形成されたアイソレーション層である
。２０および２４は空乏層である。
ｎ −ＧａＡｓ層１９と電極１４はｎ中層２３により結
ばれている。
ばれている。
第３図は第２図構造の等価回路図であり、参照番号は第
２図のものと共通である。ＤＣＦＬ基本ゲートが構成さ
れいる。
２図のものと共通である。ＤＣＦＬ基本ゲートが構成さ
れいる。
このような実施例の化合物半導体３次元ＩＣによると、
ノンドープ層に、電子親和力がＧａＡｓより小さいＡｌ
ＧａＡｓを用いているため、バンド不連続ΔＥｃにより
ノンドープ層厚を１０００Å以下としても多層電子チャ
ンネル間のアイソレーションは保たれる。このため化合
物半導体ＩＣの３次元化に極めて大きな効果を発揮する
。
ノンドープ層に、電子親和力がＧａＡｓより小さいＡｌ
ＧａＡｓを用いているため、バンド不連続ΔＥｃにより
ノンドープ層厚を１０００Å以下としても多層電子チャ
ンネル間のアイソレーションは保たれる。このため化合
物半導体ＩＣの３次元化に極めて大きな効果を発揮する
。
なお本実施例ではゲート１１はショットキ金属であった
が、ｎ −ＧａＡＢ層２６上２６上に形成されたｐ型層
であってもよい。また本実施例においてはＧａＡｓとＡ
ｌＧａＡｓのような格子定数がほぼ一致した（格子整合
）材料を用いているが、材料はＧａＡｓ／ＡｌＧａＡｓ
に限らず、Ｉｎ系の材料や格子不整合材料でも同様の効
果が得られることは言うまでもない。
が、ｎ −ＧａＡＢ層２６上２６上に形成されたｐ型層
であってもよい。また本実施例においてはＧａＡｓとＡ
ｌＧａＡｓのような格子定数がほぼ一致した（格子整合
）材料を用いているが、材料はＧａＡｓ／ＡｌＧａＡｓ
に限らず、Ｉｎ系の材料や格子不整合材料でも同様の効
果が得られることは言うまでもない。
第１図〜第３図は本発明の一実施例の化合物半導体３次
元ＩＣを示す図であり、第４図、第５図は従来例の化合
物半導体ＩＣを示す図である。図において２は伝導帯の
底、１はフェルミ準位、４，６，１９．２４はｎ −Ｇ
ａＡｓ層で、５，２５はノンドープＡｌＧａＡｓ層であ
第２図 １９ｎ−ＧａＡｓ層 第３図
元ＩＣを示す図であり、第４図、第５図は従来例の化合
物半導体ＩＣを示す図である。図において２は伝導帯の
底、１はフェルミ準位、４，６，１９．２４はｎ −Ｇ
ａＡｓ層で、５，２５はノンドープＡｌＧａＡｓ層であ
第２図 １９ｎ−ＧａＡｓ層 第３図
Claims (2)
- （１）半絶縁性化合物半導体基板上にＰ型半導体層、第
１のｎ型半導体層、及び前記半導体層より電子親和力の
小さいノンドープ半導体層からなる個別導電層が１層以
上設けてあり、その上に第２のｎ型半導体層が設けてあ
り、前記第１のｎ型半導体層中を流れる電子を制御する
第１のバイアス電圧が印加される第１の電極が前記Ｐ型
半導体層に接続してあり、前記第２のｎ型半導体層中を
流れる電子を制御する２のバイアス電圧が印加される第
２の電極が前記第２のｎ型半導体層表面に設けてあるこ
とを特徴とする化合物半導体３次元集積回路。 - （２）前記第２の電極が、ショットキー金属、又は前記
第２のｎ型半導体層上にさらに設けられたＰ型半導体層
であることを特徴とする特許請求の範囲第１項記載の化
合物半導体３次元集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323987A JPS63237581A (ja) | 1987-03-26 | 1987-03-26 | 化合物半導体３次元集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323987A JPS63237581A (ja) | 1987-03-26 | 1987-03-26 | 化合物半導体３次元集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237581A true JPS63237581A (ja) | 1988-10-04 |
Family
ID=13512433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7323987A Pending JPS63237581A (ja) | 1987-03-26 | 1987-03-26 | 化合物半導体３次元集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237581A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191965A (ja) * | 1984-10-12 | 1986-05-10 | Hitachi Ltd | 半導体装置 |
| JPS61102767A (ja) * | 1984-10-26 | 1986-05-21 | Agency Of Ind Science & Technol | 半導体記憶装置の駆動方法 |
| JPS6213063A (ja) * | 1985-07-11 | 1987-01-21 | Nec Corp | 化合物半導体多層集積回路 |
-
1987
- 1987-03-26 JP JP7323987A patent/JPS63237581A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191965A (ja) * | 1984-10-12 | 1986-05-10 | Hitachi Ltd | 半導体装置 |
| JPS61102767A (ja) * | 1984-10-26 | 1986-05-21 | Agency Of Ind Science & Technol | 半導体記憶装置の駆動方法 |
| JPS6213063A (ja) * | 1985-07-11 | 1987-01-21 | Nec Corp | 化合物半導体多層集積回路 |
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