JP3173623B2 - セルフ・ドープ高性能相補性ヘテロ接合電界効果トランジスタ - Google Patents
セルフ・ドープ高性能相補性ヘテロ接合電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、一般に電界効果トラン
ジスタに関し、特に縦方向に並ぶ複数のチャネルを有す
る電界効果トランジスタに関する。
ジスタに関し、特に縦方向に並ぶ複数のチャネルを有す
る電界効果トランジスタに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ヘテ
ロ構造デバイスを使用する化合物半導体は、シリコン・
デバイスに対して優れたスピ−ドと出力を与えてきた。
ＨＦＥＴを使用する多くの化合物半導体において、化合
物半導体材料を使用するシリコンを用いた構造は、重複
する傾向にある。この方法の欠点の一つは、化合物半導
体材料の利点が十分に使用されず、最小デバイス形状
（ｇｅｏｍｅｔｒｙ）はシリコンに対して改良されてい
ないことである。ガリウム砒素チップは、シリコンを使
用するデバイスより実質的に小さくはないので、従来の
ＣＭＯＳ技術と価格競争にならない。従って、現実にコ
ンパクトであり、化合物半導体材料を使用する高性能相
補性ヘテロ接合電界効果トランジスタ構造が望まれてい
る。
ロ構造デバイスを使用する化合物半導体は、シリコン・
デバイスに対して優れたスピ−ドと出力を与えてきた。
ＨＦＥＴを使用する多くの化合物半導体において、化合
物半導体材料を使用するシリコンを用いた構造は、重複
する傾向にある。この方法の欠点の一つは、化合物半導
体材料の利点が十分に使用されず、最小デバイス形状
（ｇｅｏｍｅｔｒｙ）はシリコンに対して改良されてい
ないことである。ガリウム砒素チップは、シリコンを使
用するデバイスより実質的に小さくはないので、従来の
ＣＭＯＳ技術と価格競争にならない。従って、現実にコ
ンパクトであり、化合物半導体材料を使用する高性能相
補性ヘテロ接合電界効果トランジスタ構造が望まれてい
る。
【０００３】シリコンのＣＭＯＳデバイスのようなパワ
−半導体デバイスは、ＮチャネルおよびＰチャネル・デ
バイスの両方を使用する。従来のＨＦＥＴ構造に対する
問題点は、ＰチャネルおよびＮチャネルのしきい値電圧
または動作特性におけるミスマッチである。Ｎチャネル
とＰチャネル・デバイスとの間のミスマッチは、プロセ
スを複雑にし、そのデバイスを使用する回路をより複雑
なものとしていた。従って、非常によくマッチした動作
特性と高いパッキング密度を有する相補性ＨＦＥＴが望
まれている。
−半導体デバイスは、ＮチャネルおよびＰチャネル・デ
バイスの両方を使用する。従来のＨＦＥＴ構造に対する
問題点は、ＰチャネルおよびＮチャネルのしきい値電圧
または動作特性におけるミスマッチである。Ｎチャネル
とＰチャネル・デバイスとの間のミスマッチは、プロセ
スを複雑にし、そのデバイスを使用する回路をより複雑
なものとしていた。従って、非常によくマッチした動作
特性と高いパッキング密度を有する相補性ＨＦＥＴが望
まれている。
【０００４】
【課題を解決するための手段】本発明は、結晶バッファ
層（１１），第１材料から成り、前記バッファ層（１
１）上でエピタキシャル成長させた第１量子井戸（１
２），前記第１量子井戸（１２）を被覆する第１障壁
（１３），第２材料から成り、前記第１障壁（１３）上
に形成される第２量子井戸（１４）であって、前記第１
障壁（１３）は前記第１，第２材料より大きいバンドギ
ャップを有し、かつ前記第１，第２量子井戸（１２，１
４）の間で電荷結合を許容する程十分に薄い第２量子井
戸（１４），少なくとも１つの量子井戸（１４）と結合
する第１導電性のソ−ス／ドレイン領域の組（１９），
前記第２量子井戸（１４）を被覆する第２障壁（１
６），および前記ソ−スおよびドレイン（１９）の間の
前記第２障壁（１６）上に形成されるゲ−ト電極（１
７）であって、前記ゲ−ト電極（１７）に印加されるバ
イアス電圧は前記第１量子井戸（１２）と前記第２量子
井戸（１４）との間の電荷キャリア移送を制御するゲ−
ト電極（１７）から構成されるセルフ・ド−プ電界効果
トランジスタ（ＦＥＴ）である。
層（１１），第１材料から成り、前記バッファ層（１
１）上でエピタキシャル成長させた第１量子井戸（１
２），前記第１量子井戸（１２）を被覆する第１障壁
（１３），第２材料から成り、前記第１障壁（１３）上
に形成される第２量子井戸（１４）であって、前記第１
障壁（１３）は前記第１，第２材料より大きいバンドギ
ャップを有し、かつ前記第１，第２量子井戸（１２，１
４）の間で電荷結合を許容する程十分に薄い第２量子井
戸（１４），少なくとも１つの量子井戸（１４）と結合
する第１導電性のソ−ス／ドレイン領域の組（１９），
前記第２量子井戸（１４）を被覆する第２障壁（１
６），および前記ソ−スおよびドレイン（１９）の間の
前記第２障壁（１６）上に形成されるゲ−ト電極（１
７）であって、前記ゲ−ト電極（１７）に印加されるバ
イアス電圧は前記第１量子井戸（１２）と前記第２量子
井戸（１４）との間の電荷キャリア移送を制御するゲ−
ト電極（１７）から構成されるセルフ・ド−プ電界効果
トランジスタ（ＦＥＴ）である。
【０００５】
【作用】本発明の目的は、複数の縦型スタック電界効果
デバイスを有するヘテロ接合電界効果構造によって、達
成される。電気的に独立なソ−スおよびドレイン領域を
有する２つまたはそれ以上のデバイスが形成され、１つ
のゲ−ト電極は、各々のデバイスの中で電流の流れを制
御する。各々の縦型スタックＦＥＴは、電気的に絶縁さ
れたチャネル領域を有するが、そのチャネル領域は１つ
のゲ−ト電極によって制御される。縦型スタック・デバ
イスは、デバイスのより大きいパッキング密度を与え
る。
デバイスを有するヘテロ接合電界効果構造によって、達
成される。電気的に独立なソ−スおよびドレイン領域を
有する２つまたはそれ以上のデバイスが形成され、１つ
のゲ−ト電極は、各々のデバイスの中で電流の流れを制
御する。各々の縦型スタックＦＥＴは、電気的に絶縁さ
れたチャネル領域を有するが、そのチャネル領域は１つ
のゲ−ト電極によって制御される。縦型スタック・デバ
イスは、デバイスのより大きいパッキング密度を与え
る。
【０００６】
【実施例】量子井戸電界効果トランジスタを設計する際
の主要な問題は、ゲ−ト電極の下側にあるチャネル領域
の構造である。そのチャネル領域の特性は、トランジス
タ全体の特性をほとんど決定するからである。図１は、
本発明による相補性ヘテロ接合電界効果トランジスタの
チャネル領域を通る断面図である。図１に示す全ての物
質層および以下の本発明の実施例は、実質的にエピタキ
シャル成長した単結晶層である。これは、各々のエピタ
キシャル層が下側の基板と結晶学的に両立する（ｃｏｍ
ｐａｔｉｂｌｅ）材料から成ることを必要とする。従っ
て、後述の実施例に関する電気的材料の制限に加えて、
材料の選択は結晶の性質によっても制限される。本発明
のエピタキシャル層は、有機金属気相成長（ＭＯＣＶ
Ｄ），分子線エピタキシ（ＭＢＥ）または原子線エピタ
キシ（ＡＬＥ）等によって形成される。
の主要な問題は、ゲ−ト電極の下側にあるチャネル領域
の構造である。そのチャネル領域の特性は、トランジス
タ全体の特性をほとんど決定するからである。図１は、
本発明による相補性ヘテロ接合電界効果トランジスタの
チャネル領域を通る断面図である。図１に示す全ての物
質層および以下の本発明の実施例は、実質的にエピタキ
シャル成長した単結晶層である。これは、各々のエピタ
キシャル層が下側の基板と結晶学的に両立する（ｃｏｍ
ｐａｔｉｂｌｅ）材料から成ることを必要とする。従っ
て、後述の実施例に関する電気的材料の制限に加えて、
材料の選択は結晶の性質によっても制限される。本発明
のエピタキシャル層は、有機金属気相成長（ＭＯＣＶ
Ｄ），分子線エピタキシ（ＭＢＥ）または原子線エピタ
キシ（ＡＬＥ）等によって形成される。
【０００７】本発明は、単独のＮチャネルと単独のＰチ
ャネル・デバイスを有する相補性構造を用いて述べられ
ているが、相補性またはそうでない様々な構造は、実施
例を僅かに変更するのみで可能である。そのような変更
は、当業者にとって明らかなものであり、請求の範囲内
に包含されることを意図する。例えば、複数の縦型スタ
ックＮチャネル・デバイスで、各々のデバイスは独立し
たソ−ス／ドレイン電極を有する構造を形成することも
可能である。また、複数のＰチャネルを与えることによ
って、複数の縦型スタックＰチャネル・デバイスを提供
することも可能である。さらに、エンハスメントおよび
デプレッション・デバイスの両方を、縦型スタック構造
で形成することも可能である。また、所望のデバイス機
能を有するようにそれらの層を与えることも可能であ
る。
ャネル・デバイスを有する相補性構造を用いて述べられ
ているが、相補性またはそうでない様々な構造は、実施
例を僅かに変更するのみで可能である。そのような変更
は、当業者にとって明らかなものであり、請求の範囲内
に包含されることを意図する。例えば、複数の縦型スタ
ックＮチャネル・デバイスで、各々のデバイスは独立し
たソ−ス／ドレイン電極を有する構造を形成することも
可能である。また、複数のＰチャネルを与えることによ
って、複数の縦型スタックＰチャネル・デバイスを提供
することも可能である。さらに、エンハスメントおよび
デプレッション・デバイスの両方を、縦型スタック構造
で形成することも可能である。また、所望のデバイス機
能を有するようにそれらの層を与えることも可能であ
る。
【０００８】以下に述べるように、好適実施例は、セル
フ・ド−プ構造を用いて説明される。ある装置のデバイ
ス特性での犠牲（ｓａｃｒｉｆｉｃｅ）で、モジュレ−
ション・ド−ピング（ｍｏｄｕｌａｔｉｏｎ ｄｏｐｉ
ｎｇ）を含む従来のド−ピング技術を、装置のデバイス
特性に使用することも可能である。図１に示す実施例
は、アルミニウム・アンチモン（ＡｌＳｂ）のような材
料から成る、バンドギャップの広いバッファ層１１から
構成される。他のバンドギャップの広い材料も知られて
おり、化合物半導体デバイスで使用されるが、好適実施
例にあっては、上側の層で用いられる他の材料との両立
性を補償するために、ＡｌＳｂであることが望まれる。
Ｐチャネル量子井戸１２は、ＡｌＳｂバッファ層１１を
被覆して形成される。好適実施例では、Ｐチャネル量子
井戸１２は、ガリウム・アンチモン（ＧａＳｂ）から成
る。Ｐチャネル量子井戸は、所定の厚さを有し、ＡｌＳ
ｂのようなバンドギャップの広い材料から成る障壁層１
３によって被覆される。
フ・ド−プ構造を用いて説明される。ある装置のデバイ
ス特性での犠牲（ｓａｃｒｉｆｉｃｅ）で、モジュレ−
ション・ド−ピング（ｍｏｄｕｌａｔｉｏｎ ｄｏｐｉ
ｎｇ）を含む従来のド−ピング技術を、装置のデバイス
特性に使用することも可能である。図１に示す実施例
は、アルミニウム・アンチモン（ＡｌＳｂ）のような材
料から成る、バンドギャップの広いバッファ層１１から
構成される。他のバンドギャップの広い材料も知られて
おり、化合物半導体デバイスで使用されるが、好適実施
例にあっては、上側の層で用いられる他の材料との両立
性を補償するために、ＡｌＳｂであることが望まれる。
Ｐチャネル量子井戸１２は、ＡｌＳｂバッファ層１１を
被覆して形成される。好適実施例では、Ｐチャネル量子
井戸１２は、ガリウム・アンチモン（ＧａＳｂ）から成
る。Ｐチャネル量子井戸は、所定の厚さを有し、ＡｌＳ
ｂのようなバンドギャップの広い材料から成る障壁層１
３によって被覆される。
【０００９】好適実施例では、Ｎチャネル量子井戸１４
は、インジウム砒素（ＩｎＡｓ）のような材料から成
り、障壁１３上に形成される。第２障壁層１６は、Ｎチ
ャネル量子井戸１４上に形成される。第２障壁１６は、
ＡｌＳｂのようなバンドギャップの広い材料から成る。
ゲ−ト電極１７は、第２障壁１６の一部分上に形成さ
れ、第２障壁層１６とショットキ・コンタクトを成す。
Ｐチャネル量子井戸１２およびＮチャネル量子井戸１４
は、実質的にアンド−プであり、その障壁層内に電荷供
給層を必要としない。
は、インジウム砒素（ＩｎＡｓ）のような材料から成
り、障壁１３上に形成される。第２障壁層１６は、Ｎチ
ャネル量子井戸１４上に形成される。第２障壁１６は、
ＡｌＳｂのようなバンドギャップの広い材料から成る。
ゲ−ト電極１７は、第２障壁１６の一部分上に形成さ
れ、第２障壁層１６とショットキ・コンタクトを成す。
Ｐチャネル量子井戸１２およびＮチャネル量子井戸１４
は、実質的にアンド−プであり、その障壁層内に電荷供
給層を必要としない。
【００１０】Ｐチャネル量子井戸１２およびＮチャネル
量子井戸１４に対して特定の材料が選択される。これ
は、Ｐチャネル量子井戸１２が、セルフ・ド−ピングを
与えるために図２と図３に示すような、Ｎチャネル量子
井戸１４の伝導帯エネルギより高い価電子帯エネルギを
有する必要があるためである。もし従来のド−ピング技
術を使用するならば、材料を選択するに当たってはより
多くの選択の余地がある。伝導帯エネルギ（ＥC）と価
電子帯エネルギ（ＥV）は、図１に示す断面構造のエネ
ルギ・バンドである図２と図３に示されている。
量子井戸１４に対して特定の材料が選択される。これ
は、Ｐチャネル量子井戸１２が、セルフ・ド−ピングを
与えるために図２と図３に示すような、Ｎチャネル量子
井戸１４の伝導帯エネルギより高い価電子帯エネルギを
有する必要があるためである。もし従来のド−ピング技
術を使用するならば、材料を選択するに当たってはより
多くの選択の余地がある。伝導帯エネルギ（ＥC）と価
電子帯エネルギ（ＥV）は、図１に示す断面構造のエネ
ルギ・バンドである図２と図３に示されている。
【００１１】Ｐチャネル量子井戸１２およびＮチャネル
量子井戸１４は、障壁１１，１３，１６から成るバンド
ギャップの広いホスト（ｈｏｓｔ）材料に挟まれて形成
される。第１ホ−ル状態（εh）の量子化されたエネル
ギ準位は、Ｐチャネル量子井戸１２の中に示されてい
る。εhは、Ｐチャネル量子井戸１２の価電子帯エネル
ギよりいくらか低いエネルギ準位にある。εhの正確な
エネルギ値は、Ｐチャネル量子井戸１２の厚さであるａ
Pによって決定される。εhは、Ｐチャネル量子井戸１２
におけるホ−ルの最小エネルギである。
量子井戸１４は、障壁１１，１３，１６から成るバンド
ギャップの広いホスト（ｈｏｓｔ）材料に挟まれて形成
される。第１ホ−ル状態（εh）の量子化されたエネル
ギ準位は、Ｐチャネル量子井戸１２の中に示されてい
る。εhは、Ｐチャネル量子井戸１２の価電子帯エネル
ギよりいくらか低いエネルギ準位にある。εhの正確な
エネルギ値は、Ｐチャネル量子井戸１２の厚さであるａ
Pによって決定される。εhは、Ｐチャネル量子井戸１２
におけるホ−ルの最小エネルギである。
【００１２】同様にεeは、Ｎチャネル量子井戸１４に
おける第１電子状態の量子化されたエネルギ準位であ
る。εeは、Ｎチャネル量子井戸１４の伝導帯エネルギ
よりいくらか高いエネルギ準位にあり、Ｎチャネル量子
井戸１４の厚さａnによって決定される。Δεは、Ｐチ
ャネル量子井戸１２の価電子帯エネルギと、Ｎチャネル
量子井戸１４の伝導帯エネルギとの間の差である。Ｇａ
ＳｂとＩｎＡｓを量子井戸として使用したとき、Δεは
約０．１７５ｅＶである。εｅは、Ｎチャネル量子井戸
１４における電子の最小エネルギである。
おける第１電子状態の量子化されたエネルギ準位であ
る。εeは、Ｎチャネル量子井戸１４の伝導帯エネルギ
よりいくらか高いエネルギ準位にあり、Ｎチャネル量子
井戸１４の厚さａnによって決定される。Δεは、Ｐチ
ャネル量子井戸１２の価電子帯エネルギと、Ｎチャネル
量子井戸１４の伝導帯エネルギとの間の差である。Ｇａ
ＳｂとＩｎＡｓを量子井戸として使用したとき、Δεは
約０．１７５ｅＶである。εｅは、Ｎチャネル量子井戸
１４における電子の最小エネルギである。
【００１３】障壁１３の予め定められた厚さは、Ｎチャ
ネル量子井戸１４での電子の波動関数と、Ｐチャネル量
子井戸１２でのホ−ルの波動関数とが重なるように設計
される。言い換えれば障壁１３は、２つの量子井戸間で
電荷キャリアが結合できる程、十分に薄い。εhがεeよ
り高いエネルギ準位にあるとき、Ｐチャネル量子井戸１
２の価電子帯の電子は、Ｎチャネル量子井戸１４の方に
移動しようとする。その結果、Ｎチャネル量子井戸１４
内に多くの自由電子を発生させ、Ｐチャネル量子井戸１
２内に同数の自由ホ−ルを発生させる。従って、εhが
εeより高いエネルギ準位にあるとき、各々の量子井戸
は、他方の量子井戸へ電荷キャリアを注入し、量子井戸
は導通状態になる。図２に示すように、ゲ−ト１７（図
１で示される）によってバイアスが加えられていないと
き、Ｐチャネル量子井戸１２およびＮチャネル量子井戸
１４の両方は、アンド−プであるため非導通状態であ
る。しかし、図３に示すようにＰチャネル量子井戸１２
およびＮチャネル量子井戸１４の両方にバイアスが加え
られると、ド−プされて導通状態になる。
ネル量子井戸１４での電子の波動関数と、Ｐチャネル量
子井戸１２でのホ−ルの波動関数とが重なるように設計
される。言い換えれば障壁１３は、２つの量子井戸間で
電荷キャリアが結合できる程、十分に薄い。εhがεeよ
り高いエネルギ準位にあるとき、Ｐチャネル量子井戸１
２の価電子帯の電子は、Ｎチャネル量子井戸１４の方に
移動しようとする。その結果、Ｎチャネル量子井戸１４
内に多くの自由電子を発生させ、Ｐチャネル量子井戸１
２内に同数の自由ホ−ルを発生させる。従って、εhが
εeより高いエネルギ準位にあるとき、各々の量子井戸
は、他方の量子井戸へ電荷キャリアを注入し、量子井戸
は導通状態になる。図２に示すように、ゲ−ト１７（図
１で示される）によってバイアスが加えられていないと
き、Ｐチャネル量子井戸１２およびＮチャネル量子井戸
１４の両方は、アンド−プであるため非導通状態であ
る。しかし、図３に示すようにＰチャネル量子井戸１２
およびＮチャネル量子井戸１４の両方にバイアスが加え
られると、ド−プされて導通状態になる。
【００１４】Ｎチャネル量子井戸１４およびＰチャネル
量子井戸１２は、互いにセルフ・ド−ピングを行うが、
その２つのチャネルは電気的に絶縁されたままである。
Ｎチャネル１４内で導通する電荷は、Ｐチャネル１２へ
移動することはない。障壁１３は電気的絶縁性を維持
し、Ｐチャネル・デバイスはＮチャネル・デバイスと独
立に動作する。
量子井戸１２は、互いにセルフ・ド−ピングを行うが、
その２つのチャネルは電気的に絶縁されたままである。
Ｎチャネル１４内で導通する電荷は、Ｐチャネル１２へ
移動することはない。障壁１３は電気的絶縁性を維持
し、Ｐチャネル・デバイスはＮチャネル・デバイスと独
立に動作する。
【００１５】前述したように、εhとεeは量子井戸の厚
さと共に変化する。量子井戸１２が薄くなるにつれて、
εhはＥVから離れてゆく。同様に量子井戸１４が薄くな
るにつれて、εeはＥCから離れてゆく。図１に示すセル
フ・ド−ピングの性質を、デプレション・モ−ドおよび
エンハスメント・モ−ド特性を有するＨＦＥＴ構造に使
用することが可能である。
さと共に変化する。量子井戸１２が薄くなるにつれて、
εhはＥVから離れてゆく。同様に量子井戸１４が薄くな
るにつれて、εeはＥCから離れてゆく。図１に示すセル
フ・ド−ピングの性質を、デプレション・モ−ドおよび
エンハスメント・モ−ド特性を有するＨＦＥＴ構造に使
用することが可能である。
【００１６】図４は、εhとεeとの間のエネルギ差を、
量子井戸の厚さの関数として表したものである。図４に
示すグラフでは、横軸が量子井戸の厚さであり、簡単の
ために量子井戸は共に同じ厚さであることを仮定してい
る。図４において縦軸は、Ｐチャネル量子井戸１２内の
第１ホ−ル状態と、Ｎチャネル量子井戸１４内の第１電
子状態との間のエネルギ差を示す。図４に見られるよう
に、ある臨界厚さａCにおいてεｈとεeのエネルギは等
しくなる。好適実施例で使用している材料に対しては、
その臨界厚さは約１００オングストロ−ムである。量子
井戸の厚さが増加するにつれて、εhはεeより大きくな
り、前述したようにセルフ・ド−ピングが生ずる。量子
井戸１２，１４が十分に薄いとき、εhはεeより小さく
なりバイアスされていない状態となる。従って、量子井
戸１２，１４が薄いとき、Ｐチャネル量子井戸１２およ
びＮチャネル量子井戸１４は、アンド−プまたは外部バ
イアスのない非導通状態となる。
量子井戸の厚さの関数として表したものである。図４に
示すグラフでは、横軸が量子井戸の厚さであり、簡単の
ために量子井戸は共に同じ厚さであることを仮定してい
る。図４において縦軸は、Ｐチャネル量子井戸１２内の
第１ホ−ル状態と、Ｎチャネル量子井戸１４内の第１電
子状態との間のエネルギ差を示す。図４に見られるよう
に、ある臨界厚さａCにおいてεｈとεeのエネルギは等
しくなる。好適実施例で使用している材料に対しては、
その臨界厚さは約１００オングストロ−ムである。量子
井戸の厚さが増加するにつれて、εhはεeより大きくな
り、前述したようにセルフ・ド−ピングが生ずる。量子
井戸１２，１４が十分に薄いとき、εhはεeより小さく
なりバイアスされていない状態となる。従って、量子井
戸１２，１４が薄いとき、Ｐチャネル量子井戸１２およ
びＮチャネル量子井戸１４は、アンド−プまたは外部バ
イアスのない非導通状態となる。
【００１７】図１に示すセルフ・ド−ピング構造のいく
つかの特徴を以下に述べる。第１に、セルフ・ド−ピン
グは同時に生じることであり、ＮチャネルとＰチャネル
の両者は、同時に同じ度合いで移動電荷と共に作動す
る。第２に、使用する材料の性質とセルフ・ド−ピング
の過程から、井戸間で多くのキャリアが移送される。一
度セルフ・ド−ピングが生ずると、電荷キャリアの濃度
は、各々の量子井戸内で非常に高くなり、それに対応し
て導電性も高くなる。また、量子井戸１２，１４は不純
物の影響を受けず、固有の移動度に非常に近くなる。従
来のド−プされた量子井戸とは違って、εhがεeより小
さいときは電荷キャリアはどちらの量子井戸内にも単独
で存在することはできない。εhとεeとの間には禁止帯
であるエネルギ・ギャップが存在するためである。チャ
ネルが非導通状態にあるときは、その禁止帯であるエネ
ルギ・ギャップにより、見積られるリ−クは非常に低い
ものとなる。
つかの特徴を以下に述べる。第１に、セルフ・ド−ピン
グは同時に生じることであり、ＮチャネルとＰチャネル
の両者は、同時に同じ度合いで移動電荷と共に作動す
る。第２に、使用する材料の性質とセルフ・ド−ピング
の過程から、井戸間で多くのキャリアが移送される。一
度セルフ・ド−ピングが生ずると、電荷キャリアの濃度
は、各々の量子井戸内で非常に高くなり、それに対応し
て導電性も高くなる。また、量子井戸１２，１４は不純
物の影響を受けず、固有の移動度に非常に近くなる。従
来のド−プされた量子井戸とは違って、εhがεeより小
さいときは電荷キャリアはどちらの量子井戸内にも単独
で存在することはできない。εhとεeとの間には禁止帯
であるエネルギ・ギャップが存在するためである。チャ
ネルが非導通状態にあるときは、その禁止帯であるエネ
ルギ・ギャップにより、見積られるリ−クは非常に低い
ものとなる。
【００１８】図５は、本発明による相補性ヘテロ接合電
界効果トランジスタ構造の第１実施例を示す。図５に示
す構造は、図１に示す構造よりいくらか複雑である。こ
れは図５が、電界効果トランジスタを形成するために必
要となる実際の構造を表現しているためである。図１で
の番号と同じもので示される層および領域は、同様な材
料から成り、図１に示すものと同様に機能する。
界効果トランジスタ構造の第１実施例を示す。図５に示
す構造は、図１に示す構造よりいくらか複雑である。こ
れは図５が、電界効果トランジスタを形成するために必
要となる実際の構造を表現しているためである。図１で
の番号と同じもので示される層および領域は、同様な材
料から成り、図１に示すものと同様に機能する。
【００１９】図１に示したエピタキシャル層構造に対し
ては、Ｐ型導電性のソ−ス／ドレイン領域１８が、１つ
のゲ−ト１７と向かい合って形成される。Ｐ型導電性の
ソ−ス／ドレイン領域１８は、障壁１６の表面からＰチ
ャネル量子井戸１２に伸びる。正の電圧がゲ−ト１７に
印加されるとき、図３に示すようにバンドに変形が生
じ、２次元ホ−ル・ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎ
ａｌ ｈｏｌｅ ｇａｓ：２−ＤＨＧ）が、Ｐチャネル
量子井戸１２内に生ずる。その２−ＤＨＧは、Ｐ型導電
性のソ−ス／ドレイン領域１８と結合し、ＰチャネルＦ
ＥＴは導通状態になる。一般のＰチャネル導電性に付随
する負の電圧ではなく、正の電圧が印加された時に、Ｐ
チャネル量子井戸１２は導通することに留意されたい。
ては、Ｐ型導電性のソ−ス／ドレイン領域１８が、１つ
のゲ−ト１７と向かい合って形成される。Ｐ型導電性の
ソ−ス／ドレイン領域１８は、障壁１６の表面からＰチ
ャネル量子井戸１２に伸びる。正の電圧がゲ−ト１７に
印加されるとき、図３に示すようにバンドに変形が生
じ、２次元ホ−ル・ガス（ｔｗｏ ｄｉｍｅｎｓｉｏｎ
ａｌ ｈｏｌｅ ｇａｓ：２−ＤＨＧ）が、Ｐチャネル
量子井戸１２内に生ずる。その２−ＤＨＧは、Ｐ型導電
性のソ−ス／ドレイン領域１８と結合し、ＰチャネルＦ
ＥＴは導通状態になる。一般のＰチャネル導電性に付随
する負の電圧ではなく、正の電圧が印加された時に、Ｐ
チャネル量子井戸１２は導通することに留意されたい。
【００２０】図５に示す様式では、従来の不純物ド−ピ
ングに用いられる高い移動度を用いることなしに、Ｐチ
ャネル量子井戸１２内でＧａＳｂの高い移動度を利用し
ている。同様に、Ｎ型導電性のソ−ス／ドレイン領域１
９は、ゲ−ト１７と向かい合って形成され、障壁１６の
表面からＮチャネル量子井戸１４に伸びる。ソ−ス／ド
レイン領域１８，１９は、互いに絶縁された接合であ
る。正のゲ−ト電圧がゲ−ト１７に印加されるとき、電
子はＰチャネル量子井戸１２の価電子帯から、Ｎチャネ
ル量子井戸１４へ供給され、２次元電子ガス（ｔｗｏ
ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：
２−ＤＥＧ）がＮチャネル量子井戸１４に生ずる。ま
た、ド−パント不純物を用いることなしに、Ｎチャネル
量子井戸１４内でＩｎＡｓの高い移動度を利用すること
ができる。絶縁している高いエネルギ準位は、Ｐチャネ
ルとＮチャネルＨＦＥＴとの間で与えられることにも留
意されたい。
ングに用いられる高い移動度を用いることなしに、Ｐチ
ャネル量子井戸１２内でＧａＳｂの高い移動度を利用し
ている。同様に、Ｎ型導電性のソ−ス／ドレイン領域１
９は、ゲ−ト１７と向かい合って形成され、障壁１６の
表面からＮチャネル量子井戸１４に伸びる。ソ−ス／ド
レイン領域１８，１９は、互いに絶縁された接合であ
る。正のゲ−ト電圧がゲ−ト１７に印加されるとき、電
子はＰチャネル量子井戸１２の価電子帯から、Ｎチャネ
ル量子井戸１４へ供給され、２次元電子ガス（ｔｗｏ
ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ：
２−ＤＥＧ）がＮチャネル量子井戸１４に生ずる。ま
た、ド−パント不純物を用いることなしに、Ｎチャネル
量子井戸１４内でＩｎＡｓの高い移動度を利用すること
ができる。絶縁している高いエネルギ準位は、Ｐチャネ
ルとＮチャネルＨＦＥＴとの間で与えられることにも留
意されたい。
【００２１】図５に示す相補性ＨＦＥＴ構造は、本発明
のセルフ・ド−プ量子井戸を使用した比較的簡潔な実施
例であるが、セルフ・ド−ピングの特徴を最大限に利用
するためには最適なものではない。しかし、図５に示す
構造は、従来のＣＨＦＥＴ構造よりも優れた特性を有す
る。図５は、電気的に独立なソ−ス／ドレイン領域を有
する縦型スタック電界効果トランジスタである本発明の
要点を示したものである。
のセルフ・ド−プ量子井戸を使用した比較的簡潔な実施
例であるが、セルフ・ド−ピングの特徴を最大限に利用
するためには最適なものではない。しかし、図５に示す
構造は、従来のＣＨＦＥＴ構造よりも優れた特性を有す
る。図５は、電気的に独立なソ−ス／ドレイン領域を有
する縦型スタック電界効果トランジスタである本発明の
要点を示したものである。
【００２２】本実施例にあっては、ゲ−ト１７に印加す
る正の電圧は、図３に示すようにバンドを変形させ、Ｎ
チャネル量子井戸１４とＰチャネル量子井戸１２で同時
に相互にセルフ・ド−ピングさせる。すなわち、単独の
ゲ−ト電圧で、ＮチャネルとＰチャネル・デバイス両者
を導通させる。このＣＨＦＥＴ構造は、従来のデバイス
に比べて顕著にサイズを小型化し、有用な本発明のセル
フ・ド−ピング特性を与える。
る正の電圧は、図３に示すようにバンドを変形させ、Ｎ
チャネル量子井戸１４とＰチャネル量子井戸１２で同時
に相互にセルフ・ド−ピングさせる。すなわち、単独の
ゲ−ト電圧で、ＮチャネルとＰチャネル・デバイス両者
を導通させる。このＣＨＦＥＴ構造は、従来のデバイス
に比べて顕著にサイズを小型化し、有用な本発明のセル
フ・ド−ピング特性を与える。
【００２３】図５に示す構造について、多くの実施形態
が可能である。従来のド−ピング技術または図１ないし
４で述べたセルフ・ド−ピングによって各々のチャネル
がド−プされる限り、ＮチャネルおよびＰチャネル量子
井戸の積層する順序によらない２つ以上の縦型スタック
・トランジスタを形成することが可能である。また、Ｎ
チャネルおよびＰチャネル・デバイスに対して、厚い量
子井戸構造は、デプレッション・モ−ド特性を与える。
が可能である。従来のド−ピング技術または図１ないし
４で述べたセルフ・ド−ピングによって各々のチャネル
がド−プされる限り、ＮチャネルおよびＰチャネル量子
井戸の積層する順序によらない２つ以上の縦型スタック
・トランジスタを形成することが可能である。また、Ｎ
チャネルおよびＰチャネル・デバイスに対して、厚い量
子井戸構造は、デプレッション・モ−ド特性を与える。
【００２４】図６は、ＣＨＦＥＴ構造に対して最小デバ
イス形状を達成する本発明の他の実施例である。バッフ
ァ層１１は、バンドギャップの広い障壁１６Ｂで置き換
えられている。Ｐ型導電性のソ−ス／ドレイン領域１８
は、障壁１６Ｂのベ−ス表面からＰチャネル量子井戸１
２へ拡散している。同様にＮ型導電性のソ−ス／ドレイ
ン領域１９は、障壁１６の表面からＮチャネル量子井戸
１４へ拡散している。バック・ゲ−ト１７ｂは、Ｐチャ
ネル量子井戸１２内で導電性を制御するために使用され
る。しかし、単独のゲ−ト１７ａが前述したようなＮチ
ャネル量子井戸１４およびＰチャネル量子井戸１２の両
者の導電性を制御するので、必ずしも必要なものではな
い。
イス形状を達成する本発明の他の実施例である。バッフ
ァ層１１は、バンドギャップの広い障壁１６Ｂで置き換
えられている。Ｐ型導電性のソ−ス／ドレイン領域１８
は、障壁１６Ｂのベ−ス表面からＰチャネル量子井戸１
２へ拡散している。同様にＮ型導電性のソ−ス／ドレイ
ン領域１９は、障壁１６の表面からＮチャネル量子井戸
１４へ拡散している。バック・ゲ−ト１７ｂは、Ｐチャ
ネル量子井戸１２内で導電性を制御するために使用され
る。しかし、単独のゲ−ト１７ａが前述したようなＮチ
ャネル量子井戸１４およびＰチャネル量子井戸１２の両
者の導電性を制御するので、必ずしも必要なものではな
い。
【００２５】図６に示す実施例は、単独のＨＦＥＴデバ
イスに必要であった従来のスペ−ス内で、対になって結
合する相補性ＨＦＥＴデバイスが形成されており、本発
明による構造を使用している。ドレイン／ソ−ス電極
は、ドレイン／ソ−ス領域と接触して選択的に形成さ
れ、その電極はデバイスを相互接続するために用いられ
る。あるいはデバイスは、従来の集積回路でしばしば行
われるように、電極を用いることなく結合することも可
能である。
イスに必要であった従来のスペ−ス内で、対になって結
合する相補性ＨＦＥＴデバイスが形成されており、本発
明による構造を使用している。ドレイン／ソ−ス電極
は、ドレイン／ソ−ス領域と接触して選択的に形成さ
れ、その電極はデバイスを相互接続するために用いられ
る。あるいはデバイスは、従来の集積回路でしばしば行
われるように、電極を用いることなく結合することも可
能である。
【００２６】
【発明の効果】これまで説明したように本発明によれ
ば、改良された特性を有するセルフ・ド−プ相補性ヘテ
ロ接合電界効果トランジスタが提供される。本発明によ
るＨＦＥＴ構造は、ＨＦＥＴ技術のために優れた材料を
最適に使用し、さらには高いパッキング密度のための有
効な形態を使用することが可能である。さらに、本発明
によるＨＦＥＴ構造は、従来は不可能であった方法でＰ
チャネルとＮチャネル・デバイスを結合し、従来よりも
少ないデバイスとより簡潔な回路を使用する新規な機能
を有する。
ば、改良された特性を有するセルフ・ド−プ相補性ヘテ
ロ接合電界効果トランジスタが提供される。本発明によ
るＨＦＥＴ構造は、ＨＦＥＴ技術のために優れた材料を
最適に使用し、さらには高いパッキング密度のための有
効な形態を使用することが可能である。さらに、本発明
によるＨＦＥＴ構造は、従来は不可能であった方法でＰ
チャネルとＮチャネル・デバイスを結合し、従来よりも
少ないデバイスとより簡潔な回路を使用する新規な機能
を有する。
【図１】本発明の実施例による２重チャネルＨＦＥＴの
部分断面図を示す。
部分断面図を示す。
【図２】図１に示す構造で、バイアスが印加されていな
い場合の、エネルギ・バンドを示す。
い場合の、エネルギ・バンドを示す。
【図３】図１に示す構造で、ゲ−トにバイアスが印加さ
れている場合の、エネルギ・バンドを示す。
れている場合の、エネルギ・バンドを示す。
【図４】Ｐチャネル量子井戸内における第１ホ−ル状態
の量子化されたエネルギと、Ｎチャネル量子井戸内にお
ける電子状態の量子化されたエネルギとの差を、量子井
戸の厚さの関数で表したグラフを示す。
の量子化されたエネルギと、Ｎチャネル量子井戸内にお
ける電子状態の量子化されたエネルギとの差を、量子井
戸の厚さの関数で表したグラフを示す。
【図５】本発明による相補性電界効果トランジスタの第
１実施例を示す。
１実施例を示す。
【図６】本発明による相補性電界効果トランジスタの第
２実施例を示す。
２実施例を示す。
１１ バッファ層 １３，１６ 障壁層 １２，１４ 量子井戸 １７ ゲ−ト電極 １８，１９ 拡散領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーバート・ゴロンキン アメリカ合衆国アリゾナ州テンピ、ノー ス・カチナ・ドライブ8623 (72)発明者 ウィリアム・ジェイ・ウームス アメリカ合衆国アリゾナ州チャンドラ ー、ウェスト・サン・タン・ストリート 1725 (72)発明者 カール・エル・シュルボフ アメリカ合衆国アリゾナ州ギルバート、 イースト・ボーン・アベニュー1537 (56)参考文献 特開 平３−11767（ＪＰ，Ａ) 特開 昭52−105785（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】 バンドギャップの広い結晶から成るバッ
ファ層（１１）； 前記バッファ層上にエピタキシャル成長させたＧａＳｂ
層（１２）； 前記ＧａＳｂ層上に形成され、バンドギャップの広い材
料から成る第１障壁（１３）； 前記第１障壁層（１３）上にエピタキシャル成長させた
ＩｎＡｓ層（１４）； 前記ＩｎＡｓ層（１４）上にエピタキシャル成長させた
第２障壁（１６）であって、バンドギャップの広い材料
から成る第２障壁（１６）； 前記第２障壁層（１６）の一部分とショットキ・コンタ
クトをなすゲ−ト電極（１７）； 第２障壁の一部分で形成される第１ソ−ス電極（１
８）； 第２障壁の一部分で形成される第２ソ−ス電極（１
９）； 第２障壁の一部分で形成される第１ドレイン電極（１
８）であって、前記ゲ−ト電極（１７）は前記第１ソ−
ス電極（１８）と前記第１ドレイン電極（１８）との間
に位置する第１ドレイン電極（１８）； 前記第２障壁（１６）の一部分で形成される第２ドレイ
ン電極（１９）であって、前記ゲ−ト電極（１７）は前
記第２ソ−ス電極（１９）と前記第２ドレイン電極（１
９）との間に位置する第２ドレイン電極（１９）； 前記第１ソ−ス電極と前記ＧａＳｂ層（１２）とを結合
するｐ型ソ−ス拡散領域； 前記第１ドレイン電極と前記ＧａＳｂ層（１２）とを結
合するｐ型ドレイン拡散領域； 前記第２ソ−ス電極と前記ＩｎＡｓ層（１４）とを結合
するｎ型ソ−ス拡散領域；および前記第２ドレイン電極
と前記ＩｎＡｓ層（１４）とを結合するｎ型ドレイン拡
散領域； から構成されることを特徴とするセルフ・ド−プ相補性
ＨＦＥＴ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US724077 | 1991-07-01 | ||
| US07/724,077 US5142349A (en) | 1991-07-01 | 1991-07-01 | Self-doped high performance complementary heterojunction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251476A JPH05251476A (ja) | 1993-09-28 |
| JP3173623B2 true JP3173623B2 (ja) | 2001-06-04 |
Family
ID=24908884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19587292A Expired - Fee Related JP3173623B2 (ja) | 1991-07-01 | 1992-07-01 | セルフ・ドープ高性能相補性ヘテロ接合電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5142349A (ja) |
| EP (1) | EP0521696A1 (ja) |
| JP (1) | JP3173623B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243206A (en) * | 1991-07-02 | 1993-09-07 | Motorola, Inc. | Logic circuit using vertically stacked heterojunction field effect transistors |
| DE4216030A1 (de) * | 1992-05-15 | 1993-11-18 | Forschungszentrum Juelich Gmbh | Elektronisches Bauelement mit wenigstens einem Stromkanal, der ein zweidimensionales Ladungsträgergas enthält |
| US5355005A (en) * | 1992-11-04 | 1994-10-11 | Motorola, Inc. | Self-doped complementary field effect transistor |
| US5323020A (en) * | 1992-12-22 | 1994-06-21 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| US5349214A (en) * | 1993-09-13 | 1994-09-20 | Motorola, Inc. | Complementary heterojunction device |
| US5479033A (en) * | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
| US5883404A (en) * | 1994-08-29 | 1999-03-16 | Motorola, Inc. | Complementary heterojunction semiconductor device |
| US5739557A (en) * | 1995-02-06 | 1998-04-14 | Motorola, Inc. | Refractory gate heterostructure field effect transistor |
| GB2303963B (en) * | 1995-07-31 | 1997-08-06 | Toshiba Cambridge Res Center | Semiconductor device |
| DE19720680A1 (de) * | 1997-05-16 | 1998-11-19 | Max Planck Gesellschaft | Komplementäres Transistorpaar und Verfahren zur Herstellung desselben |
| US6534822B1 (en) * | 2001-07-17 | 2003-03-18 | Advanced Micro Devices, Inc. | Silicon on insulator field effect transistor with a double Schottky gate structure |
| US6825506B2 (en) * | 2002-11-27 | 2004-11-30 | Intel Corporation | Field effect transistor and method of fabrication |
| US9029956B2 (en) | 2011-10-26 | 2015-05-12 | Global Foundries, Inc. | SRAM cell with individual electrical device threshold control |
| US9048136B2 (en) | 2011-10-26 | 2015-06-02 | GlobalFoundries, Inc. | SRAM cell with individual electrical device threshold control |
| US9876102B2 (en) | 2015-07-17 | 2018-01-23 | Mitsubishi Electric Research Laboratories, Inc. | Semiconductor device with multiple carrier channels |
| US9887267B2 (en) * | 2015-08-11 | 2018-02-06 | Sensor Electronic Technology, Inc. | Normally-off field effect transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2607940A1 (de) * | 1976-02-27 | 1977-09-08 | Max Planck Gesellschaft | Mehrschichtiges halbleiterbauelement |
| US4743951A (en) * | 1982-03-08 | 1988-05-10 | International Business Machines Corporation | Field effect transistor |
| JPH0783108B2 (ja) * | 1986-07-25 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| US4882608A (en) * | 1987-02-09 | 1989-11-21 | International Business Machines Corporation | Multilayer semiconductor device having multiple paths of current flow |
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