JPH0672266U

JPH0672266U - ホール素子

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Publication number: JPH0672266U
Application number: JP1290693U
Authority: JP
Inventors: 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1993-03-22
Filing date: 1993-03-22
Publication date: 1994-10-07
Anticipated expiration: 2008-03-22
Also published as: JP2597774Y2

Abstract

(57)【要約】【目的】 III−Ｖ族化合物半導体ヘテロ接合を利用し
た高感度のホール素子を安定的に得る。【構成】ボンデング用のパッド電極を感磁部以外の領
域に設ける。【効果】素子化プロセスに伴う移動度の低下を抑制で
き高感度化特性を維持できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

ヘテロ接合から成る磁電変換素子に係わり、特にその素子の高感度特性の安定化に関する。

【０００２】

【従来の技術】

磁界を検知し、その強度に応じて電気信号を発生する、いわゆる磁電変換素子の一つとしてホール（Ｈａｌｌ）素子が知られている。このホール素子は磁場を印加した際に、ホール素子を構成する半導体内の電子の運動によって発生するホール（Ｈａｌｌ）電圧を被検知量とする一種の磁気センサーであり、回転、位置検出センサー等として産業界の広範囲に亘り利用されている。

【０００３】ホール素子用の半導体材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素周期律表の第 III族に属する元素と、同じく第Ｖ族に属する二つの元素を化合させてなる III−Ｖ族２元化合物半導体も使用される。

【０００４】しかし、従来の化合物半導体からなるホール素子を見れば、用いる半導体の物性に依ってホール素子の特性上に一長一短が存在する。例えば、ＧａＡｓから成るホール素子はＧａＡｓ半導体のバンドギャップが比較的大きい事により素子特性の温度変化は少ないものの逆に電子移動度が低いため、積感度はＩｎＳｂから成るホール素子に比較し低いという欠点がある。一方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャップが低いため特性の温度変化は大きいが、高い積感度が得られる利点を有している。

【０００５】最近では、自動車エンジンの精密な回転制御等、高温環境下に於ける精密センシング技術の必要性が高まり、高いホール電圧を出力する能力を有し、且つ温度による素子特性の変化を低く抑制した新たな高性能ホール素子が要望されるに至っている。ここで、ホール電圧は半導体材料のホール（Ｈａｌｌ）係数に依存し、ホール係数が大きい程、ホール電圧の出力能力は高い。また、このホール係数は半導体材料の移動度に比例して増加する。従って、高いホール出力電圧を得るには、即ち高感度なホール素子を得るには高い電子移動度を発現する半導体材料を使用する必要がある。

【０００６】このため、産業界からの高性能ホール素子の要望と相まって半導体材料の物性面からの検討も進み、極く最近では従来と同様の III−Ｖ族化合物半導体でも三種類の元素を混合させてなる、ヒ化ガリウム・インジウム（ＧａＩｎＡｓ）三元混晶とリン化インジウム（ＩｎＰ）から構成されるヘテロ接合を具備した材料を、新たな高感度ホール素子の材料として応用する試みもなされている（奥山忍他、１９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３（応用物理学会発行）、１６ａ−ＳＺＣ−１６、１０７８頁）。このＧａＩｎＡｓホール素子は特性の温度変化も比較的小さく、且つまた室温における電子移動度が極めて高いために優れた積感度を有する。以下、ヘテロ接合を具備してなるホール素子の一例として、この III−Ｖ族化合物半導体であるＧａＩｎＡｓ／ＩｎＰヘテロ接合を使用したホール素子を挙げて説明を加える。

【０００７】この様なＧａＩｎＡｓホール素子は、通常Ｆｅを適量添加してなる高抵抗の半絶縁性ＩｎＰ単結晶基板上に成長させたＧａ_X Ｉｎ_1-X Ａｓ（x は混晶比を表す）膜を感磁部として構成される。しかしながら、単にＧａ_X Ｉｎ_1-X Ａｓ膜をＦｅ添加ＩｎＰ単結晶基板上に堆積させただけでは、このＧａ_X Ｉｎ_1-X Ａｓ膜に高電子移動度が安定的に付与されるとは限らない。それは主に、基板として利用する高抵抗ＩｎＰ単結晶中に含有されるＦｅ不純物が、当該ＩｎＰ単結晶上に所望のＧａ_X Ｉｎ_1-X Ａｓ膜をエピタキシャル成長させるべく或る高温の成長環境下に曝した際に、ＩｎＰ単結晶基板側より成長しつつあるＧａ_X Ｉｎ_1-X Ａｓ膜の内部へ熱拡散することに起因している。即ち、Ｆｅ不純物がいわゆる電子トラップ（trap）として働き、電子の移動を妨げるために移動度の向上を阻害するからである。これを防止する目的で通常は高抵抗の、例えばＩｎＰ層をバッファ（ buffer）層（緩衝層）としてＧａ_X Ｉｎ_1-X Ａｓ感磁部膜とＩｎＰ基板との中間に挿入し、ＩｎＰ基板結晶中の不純物なり或はまた結晶欠陥なりの感磁部層への伝幡を低減することが行われる。

【０００８】この様なＩｎＰバッファ層とＧａ_X Ｉｎ_1-X Ａｓ感磁部層との層から構成されてなる、いわゆる異種（ヘテロ；hetero）接合を有するエピタキシャルウエハを母体材料として素子化するわけである。ホール素子となすには素子を動作させるための動作電流を流通させる入力電極、並びにホール電圧を出力する出力電極を感磁部に電気的に接触させる如く形成しなけらばならない。これらの入・出力電極にはオーミック（Ohmic ）性を保有することが当然要求される。金属膜からなる電極にオーミック性を付与させるには、通常感磁部層上に被着してなる金属電極にアロイング（alloying）と称される熱処理を施す。

【０００９】しかしながら、上記のアロイングは一般的には４００℃〜５００℃の温度で適宣、時間を設定して施されるが、このアロイング時の加熱操作により電極にオーミック性を付与出来るものの、前記のヘテロ接合の界面に熱的な衝撃が加わり同界面の急峻性が損なわれるなどの欠点を生じ、結果としてＧａ_X Ｉｎ_1-X Ａｓ感磁部層の電子移動度を低下させ、高感度ホール素子の実現を阻害するという重大な欠点があった。

【００１０】係る事態を防止するため、例えばＧａＩｎＡｓ感磁部層上で且つ電極部の直下に高いキャリア濃度を有する低抵抗の結晶層を挿入し、アロイングを施さずともオーミック性を呈する電極を形成する方法が採用されることが行われている。この方法によりオーミック電極を形成する方法は、アロイングを要しないことからノンアロイ（nonalloy）コンタクト法と称され、ｎ形の伝導型を呈する半導体結晶に対するオーミック性電極材料として通常利用される金（Ａｕ）・ゲルマニウム（Ｇｅ）合金を使用せずとも、アルミニウム（Ａｌ）等の単体の金属からなるオーミック性電極を形成ならしめることができる。

【００１１】上記の高いキャリア濃度を有する低抵抗の結晶層とは、例えばキャリア濃度が１０¹⁹〜１０²⁰ｃｍ^-3程度のＧａＩｎＡｓ層やＩｎＰ層であってもよいが、ＧａＩｎＡｓ層上にこの様な高キャリア濃度層を設ける場合にあっては、結晶相互の歪の発生等の観点からＧａＩｎＡｓの高キャリア濃度層をエピタキシャル成長法により堆積することが多い。また、最近ではイオン注入法を駆使し、電極を形成する領域にＧａＩｎＡｓに対しｎ形の不純物として働くシリコン（Ｓｉ）、セレン（Ｓｅ）等のイオンを注入し、当該領域を選択的に高キャリア濃度領域とし、ここに単体金属を真空蒸着法、スパッタリング（sputtering）法などにより被着してノンアロイ形のオーミック性電極となす場合もある。いずれの高キャリア濃度層の形成方法に於いても従来のＡｕ・Ｇｅの如くの合金ではなく単体の金属材料でオーミック性電極が形成できるため、例えば蒸着時の合金組成の変動などによる電極の接触抵抗の変動等を低減できる優位性がある。

【００１２】係るノンアロイオーミック電極を有するウエハからホール素子を得る訳であるが、素子化に当たっては従来のアロイングを施した電極を設けてなるホール素子の素子化とほぼ同一で、別段特異な手法は必要としない。係るホール素子にあっては、入・出力電極の各々にリード（lead）線を結線し、所望の支持体に支持せしめパッケージ（package ）化し製品とするの一般的である。この結線は、通常超音波ボンデング（bonding ）法等により行われるが、リード線のボンデング時には電極にリード線を接着、固定せしめるために相当なる機械的な圧力、衝撃が加わることとなり、これに起因して電極を形成する領域の近傍に存在するＧａＩｎＡｓ層とＩｎＰとのヘテロ界面が結晶的に破壊され、しいてはＧａＩｎＡｓ感磁部層の電子移動度を低下させるという重大な欠点があった。

【００１３】このため従来からボンデング用の電極、いわゆるパッド（pad ）電極を入・出力用となす電極表面上に新たに付加させることも考えられている。図１にボンデング用のパッド電極を備えてなる従来のＧａＩｎＡｓホール素子の模式的な平面図の一例を示す。図中の（１０１）は入・出力用のオーミック性電極を示し、（１０２）は入・出力電極（１０１）上に設けてなるボンデング用のパッド電極を各々示す。同図に示す如くパッド電極（１０２）は入・出電極と相似の形状とするのが従来からの極く一般的な手法であり、またパッド電極（１０２）の形状的な中心点（１０３）は感磁部層から成るのホール素子の機能部領域（１０４）の幅方向の中心線（１０５）上に存在している。しかしながら、単にパッド電極を従来の如く感磁部層上に具備させただけでは、実際には上記のヘテロ界面を破壊から保護する有力な手段とはなっていないのが現状である。本考案者はこの点につき鋭意検討を加えた結果、単にボンデング用のパッド電極を設けたのみでは容易にヘテロ界面へのボンデング時の機械的衝撃は回避できず、ボンデングパッドとなす電極材料の膜厚を増加させてボンデング時の機械的衝撃を緩和するよりも、入・出力電極上に設けるパッド電極の位置より多大なる影響を受けることを見出し、本考案に至った。

【００１４】

【考案が解決しようとする課題】

本考案は上記の従来からの欠点に鑑みなされたもので、Ｇａ_X Ｉｎ_1-X Ａｓ結晶層並びにＩｎＰとのヘテロ界面を破壊することなく入・出力電極へリード線をボンデング可能とする方法を新たに考案し、もってＧａＩｎＡｓ感磁部層が元来有する高い電子移動度を維持させ高感度のホール素子を顕現する。

【００１５】

【課題を解決するための手段】

ホール素子の入・出力電極と電気的に接触させてボンデング用のパッド電極を設けるに際し、当該ボンデングパッド用の電極を感磁部以外の基板領域に設け、ボンデング時に被ボンデング電極にかかる機械的圧力が感磁部などの素子感磁機能部へ直接印加されるのを回避し、もって感磁部層の電子移動度の低下を防止する。

【００１６】以下、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を例にして本考案を説明する。通常、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の形成に当たっては半絶縁性を有する高抵抗のＩｎＰ単結晶基板が使用される。実用上は比抵抗が１０⁶ Ω・ｃｍ以上のＩｎＰ単結晶を基板を用いるのが一般的であり、これらの結晶は液体封止チョクラルスキー（Liquid Encapsulated Czochralski ；LEC ）法や、最近ではＶＢ（Vertical Bridgman）法と称される垂直ブリッジマン法等により容易に製作できる。また、Ｆｅ添加ＩｎＰ単結晶中のＦｅ不純物が結晶層の電子移動度等の電気的特性に与える悪影響が懸念される場合にあっては、ＩｎＰ単結晶を塩酸等により溶解し、純水などで定溶とし原子吸光分光分析法や高周波誘導アルゴンプラズマ分光分析法などの湿式機器分析法、或は２次イオン質量分析法など固体機器分析法等によりＦｅ不純物の濃度を定量分析し、所望のＦｅ濃度を有する結晶を選択すれば事足りる。従って本考案に係わるホール素子の実現に必要な、Ｆｅ濃度が規定された範囲にあるＩｎＰ基板結晶の入手に支障を来す恐れはない。

【００１７】これらＩｎＰ単結晶基板上にＩｎＰ層とＧａ_X Ｉｎ_1-X Ａｓ層とを堆積せしめヘテロ接合を形成するが、これらのエピタキシャル層の積層順序に制限はなく、ＩｎＰ単結晶基板上に先ずＩｎＰ層を成長させ、然る後ＧａＩｎＡｓを堆積させても良く、これとは逆の順序で堆積させても差し支えはない。しかし、通常は感磁部とするＧａＩｎＡｓ層の電子移動度を向上させるために、ＩｎＰ単結晶基板からのＦｅ不純物のＧａＩｎＡｓエピタキシャル成長層への拡散の抑制などを期して、先ずＩｎＰ単結晶基板上にＩｎＰをバッファ（buffer）層として堆積するのが一般的である。このバッファ層を設けることにより結晶欠陥等のエピタキシャル成長層への伝幡を抑制するなどの効果を生じるため、ＧａＩｎＡｓ層の電子移動度をいたずらに低下させずにＧａＩｎＡｓホール素子の高感度特性を保持できるなどの利点を招く。係る構成の層を有するウエハに、更にキャリア濃度が１０¹⁹ｃｍ^-3の低抵抗ＧａＩｎＡｓ層をノンアロイオーミックコンタクトを形成に供するために成長させる。

【００１８】上記のＩｎＰバッファ層並びにＧａＩｎＡｓ層の成長方法には、特に制限はなく液相エピタキシャル成長法（Liquid Phase Epitaxial；ＬＰＥ法）、分子線エピタキシャル成長法（Molecular Beam Eptaxial ；MBE 法）や有機金属熱分解気相成長法、いわゆるＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxial ；ＭＯＣＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もある。）や、またはMOVPE とMBE 双方を複合させたＭＯ・ＭＢＥ法などが適用できると考えられる。しかし、現状では蒸気圧が比較的高いリン（Ｐ）を含むＩｎＰ等の半導体薄膜の成長には、ＭＢＥ法よりも化学量論的な組成制御性の観点からもっぱらＭＯＶＰＥ法が多用されており、特にＩｎの出発原料として結合価が１価のシクロペンタジエニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用するＭＯＶＰＥ法では、従来困難とされていた常圧（大気圧）下に於いても高品位のＩｎＰ並びにＧａＩｎＡｓなどを得ることができる。また、ＩｎＰ層を例えばＭＯＶＰＥ法で成長させ、Ｐを含まないＧａ_X Ｉｎ_1-X Ａｓ層はＭＢＥ法で成長させるなど層毎に成長方法を異にしても支障は無く、唯一の成長法で当該ヘテロ接合を形成する各層を設ける必要はなく、層毎に成長方法を異にしても良いのは勿論である。

【００１９】また、前記Ｇａ_X Ｉｎ_1-X Ａｓの混晶比ｘについては、０．３７≦ｘ≦０．５３とするのが望ましい。何故ならば、ＩｎＰに格子整合するＧａ_X Ｉｎ_1-X Ａｓの混晶比ｘ＝０．４７から混晶比がずれるに伴い、Ｇａ_X Ｉｎ_1-X ＡｓとＩｎＰとの格子定数の差、即ち格子不整合度も顕著となり、多量の結晶欠陥等を誘発し結晶性の低下を招くばかりか電子移動度の低下等の電気的特性をも悪化させ、ホール素子の特性上積感度の改善に多大な支障を来すからである。

【００２０】また、本考案に係わる上記Ｇａ_X Ｉｎ_1-X Ａｓ層の膜厚については特段の制限はない。但し、ホール素子の実際の製作に当たっては素子間を電気的に絶縁するため、メサエッチングと称する特定領域の結晶層を除去するための工程が一般的に採用されるが、この際素子間絶縁のためにメサエッチングにより除去すべき導電性を呈する層の膜厚、とりもなおさずエピタキシャル成長層の全体的な厚みが増すと必然的にメサエッチングに要する時間の増大を伴い、結晶方位に因るエッチング量並びにエッチング形状に顕著な差異を生じさせる。このことがしいてはホール素子の重要な特性の一つである不平衡率の増大をもたらし、素子特性の高品位化を妨げると共に良品素子収率の低下を招く。従って、本考案に記すヘテロ構造を構成するにあたっては、その構成要素であるＧａ_X Ｉｎ_1-X Ａｓ層の膜厚をおおよそ５μｍより薄く設定すると好結果が得られる。

【００２１】上述の如くのエピタキシャルウエハを母体材料とし、Ｇａ_X Ｉｎ_1-X ＡｓとＩｎＰとのヘテロ接合を具備成してなるホール素子を製作する。この製作に当たっては公知のフォトリソグラフィ技術、エッチング技術等の加工技術を駆使し感磁部並びに入出力電極部となす領域をメサ（ｍｅｓａ）エッチング法により形成する。このメサ構造を得る方法につきここで説明を加えるに、先ず当該母体材料の最表面であるＧａ_X Ｉｎ_1-X Ａｓ層の表面に一般的なフォトレジスト材を塗布し、その後通常のフォトリソグラフィー技術により入力用並びに出力用電極の形成領域及び感磁部とする領域のみの該レジスト材を残存させ、それ以外の領域に或るレジスト材は剥離除去する。然る後、無機酸を用いてＧａＩｎＡｓ及びＩｎＰ層にエッチング加工を施す。このエッチングにより電極形成部及び感磁部領域はそれらの領域を垂直方向の断面から見れば台形状、いわゆるメサ形状か結晶の軸方向に依っては逆台形状いわゆる逆メサ状の台地（メサ）として残存させ得る。当該メサエッチングについては成長層の全厚が５μｍを超えると上記の如く結晶軸（結晶方位）に基づくエッチング形状の差異が顕著となり、これによりホール素子の特性の一つである不平衡電圧の増加を招き、もって不平衡率の悪化をもたらす。よって、前述の様に当該ホール素子の製作に供するエピタキシャル成長層の全体の膜厚は、概ね５μｍ以下に設定した方が不平衡率を増大させないという点で好都合である。

【００２２】係るメサエッチングを施した後、入力用並びに出力用電極を形成する。この形成に当たってはメサエッチイングされたウエハの表面全体に一般のフォトレジスト材を塗布する。その後、公知のフォトリソグラフィー法により入・出力電極を形成する領域に在るフォトレジスト材のみを剥離、除去し、直下に存在する高キャリア濃度のＧａＩｎＡｓ層の表面を露出させる。次に電極材料となる単体のＡｌを当該加工を施したレジスト材上に真空蒸着する。ここでは電極材料としてＡｌを使用したが、電極材料としては別段、これに限定されることはなくＡｕであっても勿論差し支えはない。電極材料を真空蒸着した後、レジスト材を剥離するのと併行していわゆるリフトオフ（lift off）法を利用して当該レジスト材上に被着されたＡｌ膜を除去する。この時点で既にアロイングを施さずともＡｌ電極にはオーミック性が付与されている。ちなみにこれらのＡｌ電極の形状は長方形の平面でも円形でも、或はまた楕円形などであっても支障はない。

【００２３】上述では、メサエッチングにより素子形成領域をメサ形状に加工し他の領域との電気的に絶縁化を果たしたが、素子領域と他の領域との絶縁化は別段、これに限ることはなく、例えば水素や酸素などの非金属性のイオンや鉄などの遷移金属のイオンを素子形成領域外にイオン注入することにより当該領域を絶縁化させても良い。この場合はメサエッチング時の様に深さ方向に段差を生ずることなく絶縁化を達成でき、よってホール素子の不平衡電圧の増加を抑制できる利点がある。

【００２４】更に、電極が形成されたウエハの表面全面をフォトレジスト材で再び覆い、公知のフォトリソグラフィー技術を応用してパッド電極を形成すべくパターニング（patterning）を施す。このパッド電極は、各々一対をなす入力、並びに出力電極の計４個の各電極上の素子感磁機能部以外の領域に設ける。この様な位置にボンデング用のパッド電極を配置するのは、ボンデング時に於ける機械的な圧力等が素子機能部を構成する半導体結晶層に直接加わるのを回避させるためである。パターニング終了後Ａｌを全面に真空蒸着し、再びリフトオフ法によりパッド電極形成領域以外のフォトレジスト材上に被着したＡｌ被膜を排除する。このパッド電極形成領域では当然ながらＡｌ被膜の膜厚は他の電極領域に比較し厚くなっている。

【００２５】次に公知のプラズマＣＶＤ法により絶縁性を有する二酸化珪素（ＳｉＯ₂ ）を堆積させウエハ表面を被覆する。本考案では一般的なＳｉＯ₂ を絶縁被覆膜として採用したが他の絶縁性を有する膜、例えば窒化珪素（ＳｉＮ）などであっても良い。次に、上記の如く製作されたＳｉＯ₂ 絶縁膜を一般的なレジスト材で被覆する。然る後、パッド電極部と個々の素子に分離する、いわゆるダイシング（di cing）ために必要なダイシングラインを形成するための位置に相当する部分のレジスト材を、公知のフォトリソグラフィー技術により除去し直下のＳｉＯ₂ 絶縁膜を露出させる。更に、露出したＳｉＯ₂ 絶縁膜をフッ化水素酸（化学式ＨＦ）に浸し、当該部分のＳｉＯ₂ 絶縁膜を溶解し除去する。これにより入出力電極の表面並びにダイシングラインの形成部にあってはＧａＩｎＡｓ層表面を露出せしめる。実際にここの素子に分離するにあっては、ダイシングラインに相当する部分に露出しているＧａＩｎＡｓ層を適当な無機酸を利用しエッチング除去すれば良い。然る後、ＧａＩｎＡｓ層の直下にあるＩｎＰ層をこれまた無機酸により除去する。通常は、更にエッチングを進行させＩｎＰ単結晶基板の表層部の一部迄除去する。この様に図るのはダイシングに使用するスクライバー（sucriber）やブレード（brade ）などが素子の分離の際にエピタキシャル成長層やヘテロ界面に機械的な損傷を与えるのを予め低減するためである。上記した絶縁膜の形成、加工過程、並びにダイシングラインの形成、加工方法はメサエッチングかイオン注入かの絶縁化の方法に依らず変わりはない。

【００２６】係る加工を施された後、上記のダイシングラインに沿って公知のスクライビング（sucribing ）を施し製作されたホール素子を個々に分離しホール素子チップ（chip）となす。然る後、一つの素子チップを金属支持体上に載置し、同支持体に付帯するリード端子と各電極パッドとを一般的なリード線を用い超音波ボンデング法により結線する。その後、結線を完了したチップを一般的な半導体封止用のエポキシ樹脂で囲繞し、外囲（モールド；mold）する。

【００２７】本考案に係る新たなＧａＩｎＡｓホール素子の電気的主要特性、特に積感度につき従来のＧａＩｎＡｓホール素子のそれらと比較した。その結果、ホール素子の優劣を決定付ける重要な特性である積感度に関し、顕著な差異が認められ、本考案に因る新規なＧａＩｎＡｓホール素子に於いては格段の積感度の向上が果たされた。この原因を探るにこれは本考案に記載した如く、高い電子移動度を発現するＧａＩｎＡｓ／ＩｎＰヘテロ界面を機械的に損傷を与えかねない要因をホール素子の製作プロセスから極力、排除した事に因るものと判断される。

【００２８】

【作用】

ボンデング用パッド電極を入・出力電極の特定位置に設けるという簡便な方法により、ヘテロ接合界面に機械的な圧力等が直接及ぶのを回避でき、よってヘテロ接合が保持する高い電子移動度特性を損なうことなく、もって高感度なホール素子の安定的な実現を可能とする。

【００２９】

【実施例】

以下、本考案を実施例を基に具体的に説明する。図２は本考案に係わるＧａＩｎＡｓ／ＩｎＰヘテロ構造ホール素子の模式的な平面図の一例を示す。また、図３は図２に掲げるホール素子の破線Ａ−Ａ’に沿う垂直方向の断面模式図である。図２の（２０１）は、当該ヘテロ接合を形成するにあたり、基板として使用した鉄（Ｆｅ）を添加してなる面方位（１００）の半絶縁性のＩｎＰ単結晶である。また、ＩｎＰ単結晶（２０１）の厚さは約３５０μｍであった。本実施例では、比抵抗が約１０⁷ Ω・ｃｍの結晶を用いた。同図中（２０２）は結晶基板（２０１）上にＣ₅ Ｈ₅ ＩｎをＩｎ源とする常圧のＭＯＣＶＤ法で成長させた膜厚が約１００ｎｍの無添加（アンドープ）ＩｎＰエピタキシャル結晶層である。バッファ層とするこのＩｎＰ層（２０２）は温度６１０℃にて成長させた。更に、ＩｎＰバッファ層（２０２）上に混晶比が０．４７で、約４００ｎｍの膜厚を有するｎ形のＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（２０３）を常圧ＭＯＣＶＤ成長法で設けた。このＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（２０３）の成長温度もＩｎＰ層（２０２）と同じく６１０℃である。また、Ｇａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（２０３）上にキャリア濃度が２×１０¹⁹ｃｍ^-3のｎ形の伝導を呈する膜厚が１２０ｎｍのＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（２０４）を設けた。これは、本文中にも記載した様に、従来の合金ではなく単体金属により簡便にノンアロイオーミックコンタクトを形成するためである。尚、上記のＩｎＰ層（２０２）及びｎ形ＧａＩｎＡｓ層（２０３）のキャリア濃度は各々、２ ×１０¹⁵ｃｍ^-3及び２×１０¹⁶ｃｍ^-3であった。上記エピタキシャル層（２０２〜２０４）は全て上記のＭＯＣＶＤ法で成長させた。

【００３０】この様な構造のウエハを、前述の如く公知のフォトリソグラフィー法並びにエッチング法を駆使して先ずホール素子の機能を発揮する素子機能部領域（２０５）を台形（メサ；mesa）状に残存させるメサエッチングを施し、感磁部等を含むメサ領域を形成した。然る後、一般的なフォトレジスト材でウエハ表面を覆い、パターニング、レジスト剥離リフトオフ等の工程を経て入力用並びに出力用電極となすべく高純度のＡｌを約６００ｎｍの厚さに真空蒸着せしめ、これによりオーミック性入・出力電極（２０６）を形成した。これらの電極（２０６）の形状は全て同一で平面は長辺が約２００μｍで短辺が約７０μｍの長方形となっている。

【００３１】次に、再度ウエハの表面を一般のフォトレジスト材で覆い平面が長方形のパッド電極（２０７）を形成すべき領域、即ち、感磁部を除く図２に示す様な領域をパターニングし、当該領域のみに於いて入・出力電極（２０６）の表面を露出させた。本考案に於いては従来とは異なり、パッド電極（２０７）の中心点（２０８）が、素子機能部領域（２０５）を形成する相互に直交する半導体感磁部層（２０９）の幅方向の中心線（２１０）上に位置しない様に配置した。然る後、再び高純度Ａｌを真空蒸着し、パッド電極（２０７）を感磁部層（２０９）以外の領域に形成した。パッド電極部を含めた合計の膜厚は約１５００ｎｍに達した。

【００３２】更にウエハ全面を一旦プラズマＣＶＤ法によるＳｉＯ₂ 絶縁膜（２１１）で被覆した。ＳｉＯ₂ 膜（２１１）の厚さは約３００ｎｍとした。次に、当該絶縁膜（２１１）上に一般のフォトレジスト材を塗布し、前述の如くのフォトリソグラフィー、パターニング各工程等を経てパッド電極（２０７）の表面を後の電気結線のために露出させた。これに工程的に継続させて個々のホール素子に分離するためのダイシングライン（２１２）を形成した。然る後、ダイシングライン（２１２）に沿ってスクライブを施し、個々の素子（チップ）に分離せしめた。このチップ化に際しては、ＩｎＰ単結晶基板（２０１）の裏面の一部をエッチング除去することにより、当該基板の厚さを初期厚さ３５０μｍから約１３０μｍの厚さとし、スクライブを容易ならしめた。

【００３３】スクライビングによるチップ化後、チップを極く一般的な金属フレームにマウント（mount ）し、その後超音波ボンデング法によりリード線の一端をパッド電極にボンデングし、リード線の他端を金属フレームに付随してなるリード端子に結線した。然る結線操作の後、当該ホール素子を半導体素子の封止用として一般的に使用されるエポキシ樹脂で囲繞しモールドした。

【００３４】上述の如く作成したホール素子を電気的な特性評価に供した。特性上の比較を行うため従来のＧａＩｎＡｓホール素子の特性も評価した。ここで、従来のホール素子とはパッド電極が素子機能部のほぼ延長線上に位置しているものである。但し、ＩｎＰバッファ層の膜厚は、双方で１００ｎｍと同一である。特性を比較した結果の中で、特にホール素子の感度に直接影響を与える室温電子移動度について本考案に係わる新規なホール素子と従来のホール素子では顕著な差異が認められた。図４に示す如く本考案に基づく新たなホール素子にあっては室温電子移動度が素子化工程を経ていない未加工のウエハ状態での室温移動度と殆ど変化が見られないのに対し、従来のホール素子では素子製作工程を経るに従い室温移動度が未加工のウエハ状態から約１５〜２０％程度低下していた。この室温移動度の低下原因につき工程を追って調査した結果、ノンアロイＡｌ電極を形成した後迄は本考案並びに従来例共に室温移動度にさしたる変化は認められなかった。しかし、ボンデング工程の終了後に於いては、上記の差異が明白に現れた。これに関し、結晶欠陥の導入、発生の観点から原因を調査した結果、従来のボンデングパッドの配置を有する従来のホール素子にあってもボンデングにより転位などの多量の欠陥がＧａＩｎＡｓ結晶層内部、並びにＩｎＰ層とのヘテロ界面に誘発され導入されているのが当該ウエハの垂直方向の断面の高分解能透過型電子顕微鏡による観察から確認された。一方、本考案に係わる場合にあっては、ボンデングパッドの直下近傍のＧａＩｎＡｓ結晶層にあっては従来例とほぼ同じくして結晶欠陥が導入されているものの、素子特性を発揮させる上で重要な素子機能部位には殆ど転位などが導入されていないことが判明した。これらの実験事実を考え併せるに、従来のホール素子に認められる室温移動度の極端な低下には、ボンデングの際の機械的な圧力等に因って誘発される結晶欠陥が関与していることは明白であり、誘発される結晶欠陥等の移動度に及ぼす悪影響を緩和させるためにも本考案の如くボンデングパッドを配置せしめ、素子機能部への直接的な結晶欠陥の導入を避けるのが大きな効果をもたらすのは明かである。

【００３５】尚、上記の実施例ではＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を例にして本考案の説明を加えたが、本考案はＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子に限らず、例えばＧａＡｓとヒ化アルミニウム・ガリウム（ＡｌＧａＡｓ）、またはヒ化アルミニウム・インジウム（ＡｌＩｎＡｓ）とＧａＩｎＡｓとのヘテロ接合から成るホール素子等にも適用できる。

【００３６】

【考案の効果】

ボンデング用のパッド電極の配置につき新たな考案を加えることにより、素子製作プロセスに伴って誘発、導入される素子機能部への結晶欠陥の導入を回避でき、よって高感度特性を維持した新たなＧａＩｎＡｓホール素子がもたらされる。

【図面の簡単な説明】

【図１】従来のＧａＩｎＡｓホール素子の平面の概略図
である。

【図２】本考案に係わるＧａＩｎＡｓホール素子の平面
の概略図である。

【図３】図２に示すホール素子の破線Ａ−Ａ’に沿う垂
直方向の模式的な断面図である。

【図４】本考案と従来例に係わるＧａＩｎＡｓホール素
子の室温電子移動度の素子製作加工前後での変化を示す
図である。

【符号の説明】

（１０１）オーミック性入力・出力電極（１０２）ボンデングパッド用電極（１０３）ボンデングパッド用電極の形状の中心点（１０４）メサ状に加工された素子機能部領域（１０５）素子の機能部を構成する半導体層の幅方向
の中心線（２０１）ＩｎＰ半絶縁性単結晶基板（２０２）アンドープＩｎＰバッファ層（２０３）混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ感
磁部層（２０４）混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ高
キャリア濃度層（２０５）メサ状に加工された素子機能部領域（２０６）オーミック性入力・出力電極（２０７）ボンデングパッド用電極（２０８）ボンデングパッド用電極の形状の中心点（２０９）素子の機能部を構成する相互に直交してな
る半導体層（２１０）素子の機能部を構成する半導体層の幅方向
の中心線（２１１）ＳｉＯ₂ 絶縁膜（２１２）ダイシングライン

Claims

【実用新案登録請求の範囲】

【請求項１】ヘテロ接合を具備してなるホール素子に
於いて、ボンデングパッド電極を感磁部以外の基板領域
に設けたことを特徴とするホール素子。