JPH0722667A

JPH0722667A - 複合ホール素子

Info

Publication number: JPH0722667A
Application number: JP5147895A
Authority: JP
Inventors: Ryoichi Takeuchi; 良一竹内; Takashi Udagawa; 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Resonac Holdings Corp
Priority date: 1993-06-18
Filing date: 1993-06-18
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】ＧａＩｎＡｓホール素子を複合化しホール電
圧の高出力化を図る。【構成】磁場を均等に且つ同時に感知できる位置に複
数のホール素子を同一の支持基体上に配置し複合化され
たホール素子となし、合成されたホール電圧を出力す
る。【効果】従来の如くホール出力電圧を増幅させる外部
回路を付帯せずともホール電圧の高出力化を果たせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ホール素子を複数個接
合させた複合ホール素子に係わり、特に高精度の回転セ
ンサー、電流センサーや磁界測定子など産業界で利用さ
れるセンサー等にとって最適な、高いホール出力電圧が
得られる新規な複合ホール素子に関する。

【０００２】

【従来の技術】磁界を検知しその強度に応じて電気信号
を発生する、いわゆる磁電変換素子の一つとしてホール
（Ｈａｌｌ）素子が知られている。このホール素子は磁
場を印加した際に、ホール素子を構成する半導体内の電
子の運動によって発生するホール（Ｈａｌｌ）電圧を被
検知量とする一種の磁気センサーであり、磁気を検出媒
体とする回転、位置検出センサー或は電流センサーとし
ての他、磁界強度測定用の測定子（プローブ；probe ）
などとして応用され、産業界で広範囲に亘り利用されて
いる。

【０００３】ホール素子用の半導体材料としてはシリコ
ン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体の
他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジ
ウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の、元
素周期律表の第 III族に属する元素と同じく第Ｖ族に属
する二つの元素を化合させてなる III−Ｖ族２元化合物
半導体も使用されている。

【０００４】しかし、従来の化合物半導体からなるホー
ル素子を見れば、用いる半導体の物性に依ってホール素
子の特性上に一長一短が存在する。例えばＧａＡｓから
成るホール素子はＧａＡｓ半導体のバンドギャップが比
較的大きい事により素子特性の温度変化は少ないもの
の、逆に電子移動度が多少低いため積感度はＩｎＳｂか
ら成るホール素子に比較して低いという欠点がある。一
方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバンドギャ
ップが低いため特性の温度変化は大きいが、高い積感度
が得られる利点を有している。

【０００５】最近では自動車エンジンの精密な回転制御
等の高温環境下に於ける精密センシング技術の必要性が
高まり、高いホール電圧を出力する能力を有し、且つ温
度による素子特性の変化を低く抑制した新たな高性能ホ
ール素子が要望されるに至っている。ここでホール電圧
は半導体材料のホール（Ｈａｌｌ）係数に依存し、ホー
ル係数が大きい程ホール電圧の出力能力は高い。また、
このホール係数は半導体材料の電子移動度に比例して増
加する。従って高いホール出力電圧を得るには、即ち高
感度なホール素子を得るには高い電子移動度を発現する
半導体材料を使用する必要がある。

【０００６】このため産業界からの高性能ホール素子の
要望と相まって半導体材料の物性面からの検討も進み、
極く最近では従来と同様の III−Ｖ族化合物半導体でも
三種類の元素を混合させてなるヒ化ガリウム・インジウ
ム（ＧａＩｎＡｓ）三元混晶とリン化インジウム（Ｉｎ
Ｐ）から構成されるヘテロ接合を具備した材料を、新た
な高感度ホール素子の材料として応用する試みもなされ
ている（奥山忍他、１９９２年秋季第５３回応用物理
学会学術講演会予稿集Ｎｏ．３（応用物理学会発行）、
１６ａ−ＳＺＣ−１６、１０７８頁参照）。この新たな
ＧａＩｎＡｓホール素子は特性の温度変化も比較的小さ
く、且つまた室温移動度が極めて高いために従来にない
優れた積感度をもたらす。

【０００７】この様なＧａＩｎＡｓホール素子は、その
母体材料が有する優れた材料特性を利用してホール電圧
の出力を向上させる一つの例であるが、材料面からのホ
ール出力電圧の増加策が試みられている他、従来からの
一般的に実施されているホール出力電圧を増大させるた
めの手法としては、ホール出力電圧を増幅させる機能を
有する外部回路を付帯させる方法がある。この様な増幅
回路には通常、増幅器などの電気部品が含まれており、
ホール素子のホール出力電圧を増幅する作用を呈するも
のの、相当の面積や体積を占有する外部回路をホール素
子に付帯させなければならないという回路上の複雑さや
煩雑さを伴うと共に、ホール素子自体とこの様な外部回
路が占有する面積を考慮すると、センサー等の小型化に
対する昨今の要求には対応し難い。

【０００８】また、或る支持基体上にホール素子を複数
個配置せしめ、それらを相互に電気的に結線し複合化ホ
ール素子となし、合成されたホール電圧の出力を得る方
法もある（「モ−タ−のＡＢＣ」Ｐ．１１４講談社
ブル−バクス参照）。しかし、従来からの複合化された
ホール素子は同一の支持体上に複数個のホール素子が配
置されているものの、同一支持体上で空間的な広がりを
もって配置されているため、被検知対象とする磁界（磁
界強度）を同時に且つ均等に感知出来るには至っていな
い。即ち、複数個のホール素子が配置された複合ホール
素子と言っても、個々のホール素子からのホール電圧が
合成された出力が同時期に得られる形式とはなっておら
ず、個々のホール素子からのホール電圧が或る時間的間
隔をもって単独に出力されるに過ぎない形態となってい
る。

【０００９】

【発明が解決しようとする課題】ＧａＩｎＡｓホール素
子の様に単体でも高いホール電圧を出力できるホール素
子を利用し、ホール電圧を増幅する外部回路を付帯させ
る極端な大型化を伴う手法に依らずに、従来の複合化ホ
ール素子の欠点を克服し、また新たな考案を加えること
よりにホール電圧の高出力化を図るのが本発明の課題で
ある。

【００１０】

【課題を解決するための手段】本発明では、例えば上記
の高感度特性、即ち高いホール電圧を出力する能力を本
来備えてなるＧａＩｎＡｓホール素子を、同一基体に複
数個配列し複合化ホール素子を形成するに際し、複合化
ホール素子を構成する個々のホール素子を検知対象とす
る磁界（磁界強度）を均等に且つ同時にそれを検知可能
とする位置に載置するという新たな載置方法を施すこと
により複合ホール素子と成すという方法により、各ホー
ル素子のホール電圧の出力を合成させ、素子の占有する
面積を極端に増大させることなく簡便に高出力化を達成
するようにした。

【００１１】通常、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホ
ール素子の形成に当たっては半絶縁性を有する高抵抗の
ＩｎＰ単結晶基板が使用される。実用上は比抵抗が１０
⁶ Ω・ｃｍ〜１０⁷ Ω・ｃｍ程度のＩｎＰ単結晶の基板
を用いるのが一般的であるが、ホ−ル素子用としては１
０⁴ 〜１０⁵ Ω・ｃｍ程度の比較的低抵抗の単結晶が用
いられることもある。これらの結晶は液体封止チョクラ
ルスキー（Liquid Encapsulated Czochralski ；LEC ）
法や、最近ではＶＢ（Vertical Bridgman ）法と称され
る垂直ブリッジマン法等により容易に製作できる。ま
た、Ｆｅ添加ＩｎＰ単結晶中のＦｅ不純物が結晶層の電
子移動度等の電気的特性に与える悪影響が懸念される場
合にあっては、例えばＩｎＰ単結晶を塩酸等により溶解
し、純水などで定溶とし原子吸光分光分析法や高周波誘
導アルゴンプラズマ分光分析法などの湿式機器分析法、
或は２次イオン質量分析法など物理機器分析法等により
Ｆｅ不純物の濃度を定量分析し、所望のＦｅ濃度を有す
る結晶を選択すれば事足りる。

【００１２】このＩｎＰ単結晶基板上にＩｎＰ層とｎ形
Ｇａ_X Ｉｎ_1-X Ａｓ層とを堆積しヘテロ接合を形成する
が、これらのエピタキシャル層の積層順序に制限はな
く、ＩｎＰ単結晶基板上に先ずＩｎＰ層を成長させ、然
る後ＧａＩｎＡｓを堆積させても良く、これとは逆の順
序で堆積させても差し支えはない。しかし、通常は感磁
部とするＧａＩｎＡｓ層の電子移動度を向上させるため
に、ＩｎＰ単結晶基板からのＦｅ不純物のＧａＩｎＡｓ
エピタキシャル成長層への拡散の抑制などを期して、先
ずはＩｎＰ単結晶基板上にＩｎＰをバッファ（buffer）
層として堆積するのが一般的である。このバッファ層を
設けることにより結晶欠陥等のエピタキシャル成長層へ
の伝幡を抑制するなどの効果を生じるため、ＧａＩｎＡ
ｓ層の電子移動度をいたずらに低下させずに、ＧａＩｎ
Ａｓホール素子の高感度特性を保持できるなどの利点を
招く。然る層の構成を有するウエハに、更にキャリア濃
度が〜１０¹⁹ｃｍ^-3の低抵抗ｎ型ＧａＩｎＡｓ層をノン
アロイオーミックコンタクトの形成に供するために成長
させる。

【００１３】上記のＩｎＰバッファ層並びにＧａＩｎＡ
ｓ層の成長方法には、特に制限はなく、液相エピタキシ
ャル成長法（Liquid Phase Epitaxial；ＬＰＥ法）、分
子線エピタキシャル成長法（Molecular Beam Epitaxia
l；ＭＢＥ法）や有機金属熱分解気相成長法、いわゆる
ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxial;Ｍ
ＯＣＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もあ
る。）、或はまたＭＯＶＰＥとＭＢＥ双方を複合させた
ＭＯ・ＭＢＥ法などが適用できる。しかし、現状では蒸
気圧が比較的高いリン（Ｐ）を含むＩｎＰ等の半導体薄
膜の成長にはＭＢＥ法よりも化学量論的な組成制御性の
観点からもっぱらＭＯＶＰＥ法が多用されており、特に
Ｉｎの出発原料として結合価が１価のシクロペンタジエ
ニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用するＭＯＶＰＥ
法（特開平１−９４６１３参照）では、従来困難とされ
ていた常圧（大気圧）下に於いても高品位のＩｎＰ並び
にＧａＩｎＡｓなどを得ることができる。また、ＩｎＰ
層を例えばＭＯＶＰＥ法で成長させ、Ｐを含まないＧａ
_X Ｉｎ_1-X Ａｓ層はＭＢＥ法で成長させるなど、層毎に
成長方法を異にしても支障は無く、唯一の成長法で当該
ヘテロ接合を形成する各層を設ける必要はなく、層毎に
成長方法を異にしても良いのは勿論である。

【００１４】また、前記Ｇａ_X Ｉｎ_1-X Ａｓの混晶比ｘ
については、０．３７≦ｘ≦０．５７とするのが望まし
い。何故ならば、ＩｎＰに格子整合するＧａ_X Ｉｎ_1-X
Ａｓの混晶比ｘ＝０．４７から混晶比がずれるに伴い、
Ｇａ_X Ｉｎ_1-X ＡｓとＩｎＰとの格子定数の差、即ち格
子不整合度も顕著となり多量の結晶欠陥等を誘発し結晶
性の低下を招くばかりか、電子移動度の低下等の電気的
特性をも悪化させ、ホール素子の特性上、積感度の改善
に多大な支障を来すからである。

【００１５】また、本発明に係わる上記Ｇａ_X Ｉｎ_1-X
Ａｓ層の膜厚については特段の制限はない。但し、ホー
ル素子の実際の製作に当たっては素子間を電気的に絶縁
するためメサエッチングと称する特定領域の結晶層を除
去するための工程が一般的に採用されるが、この際素子
間絶縁のためにメサエッチングにより除去すべき導電性
を呈する層の膜厚、とりもなおさずエピタキシャル成長
層の全体的な厚みが増すと必然的にメサエッチングに要
する時間の増大を伴い、もって結晶方位に因るエッチン
グ量並びにエッチング形状に顕著な差異を生じる。この
ことがひてはホール素子の重要な特性の一つである不平
衡率の増大をもたらし、素子特性の高品位化を妨げると
共に良品素子収率の低下を招く。従って本発明のヘテロ
構造を構成するにあたっては、その構成要素であるＧａ
_X Ｉｎ_1-X Ａｓ層やＩｎＰ層の合計の膜厚をおおよそ５
μｍより薄く設定すると好結果が得られる。

【００１６】上述の如く、ＩｎＰ単結晶基板上に成長さ
せた低抵抗Ｇａ_X Ｉｎ_1-X Ａｓ、Ｇａ_X Ｉｎ_1-X Ａｓ感
磁部層及びＩｎＰバッファ層から構成されてなるヘテロ
接合エピタキシャルウエハを母体材料としＧａＩｎＡｓ
ホール素子を製作する。この製作に当たっては公知のフ
ォトリソグラフィ技術、エッチング技術等の加工技術を
駆使し、先ず入・出力電極部となす領域の低抵抗Ｇａ_X
Ｉｎ_1-X Ａｓ層のみを残存させる。然る後ホール素子と
しての機能を発揮するＧａ_X Ｉｎ_1-X Ａｓ感磁部層並び
にＩｎＰ層にいわゆるメサ（ｍｅｓａ）エッチングを施
し、当該素子機能領域をメサ状に加工する。このメサ構
造を得る方法につきここで説明を加えると、先ず当該母
体材料の最表面である低抵抗Ｇａ_X Ｉｎ_1-X Ａｓ層の表
面に一般的なフォトレジスト材を塗布し、その後通常の
フォトリソグラフィー技術により入力用並びに出力用電
極の形成領域のみの該レジスト材を残存させ、それ以外
の領域に有るレジスト材は剥離し除去する。然る後、無
機酸を用いて低抵抗Ｇａ_XＩｎ_1-X Ａｓ層に対しエッチ
ングを施す。このエッチングによりフォトレジスト材が
除去された領域にあるＧａ_X Ｉｎ_1-X Ａｓ層は選択的に
除去され、電極形成領域のみ上記の低抵抗Ｇａ_X Ｉｎ
_1-X Ａｓ層が存在することとなる。

【００１７】次に、再び同様のフォトレジスト材でウエ
ハ全面を被覆し、公知のフォトリソグラフィー技術を利
用した上で、上記の低抵抗Ｇａ_X Ｉｎ_1-X Ａｓコンタク
トを無機酸により選択的に除去した如く、Ｇａ_X Ｉｎ
_1-X Ａｓ感磁部層及びＩｎＰバッファ層をエッチングに
より除去した。このエッチングにより電極形成部及び感
磁部領域はそれらの領域を垂直方向の断面から見れば台
形状、いわゆる順メサ形状か結晶の軸方向に依っては逆
台形状のいわゆる逆メサ状の台地として残存させ得る。
このメサエッチングにより電極形成部並びに感磁部領域
からなる素子機能部の電気的絶縁性を確保できる。しか
し、当該メサエッチングについては成長層の全厚が５μ
ｍを超えると上記の如く結晶軸（結晶方位）に基づくエ
ッチング形状の差異が顕著となり、これによりホール素
子の特性の一つである不平衡電圧の増加を招き、もって
不平衡率の悪化をもたらす。よって、前述の様に当該ホ
ール素子の製作に供するエピタキシャル成長層の全体の
膜厚は、概ね５μｍ以下に設定した方が不平衡率を増大
させないという点で好都合である。

【００１８】然るメサエッチングを施した後、入力用並
びに出力用電極を形成する。この形成に当たってはメサ
エッチイングされたウエハの表面全体に一般のフォトレ
ジスト材を塗布する。然る後、電極を形成すべき領域を
公知のフォトリソグラフィー法によりパターニング（pa
tterning）し入・出力電極を形成する領域に在るフォト
レジスト材のみを剥離、除去し、直下に存在する高キャ
リア濃度の低抵抗Ｇａ_X Ｉｎ_1-X Ａｓ層の表層を露出さ
せる。

【００１９】次に電極材料となす単体のＡｌを当該加工
を施したレジスト材上に真空蒸着させる。ここでは電極
材料としてＡｌを使用したが、電極材料としては別段、
これに限定されることはなくＡｕであっても勿論差し支
えはない。ここで単体金属によってもオーミック性を呈
する電極が得られるのは上記の高キャリア濃度を有する
低抵抗のＧａ_X Ｉｎ_1-X Ａｓ層をコンタクト層として設
けていることに因るものであって、この様なコンタクト
用の高キャリア濃度層を設けてない場合にあっては単体
金属によりオーミック性を呈する電極を得るのは困難に
近い。次に、Ａｌを真空蒸着した後、レジスト材を剥離
するのと併行して、いわゆるリフトオフ（lift off）法
を利用して当該レジスト材上に被着されたＡｌ膜を除去
する。この時点でアロイングを施さずともＡｌ電極には
オーミック性が既に付与されている。ちなみにこれらの
Ａｌ電極の形状は長辺が約２００μｍで短辺が約７０μ
ｍの長方形の平面を持っているが、電極の平面形状は特
にこれに限定されず多角形でも円形でも、或はまた楕円
形などであっても支障はない。

【００２０】次に公知のプラズマＣＶＤ法により絶縁性
を有する二酸化珪素（ＳｉＯ₂ ）を堆積させウエハ表面
を被覆する。本発明では一般的なＳｉＯ₂ を絶縁被覆膜
として採用したが他の絶縁性を有する膜、例えば窒化珪
素（ＳｉＮ）などであっても良い。次に、上記の如く製
作されたＳｉＯ₂ 絶縁膜を一般的なレジスト材で被覆す
る。然る後、電極部と個々の素子に分離する、いわゆる
ダイシング（dicing）のために必要なダイシングライン
を形成するための位置に相当する部分のレジスト材を公
知のフォトリソグラフィー技術により除去し、直下のＳ
ｉＯ₂ 絶縁膜を露出させる。更に、露出したＳｉＯ₂ 絶
縁膜をフッ化水素酸（化学式ＨＦ）に浸し、当該部分
のＳｉＯ₂ 絶縁膜を溶解し除去する。これにより入・出
力電極の表面並びにダイシングラインの形成部にあって
はＧａ_X Ｉｎ_1-X Ａｓ層表面を露出せしめる。実際に個
々の素子に分離するにあっては、ダイシングラインに相
当する部分に露出しているＧａ_X Ｉｎ_1-X Ａｓ層を適当
な無機酸を利用しエッチング除去すれば良い。然る後、
Ｇａ_X Ｉｎ_1-X Ａｓ層の直下にあるＩｎＰ層をこれまた
無機酸により除去する。通常は、更にエッチングを進行
させＩｎＰ単結晶基板の表層部の一部迄除去する。この
様に図るのはダイシングに使用するスクライバー（sucr
iber）やブレード（brade ）などが素子の分離の際にエ
ピタキシャル成長層やヘテロ界面に機械的な損傷を与え
るのを予め低減するためである。

【００２１】かかる加工を施された後、上記のダイシン
グラインに沿って公知のスクライビング（sucribing ）
を施し、製作されたホール素子を個々に分離しホール素
子チップ（chip）となす。この様にして得られた素子チ
ップの複数個を、例えば２個の素子チップを回路用配線
を印刷したいわゆるプリント基板の様な支持体にマウン
ト（mount ）する。このマウントに際してはＧａ_X Ｉｎ
_1-X Ａｓホール素子の製作に基板として用いたＩｎＰ単
結晶の裏面側をマウントしても構わない。また、Ｇａ_X
Ｉｎ_1-X Ａｓホール素子の素子が形成されてなる表面側
をマウントしても良く、更には一方のチップを素子の表
面側で支持し、他方をＩｎＰ基板の裏面側で支持しても
差し支えはない。また、マウントする際のチップの支持
体上の配置に関しては磁場を均等に感知するように位置
せしめればよい。例えば検知対象となる磁場が直線的に
移動する様な場合には、磁場の移動方向に沿って、チッ
プの中心を一致させて配置させ磁場を均等に検知させる
手法もある。一方、検知対象とする磁場が円運動をし回
転している様な場合に於いては、ある磁界の回転運動に
よる磁場の移動に対応する支持体上のしかるべき円周上
の位置にホール素子を配置すれば良い。また、配置され
た複数個のホール素子が同時に磁界を検知出来る様にす
るには被検知体とする磁界の均一性が維持される範囲に
ホール素子を複数配置すれば良い。

【００２２】チップに限らずチップを適当な樹脂等で囲
繞した、いわゆるモールド品を複数個同様な方法で配置
させても良い。いずれにしても複合化ホール素子をなす
各単体ホール素子が均一な磁界強度に曝される如く配置
を施す必要がある。また各単体ホール素子が磁界を同時
に感知出来る配置とする必要がある。また、各単体ホー
ル素子の電気的配線に関しては、これらの配置を勘案し
て支持体として供するプリント基板等のプリント配線を
適宜変更すれば良い。

【００２３】更には、例えばプリント基板の様な同一の
支持体の表面側並びに裏面側の双方に、複数個のホール
素子を配列せしめ複合化ホール素子を形成しても良く、
ホール素子を複合化させるにあったての支持体への配置
は、上述の如く磁場を均等に感知できる配置とするのが
効率的であり、検知対象とする磁場の移動方向に鑑みて
チップの中心を一致させて直線状に、或はまた円周上に
同心円的に、適宣配置させれば良い。但し、均一な磁界
強度が得られる空間的領域内に複合化させることが、各
単体ホール素子に同時に磁界を検知させるには必須であ
る。何故ならば、複合化されたホール素子を構成する各
ホール素子の磁界の検知するタイミングにずれが生ずる
と言うことは、ホール電圧の出力周期が各ホール素子で
異なることを意味し、単なる出力の合成では効率良く高
出力化が果たせないからである。

【００２４】また、本発明に係わる複合体ホール素子に
供する支持体自体は配線部以外は絶縁されている必要が
ある。当然のことながら支持体は検知対象とする磁気に
悪影響を及ぼす様な材質であってはならないし、熱的な
環境下での使用を考えると熱的な耐性も要求される。特
に、強磁性体から成る材料を支持体として採用した場
合、それによる集磁作用により見かけ上ホール素子のホ
ール出力電圧を増加させる効果がある反面、磁気検出の
応答性を損なう結果を招く場合がある。また、ＩｎＳｂ
ホール素子に比較し温度特性に優れるため高温環境下で
も使用されるＧａＡｓやＧａ_X Ｉｎ_1-X Ａｓホール素子
は、使用環境温度の上限が概ね１５０℃近傍であること
から、少なくともこの様な温度で軟化を呈する支持体で
は不都合である。磁気特性、温度特性、電気的特性を総
合して考慮するとセラミック材料などが支持体として適
当な材料の一つである。

【００２５】本発明に係る複合化されてなる新たなＧａ
_X Ｉｎ_1-X Ａｓホール素子のホール出力電圧を測定する
と、２個のホール素子チップを同一の支持体にマウント
してなる複合ホール素子に於いては、単体のホール素子
のホール電圧の総和に相当する、単体のホール素子が出
力するホール電圧の２倍の合成ホール電圧が出力され
た。このことは、磁界を均等に且つ同時に検知可能とす
る配置をもって複合化させたことに依るものである。従
って、旧来の如くホール電圧を増幅するための外部回路
を具備させずとも、簡便な手法に依りしかもそのために
従来の如くの極端な占有面積の増大を伴わずにホール電
圧の高出力化が果たされることとなる。

【００２６】

【作用】単体のホール素子を複数個配列させるという簡
便な方法で複合ホール素子となすことに依り、複合化さ
れた素子個数に応じた合成されたホール電圧を出力させ
る作用を有す。

【００２７】

【実施例】以下、本発明を磁界測定用の測定子（プロー
ブ）についての実施例を基に具体的に説明する。ここで
は、２個のＧａＩｎＡｓホール素子を複合化させた例に
つき説明する。２個のＧａＩｎＡｓホール素子を複合化
させるに際し、それらの配置方法には同一支持体平面上
に直列的に隣接して配置する方法、或はまた同一支持体
の表裏に配置する方法などが考えられるが、ここでは平
行移動している磁束や磁束が円弧運動を描いて移動して
いる場合の双方に好都合な、同一支持体の表裏面に配置
した例を述べる。複合化させる場合の配置上の留意点を
前もって述べるが、磁束の平行もしくは円弧状等の移動
形態に拘らず、磁界を均等に感知出来かつ磁束の中心と
複合化させたホール素子の配置の中心を一致させること
が肝要である。

【００２８】（実施例１）図１は２個のＧａＩｎＡｓ／
ＩｎＰヘテロ構造ホール素子を、支持体としたプリント
基板の表・裏面に各々１個づつ配置してなる複合ホール
素子の模式的な平面図を示す。また、図２は図１に掲げ
るホール素子の破線Ａ−Ａ’に沿う垂直方向の断面模式
図である。図１の（１０１）は、複合化ホール素子の形
成にあたり使用した単体のＧａＩｎＡｓとＩｎＰとのヘ
テロ接合からなる高感度のＧａＩｎＡｓホール素子であ
る。ちなみにこれらのＧａＩｎＡｓホール素子は単体状
態で１．０〜１．１ｋΩの入力抵抗を有し、また１ｍＡ
の動作電流を流通させた場合１ｋ・Ｇａｕｓｓの磁界強
度下で７０ｍＶのホール電圧を出力する能力を備えてい
る。この様な特性を有するＧａＩｎ_X Ａｓホール素子を
支持体として用いたプリント基板（１０２）の表・裏面
に１個づつマウントした。表・裏面側のホール素子（１
０１）はその中心（１０８）が互いに一致する様に載置
されており、勿論磁場を均等に且つ同時に検知する配置
となっている。

【００２９】更にはそのホール素子の中心（１０８）は
複合化に当たっての配置の中心（１０９）ともなり、且
つ素子の移動する磁束の中心（１１０）とも一致させて
ある。この場合は、磁束が或る一定点を中心として、そ
の中心から一定の距離を維持しながら円弧を描いて移動
し、磁束がプリント基板支持体（１０２）に対して垂直
に印加されている場合の配置を記したが、平行移動して
いる磁束を感知する場合においても事情は変わらず、複
合化ホール素子を得るための配置に当たっての基本方式
に変わりはない。プリント基板支持体（１０２）の表・
裏面の表層にはホール素子（１０１）に動作電流を入力
するための入力用配線（１０３）及びホ−ル電圧を出力
する出力用配線（１０４）が印刷されている。これらの
プリント配線（１０３及び１０４）の端部は図１に示す
ような端子状となっている。このプリント基板（１０
２）の先端にＧａＩｎＡｓ素子（１０１）を同素子の入
力電極及び出力電極がプリント基板（１０２）の入力用
配線（１０３）及び出力用配線（１０４）に各々対向さ
せて配置すると共に、一般的な導電性のハンダペ−スト
を使用し表面実装技術を駆使してマウントした。

【００３０】これによりＧａＩｎ_X Ａｓホール素子（１
０１）の入・出力電極とプリント基板（１０２）の表層
に形成されたプリント配線（１０３及び１０４）とは電
気的に結線されたことになる。従って、プリント基板
（１０２）の入力用配線（１０３）を通じて動作電流を
流通せしめることにより、出力用配線（１０４）側にホ
ール電圧が出力されることとなる。上記の如く当該単体
のＧａＩｎＡｓホール素子の積感度は７０ｍＶ／ｍＡ・
ｋＧａｕｓｓであるから、例えば５ｍＡの動作用電流を
流通せしめた場合、３５０ｍＶ／ｋＧａｕｓｓのホール
電圧が出力用端子（１０４）に出力されることとなる。
これはとりもなおさず２個のＧａＩｎ_X Ａｓホール素子
を複合化させるに際し、当該ホール素子（１０１）の配
置の中心（１０９）と感知対象とする磁場（磁束）の中
心（１１０）とを一致させ、磁束を均等に感知可能とす
る配置方式を採用したからに他ならない。本実施例で
は、１つの支持体としたプリント基板（１０２）の表面
及び裏面の双方に、ＧａＩｎＡｓホール素子（１０１）
を各々１個づつ合計２個を実装しているため、出力され
るホール電圧は動作電流を５ｍＡとした際には、３５０
ｍＶの倍となる。即ち、何等のホール出力電圧の増幅す
るための外部回路を設けなくとも、磁場を均等に且つ同
時に感知する配置とすることによりホール電圧の出力を
倍増させることが出来る。

【００３１】この様な倍増されたホール電圧の出力を得
るには、上記の各ＧａＩｎＡｓホール素子（１０１）の
出力用配線（１０４）の端子間を電気的に直列に接続さ
せても良く、また測定子に本来付属しているホール電圧
の検出回路上に於ける簡単な回路操作によっても構わな
い。且つまた磁界強度測定に供するプローブ用途の支持
体に応用する場合、支持体の数を増加させる必要も無
く、複合化のためにホール素子の占有する体積の極端な
肥大化を招くことなく高出力化が達成される利点があ
る。尚、本実施例では、支持体としたプリント基板の表
・裏面に１個づつ計２個のＧａＩｎＡｓホール素子のみ
を実装させたが、実装するホール素子の数量はこれに限
定することはなく、所望するホール出力電圧値やホール
素子との結線のために施す支持体の電気配線の密度等を
勘案し実装する素子数を決定すれば良いことである。ま
た、実装する基体もプリント基板に限定されず適宣選択
すれば良い。但し、どの様な支持体を利用する場合にあ
っても感知対象とする磁束を均等に検知するために、例
えば磁束の移動方向の中心と複合化に当たってホール素
子の配置の中心を一致させるなどの配慮が必要である。

【００３２】（実施例２）次に、複合化に当たっての応
用形態の他の一例を示す。本例では同一のプリント基板
支持体上に素子を複合化するに当り、単体素子の基板と
して使用した単結晶基板の裏側を支持体上にマウントす
る例を示す。図３にマウントを施した複合化ホール素子
の平面概略図を示す。また、図４には図３に示すＢ−
Ｂ’方向に沿う垂直方向の模式的断面図を示す。図３に
示す如く、ホール素子（１０１）は支持体としたプリン
ト基板（１０２）に接着したＧａＩｎＡｓホール素子を
指す。ホール素子（１０１）は実施例１と同じく素子の
中心（１０８）を一致させて配置させてある。また、ホ
ール素子の中心（１０８）は、この場合ホール素子の複
合化に当たっての配置の中心（１０９）と一致し、且つ
また移動する磁束の中心（１１０）と一致させてあり、
磁場を同時に且つ均等に感知する配置となっている。ち
なみにここでは磁界（磁束）が支持体（１０２）の表面
に平行に移動しながら、ホール素子（１０１）に対して
垂直方向、即ちホール素子（１０１）を垂直に貫く方向
に磁束が通過する場合を想定している。

【００３３】また、複合化させる方法であるが、ここで
はＧａＩｎＡｓホール素子（１０１）の製作に使用した
ＩｎＰ単結晶基板側をプリント基板（１０２）に接着し
ている関係上、ボンデングにより然る配線を施す必要が
ある。ここで（１０３）及び（１０４）は入力用及び出
力用のプリント配線を示す。これらの配線の先端は図３
に示す様に端子状態となっている。但し、配線（１０３
及び１０４）はホール素子（１０１）を配置せしめるた
めの領域の直下に至る迄は配線されておらず、これらの
プリント配線（１０３及び１０４）とホール素子（１０
１）の入力電極（１０５）並びに出力電極（１０６）と
の電気的な結線（１０７）は、一般的なワイヤボンデン
グ法に依った。この様に図るのは前項に記載の様に素子
形成領域ではなく、半絶縁性を有するＩｎＰ単結晶の裏
面側をマウントしているために、表面実装により直接プ
リント配線に結線出来ないことによる。この様に１個の
支持基体の表・裏面側に各々、１個づつのＧａＩｎＡｓ
ホール素子（１０１）を接着し、ホール素子（１０１）
の入力電極（１０５）と入力用プリント配線（１０３）
とを、また出力電極（１０６）と出力用プリント配線
（１０４）をそれぞれボンデング結線してなるホール素
子プローブを作成し、特性の評価に供した。その結果、
単体のホール素子（１０１）が有するホール電圧の倍に
相当するホール電圧が出力されるのが確認された。この
ような合成出力が得られるのは、感知対象とした磁束の
移動方向（１１１）の中心（１１０）とホール素子の配
置の中心（１０９）とを一致させ、磁束を均等に感知可
能としたことによるものである。

【００３４】同一支持体に接着させるホール素子チップ
の個数を支持体の片側に２個づつ合計４個とし、直線状
に配置した場合にあっても、更には片側に３個づつ合計
６個の素子チップを直線状に配置させ複合ホール素子と
なした場合にあっても、支持体が占有する体積を変更せ
ず、単に同一の基体に複数のホール素子を支持させるの
みで複合化させたホール素子の数量に応じて合計された
ホール出力電圧が得られる。この様な合算されたホール
電圧を出力させるには、勿論、複合化されたホール素子
を構成する各ホール素子が均一な磁束を感知できる、更
には同時期に感知出来る様に各ホール素子を配置するの
が肝要である。即ち、静止磁界に限らず、感知対象とす
る磁束が移動している場合にあっても、磁束の中心とホ
ール素子の配置の中心とを一致させたうえで、磁束の移
動中心から等距離を保つように各ホール素子を配置する
ことが肝要である。

【００３５】（実施例３）もう一つの実施態様として、
同一の支持体にホール素子を合計４個配置した例を述べ
る。図５に複合化ホール素子の平面模式図を示す。同一
の支持体（１０２）の一表面上に合計４個の単体のＧａ
ＩｎＡｓホール素子（１０１）を配置させてある。ま
た、この配置上の中心（１０９）と磁束の中心（１１
０）とは一致させており、各ホール素子（１０１）は磁
束の中心（１１０）から等距離になるよう配置されてお
り、各単体ホール素子が均等な磁束を感知出来る様に配
置してある。図５に示す態様は磁束が平行移動しながら
各ホール素子（１０１）を垂直方向に貫く場合のホール
素子の配置例を示してあるが、磁束の移動態様は直線移
動に限らず、磁束が或る一点から等距離を保ちながら円
弧状の奇跡を描いて円運動している場合にあっても、各
単体ホール素子が磁束を均等に感知できるようにすれば
良い。具体的には回転移動を呈している磁束の中心と、
各単体ホール素子の配置上の中心を一致させ、且つ磁束
の中心から等距離に各ホール素子を配置せしめ、複合化
ホール素子となせば良い。

【００３６】また本例では、支持体の一表面上に４個の
ＧａＩｎＡｓホール素子を複合させたが、更に４個のホ
ール素子を反対側の表面に配置することにより、合計８
個のＧａＩｎＡｓホール素子からなる複合ホール素子を
得ることができる。この場合も、磁束の運動の中心とホ
ール素子の配置上の中心を一致させ、且つ磁束の中心か
ら等距離の位置にホール素子を配置させる必要がある。

【００３７】ここで、複合化のための支持体につき説明
を加えるにＧａＩｎＡｓホール素子を配置させる支持体
としてプリント配線を施したプリント基板を使用したが
使用する支持体はこれに限定されることはないに加え、
支持体の両側に必ずしもホール素子を配置させる必要は
なく、例えば基板支持体の片面側にのみホール素子を配
置し、複合化させても支障はない。また、実施例に記載
のホール素子の複合化の方法はＧａＩｎＡｓホール素子
にのみ適用されるものではなく、ヒ化ガリウム（ＧａＡ
ｓ）、アンチモン化インジウム（ＩｎＳｂ）やヒ化イン
ジウム（ＩｎＡｓ）等の化合物半導体ホール素子、或は
またシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）などの元
素半導体からなるホール素子の複合化にも応用され得
る。更には、上記実施例に記載された如くのマウントを
施した後、複合化されたホール素子自体を半導体封止用
のエポキシ樹脂等で囲繞し外囲しても、また、支持体と
ホール素子とを併せて封止しても差し支えない。

【００３８】

【発明の効果】ホール出力電圧を増幅させるための特殊
な外部回路を付帯させる煩雑な必要性も生ぜずに、単に
単体のホール素子を磁場を均等に且つ同時に感知できる
配置をもって複合化させるという簡便な方法に依り、素
子としての占有体積の大型化を伴わずにホール出力電圧
の増大が果たせる。従って、ホール電圧の高出力化が達
成されたことにより例えばホール素子を用いた高精度で
しかも小型の磁界強度測定子（プローブ）などが実現で
き、産業界に於けるセンサー技術の高精度化を推進する
などの波及効果を有する。

【図面の簡単な説明】

【図１】本発明に係わる複合化されたホール素子の平面
の概略図である。

【図２】図１に示す複合化ホール素子のＡ−Ａ’方向に
沿った垂直方向の概略断面図である。

【図３】ワイヤボンデング法により複合化されたホール
素子の模式的な平面図である。

【図４】図３に示す複合化ホール素子のＢ−Ｂ’方向に
沿った垂直断面図である。

【図５】同一支持体の一表面に合計４個のホール素子を
配置してなる複合ホール素子の一例を模式的に示す平面
図である。

【符号の説明】

（１０１）単体ホール素子（１０２）支持体（１０３）入力用プリント配線（１０４）出力用プリント配線（１０５）ホール素子の入力電極（１０６）ホール素子の出力電極（１０７）ボンデングワイヤ（１０８）ホール素子の中心（１０９）ホール素子の配置上の中心（１１０）磁束の中心（１１１）磁束の移動方向（１１２）磁束の方向

Claims

【特許請求の範囲】

【請求項１】 III−Ｖ族化合物半導体ホ−ル素子を同
一の支持基体上に複数個配置した素子であって、該複数
個のホ−ル素子が被検知対象とする磁界を均等に、且つ
同時に感知可能なように対称位置に配置されていること
を特徴とする複合ホ−ル素子。
【請求項２】 III−Ｖ族化合物半導体がヒ化ガリウム
インジウム（ＧａＩｎＡｓ）とリン化インジウム（Ｉｎ
Ｐ）とのヘテロ接合を具備してなるＧａＩｎＡｓホール
素子であることを特徴とするＧａＩｎＡｓ複合ホール素
子。