KR20050113196A - 반도체 센서 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 센서 및 그 제조 방법에 관한 것으로, 전자 이동도가 높고 시트 저항이 비교적 큰 InSb나 InAs막을 Si 기판 상에 형성하는 것을 가능하게 하여, 고감도이며 저소비 전력의 뛰어난 소자를 공업적으로 제공 가능하게 한다. (111)Si 기판(1)상에, 우선, Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층(2)을 형성하고, 이 제1 화합물 반도체층(2)의 위에 제2 화합물 반도체층(3)으로서 InSb나 InAs를 형성함으로써, 1㎛ 전후의 막 두께로 고전자 이동도이면서, 또한 고저항인 막을 얻을 수 있다. 또한, 얻어진 박막을 이용하여 홀 소자를 형성하여, 고감도이며 비교적 고저항의 소자 형성이 가능해진다.

Description

반도체 센서 및 그 제조 방법{SEMICONDUCTOR SENSOR AND METHOD FOR MANUFACTURING SAME}

본 발명은 자기 센서 등의 반도체 센서 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, InSb 등을 활성층으로 한 화합물 반도체 자기 센서나 전자 디바이스 등에 응용할 수 있는 Si 상의 화합물 반도체를 포함하는 반도체 센서 및 그 제조 방법에 관한 것이다.

최근, 자기 센서인 홀 소자는 DVD-ROM이나 VTR의 구동에 이용되는 브러시리스 모터의 자극의 위치 검출을 시작으로 하여, 휴대 전화나 자동차 용도 등 폭넓은 분야에서 사용되어 오고 있다. 특히, 고감도이며, 염가의 비교적 소비 전력이 작은 홀 소자의 시장 요구는 커지고 있다.

일반적으로, 홀 소자의 감도는 그 재료인 반도체 재료의 전자 이동도에 비례하고, 홀 소자의 입력 저항은 재료의 시트 저항에 비례한다. 홀 소자의 입력 저항과 감도는 설계로 조정 가능하지만, 트레이드오프의 관계이다. 이 때문에, 고감도이며, 큰 입력 저항의 소자를 형성하려면, 전자 이동도가 크고 시트 저항이 큰 재료가 필요하게 된다. 전자 이동도(μ)와 시트 저항(Rs), 시트 캐리어 농도(Ns)의 관계는, e를 전하라 하면 다음 식으로 표현된다.

1/(Rs×μ)=Ns·e

따라서, 전자 이동도(μ)가 크고 시트 저항(Rs)이 큰 재료를 형성하려면, 시트 캐리어 농도(Ns)를 작게 할 필요가 있게 된다.

종래는, 전자 이동도가 비교적 큰, InSb, InAs, GaAs 등이 홀 소자용 재료로서 이용되고 있으며, 특히, 벌크 단결정의 전자 이동도가 75000㎠/Vs로 큰 InSb가 고감도 소자의 형성에는 유리하다.

통상적으로, InSb나 InAs의 벌크 단결정 성장은 곤란하기 때문에, 기판상에 이들 재료의 박막을 형성하여 소자화한다. 이 때, 막의 질이 나쁘면 결함에 기인한 캐리어가 발생하여 시트 캐리어 농도가 커져, 실용화에 적합하지 않은 홀 소자가 된다. 또한, 막질을 향상시켜 전자 이동도를 개선하기 위해 막 두께를 두껍게 하면, 역시 시트 캐리어 농도는 커지게 되어, 마찬가지로 실용화에 적합하지 않다.

고감도이며 소비 전력이 비교적 작은 홀 소자를 얻기 위해서는, 1㎛ 전후의 얇은 박막이며 시트 캐리어 농도가 2×E12/㎠ 이하인 양질의 박막을 형성할 필요가 있다. 그 때문에, 종래는, 기판으로서는 InSb나 InAs와 결정 구조가 동일한 GaAs가 이용되어 오고 있으며, 1㎛의 막 두께로 시트 캐리어 농도가 2×E12/㎠ 전후인 양호한 막이 얻어지고 있다.

그러나, GaAs 기판은 고가이며 중량이 무겁고, LSI 프로세스에서 이용되고 있는 프로세스 기기를 사용할 수 없는 경우가 많다. 또한, 소자화할 때에 기판을 연마하므로, 그 연마 부스러기는 환경에도 바람직하지 않다.

Si 기판의 사용이 가능하다면, 전술한 문제는 모두 해결되고, 또한 IC와 자기 센서의 모놀리식화도 가능해져 큰 메리트를 발생한다. 그러나, Si 기판상에서는 InSb, InAs와 결정 구조가 상이하기 때문인지, 양질의 막을 얻지 못하고 있다. 예를 들면, 일본 특허공개 평11-251657호 공보에는, (111)GaAs 및 (111)Si 기판상에 InSb를 형성하면 고저항의 막을 얻을 수 있는 것이 기재되어 있고, 또한, (111)GaAs상에 InSb막을 형성하여, 고저항이며 고감도의 자기 센서를 얻을 수 있는 것이 기재되어 있다.

그러나, 본 발명자들은 전술한 일본 특허공개 평11-251657호 공보에 기초하여 (111)Si상에 직접 InSb막을 1㎛ 형성한 결과, 고전자 이동도의 막을 얻을 수 없는 것을 확인하였다.

또한, (111)Si 상의 InSb막 및 그것을 이용한 자기 센서는, 전술한 일본 특허공개 평11-251657호 공보의 출원전에 이미 공지된 것으로서, 고감도의 자기 센서가 얻어진다고 하는 보고가 있다(예를 들면, 「National Technical Report」 1996, Vol. 42, No. 4, P84∼P92). 단, 고감도의 막을 얻기 위해, InSb는 3㎛ 이상 형성되어 있어, 고감도이면서도 고저항인 소자 형성은 곤란하다는 것이, 이 보고로부터도 시사되어 있다.

본 발명은, 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는 전자 이동도가 높고, 시트 저항이 비교적 큰 InSb나 InAs막을 Si 기판상에 형성하는 것을 가능하게 하고, 따라서 고감도이며 저소비 전력이 뛰어난 반도체 센서 및 그 제조 방법을 제공하는 것에 있다.

도 1은 본 발명에 관한 Si 상의 화합물 반도체층을 포함하는 적층체를 도시하는 단면 모식도이다.

도 2는 도 1에 도시한 적층체를 이용한 자기 센서의 일례를 도시하는 단면 구조 모식도이다.

도 3은 화합물 반도체층의 표면의 X선 회절 결과를 나타내는 도면이다.

발명자들이 검토를 계속한 결과, (100)Si나 (111)Si 기판 상에 직접 InSb나 InAs를 형성하면, 종래의 기술과 마찬가지로 1㎛ 전후의 막 두께에서는, 시트 캐리어 농도가 작고, 고전자 이동도이며 고저항의 막은 얻을 수 없지만, (111)Si 기판 상에, 우선 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층을 형성한 후, 그 위에 InSb나 InAs를 형성함으로써, 1㎛ 전후의 막 두께로 시트 캐리어 농도가 2×E12/㎠ 이하이고, 고전자 이동도이며 고저항인 막이 얻어지는 것을 알았다.

이와 같은 현상이, (100)Si에서는 발생하지 않고, (111)Si상에서 얻어지는 것은, Si 표면 상의 결합 본드 수의 차이에 기인할 가능성이 높다고 추측된다.

(111)Si와 제1 화합물 반도체층 사이에서, 결정 구조의 차이 등에 의한 결함이 발생하지만, 그 결함의 영향이 제2 화합물 반도체까지 미치지 않는다. 그 결과로서, 제1 화합물 반도체와 제2 화합물 반도체는, 통상은 5% 이상이고 격자 간격이 상이함에도 불구하고 양호한 막이 얻어진다고 생각된다. 또한, 얻어진 박막을 이용하여 홀 소자를 형성하여, 고감도이며 비교적 고저항의 소자 형성이 가능함을 확인하고, 본 발명을 실현하기에 이르렀다.

본 발명은, 이와 같은 목적을 달성하기 위해, (111)면이 기판 표면에 평행한 Si 기판 상에 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층이 형성되고, 상기 제1 화합물 반도체층 상에 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, 0≤y≤1.0), 보다 바람직하게는, In_xGa_{1 - x}As_ySb_{1 -y}(0.5≤x≤1.0, 0≤y≤1.0)로 이루어지는 제2 화합물 반도체층이 더 형성된다. 그 결과, 제1 화합물 반도체층 및 제2 화합물 반도체층의 (111)면이, 기판 표면에 평행으로 형성되게 된다.

이 제2 화합물 반도체층이 기능층으로서 동작한다. 또한, 상기 제2 화합물 반도체층의 면내 방향으로 전류가 흐르도록, 상기 제2 화합물 반도체층의 양단측에 전극이 형성된다.

또한, 제1 화합물 반도체층이 Al_{1 - z}Ga_zAs(0≤z≤1)인 것이 바람직하고, 제2 화합물 반도체층은 InAs_ySb_{1 -y}(0≤y≤1)인 것이 바람직하다. 제2 화합물 반도체층에는 불순물, 바람직하게는 Si 또는 Sn가 도핑되어도 된다.

또한, 제2 화합물 반도체층은 전극과의 접촉부 이외가, 패시베이션막으로 덮여있는 것이 바람직하다.

이와 같은 반도체 센서는, (111)면이 기판 표면에 평행한 Si 기판 상에 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층을 형성하고, 제1 화합물 반도체층 상에 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, 0≤y≤1.0)으로 이루어지는 제2 화합물 반도체층을 더 형성하고, 제2 화합물 반도체층 상에 전극을 형성함으로써 제조된다. 제2 화합물 반도체층에 Si 또는 Sn 불순물을 도핑하여도 된다.

도면을 참조하여 본 발명의 실시의 형태를 설명한다.

도 1은 본 발명에 관한 Si 상의 화합물 반도체층을 포함하는 적층체를 도시하는 단면 모식도이며, 도면 중 참조 부호 1은 (111)Si 기판, 2는 제1 화합물 반도체층, 3은 제2 화합물 반도체층을 나타내고 있다.

이 적층체는 (111)면이 기판 표면에 평행한 Si 기판(1)상에 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층(2)이 형성되고, 이 제1 화합물 반도체층(2) 상에 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, 0≤y≤1.0)로 이루어지는 제2 화합물 반도체층(3)이 더 형성되어 있다. 제1 화합물 반도체층(2) 및 제2 화합물 반도체층(3)의 (111)면이, 기판 표면에 평행하도록 구성되어 있다.

기판(1)은 (111)Si인 것이 필요하며, 통상 (111)±10도의 기판이 이용된다.

또한, 제1 화합물 반도체층(2)은 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 화합물 반도체로 이루어지며, 이 제1 화합물 반도체층(2)의 두께는 통상 0.01㎛ ∼ 10㎛이고, 바람직하게는 0.1㎛ ∼ 5㎛이며, 0.5㎛ ∼ 2㎛인 것이 더욱 바람직하다. Al_{1 - z}Ga_zAs(0≤z≤1)는 제1 화합물 반도체층(2)으로서 바람직한 예이며, 특히 GaAs가 바람직한 예이다.

또한, 제2 화합물 반도체층(3)은 In_xGa_{1 - x}As_ySb_{1 -y}(0≤y≤1)로 이루어지며, 이 제2 화합물 반도체층(3)의 두께는 통상 0.1㎛ 이상이고, 두꺼워지면 시트 저항이 작아진다. 고감도이며 비교적 저항이 높은 홀 소자를 형성하는 경우, 통상, 0.15㎛ ∼ 2㎛이고, 바람직하게는 0.3㎛ ∼ 1.5㎛이며, 0.5㎛ ∼ 1.2㎛인 것이 더욱 바람직하다. InAs_ySb_{1 -y}(0≤y≤1)는 제2 화합물 반도체층(3)으로서 바람직한 예이며, 특히 InSb나 InAs가 바람직한 예이다.

또한, 제2 화합물 반도체층(2)에는 불순물이 도핑되어 있어도 된다. 도핑 원소로서는, Si나 Sn 등이 바람직한 예이다. 불순물 농도로서는, 통상 1×E15/㎤ ∼ 3.5×E16/㎤, 바람직하게는 2×E15/㎤ ∼ 2.5×E16/㎤이며, 5×E15/㎤ ∼ 2×E16/㎤인 것이 더욱 바람직하다.

도 2는 도 1에 도시한 적층체를 이용한 자기 센서의 일례를 도시하는 단면 구조 모식도이며, 도면 중 참조 부호 4는 금속 전극층, 5는 보호층(패시베이션막)을 나타내고 있다. 또, 도 1과 동일한 기능을 갖는 구성 요소에는 동일한 부호를 부여하고 있다.

이 자기 센서는 (111)면이 기판 표면에 평행한 Si 기판(1)상에, Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층(2)이 형성되고, 이 제1 화합물 반도체층(2)상에 In_xGa_{1 - x}As_ySb_{1 -y}(0.5≤x≤1.0, 0≤y≤1.0)으로 이루어지는 제2 화합물 반도체층(3)이 더 형성되어 있고, 제1 화합물 반도체층(2) 및 제2 화합물 반도체층(3)의 (111)면이 기판 표면에 평행하도록 구성되어 있으며, 또한 제2 화합물 반도체층(3) 상의 양단측에 금속 전극층(4)이 형성되어 있다. 이 제2 화합물 반도체층(3)은, 금속 전극층(4)과의 접촉부 이외가 보호층(5)(패시베이션막)으로 덮여 있다.

이 자기 센서를 구성하고 있는 금속 전극층(4)은, 통상은 오믹 전극이며, 센서층에 오믹 콘택트하는 것이 바람직하다. 전극의 재질은 AuGe/Ni/Au 등의 공지의 다층 전극이어도 되며, 단층의 금속이라도 무방하다.

패시베이션막으로는 SiN, SiON, SiO₂가 바람직한 예이다. 또한, 본 발명의 자기 센서로서는, 홀 소자나 자기 저항 소자 등이 포함된다.

[제1 실시예]

먼저, 직경 2인치의 (111)Si 기판 상에 분자선 에피텍시(MBE)법에 의해, 제1 화합물 반도체층(2)으로서 700nm의 GaAs를, 제2 화합물 반도체층(3)으로서 1㎛의 InSb를 순차적으로 형성하였다.

제1 화합물 반도체층(2) 및 제2 화합물 반도체층(3)의 (111)면이 기판(1)의 표면에 평행한 것은 X선 회절법으로 확인하였다.

전기 특성은 van der Pauw법을 이용하여 측정하였다. 그 결과, 시트 캐리어 농도가 1.7×E12/㎠이고, 전자 이동도도 37000 이상의 양호한 특성을 얻을 수 있었다.

[제1 비교예]

우선, 직경 2인치의 (111)Si 기판 상에 분자선 에피텍시(MBE)법에 의해, 직접 InSb막을 1㎛ 형성하였다.

전기 특성은 van der Pauw법을 이용하여 측정하였다. 그 결과, 시트 캐리어 농도는 3.1×E12/㎠로 크고, 전자 이동도도 11000㎠/Vs 밖에 얻을 수 없었다.

[제2 실시예]

다음으로, 전술한 제1 실시예에서 형성한 적층 기판 상에, 포토리소그래피법을 이용하여 도 2와 마찬가지의 자기 센서인 홀 소자를 형성하고, 홀 소자 특성을 측정하였다. 또, 전극은 진공 증착법에 의해 Ti층 100nm, Au층 6OOnm를 연속 증착하여 이용하였다. 홀 소자의 칩 사이즈는 360㎛×360㎛이며, 3종류의 설계가 상이한 구조를 동시에 형성하여, 각 설계 구조의 소자의 특성을 50mT의 자장(磁場) 중에서 1V의 입력 전압을 가하여 평가하였다. 그 결과를 표 1에 나타낸다.

설계	Vh(mV)	Rin(Ω)
A	112	166
B	62	301
C	53	351

설계 B에서, 소자 저항도 300Ω 이상으로 크고, 감도도 60mV 이상으로 저소비 전력이면서 또한 고감도인 홀 소자를 형성할 수 있음이 확인되었다. 설계에 따라서는, 보다 고감도로도 할 수 있지만, 그 경우는 저항이 작아지며(설계 A), 보다 고저항으로도 할 수 있지만, 그 경우는 감도가 나빠지지만(설계 C), 재료의 시트 캐리어 농도가 1.7×E12/㎠으로 양호하기 때문에, 설계의 자유도가 크고, 고감도이면서 또한 고저항인 소자 설계가 가능하다.

[제2 비교예]

다음으로, 제1 비교예에서 형성한 InSb막상에, 포토리소그래피법을 이용하여 제2 실시예와 마찬가지로 홀 소자를 형성하여 특성 평가를 행하였다. 그 결과를 표 2에 나타낸다.

설계	Vh(mV)	Rin(Ω)
A	33	302
B	18	549
C	16	641

설계 A에서, 거의, 제2 실시예의 설계 B와 동일한 소자 저항을 나타내고 있지만, 그 때의 감도는 33mV이며, 제2 실시예의 62mV의 약 50% 밖에 얻을 수 없음이 확인되었다. 감도와 저항은 트레이드오프이기 때문에, 33mV보다 더 감도를 높이는 설계로 하는 것은 가능하지만, 그 경우, 소자 저항이 더욱 작아져 버리기 때문에, 실시예와 비교하여, 고감도이며 고저항의 소자 형성이 불가능하다. 이 원인은 재료의 시트 캐리어 농도가 3.1×E12/㎠로 크기 때문에, 설계의 자유도가 없기 때문이다.

[제3 실시예]

직경 2인치의 (111)Si 기판 상에 분자선 에피텍시(MBE)법에 의해, 제1 화합물 반도체층으로서 700nm의 GaAs, 제2 화합물 반도체층으로서 0.7㎛의 InSb를 순차적으로 형성하였다. InSb의 성막시에, 2단계 성장을 행하였다.

제1 화합물 반도체층 및 제2 화합물 반도체층의 (111)면이 기판의 표면에 평행인 것은 X선 회절법으로 확인하였다. 단결정인 것은, InSb의 (220)면의 측정을 행함으로써 확인하였다. 그 결과를 도 3에 나타낸다. 120도 간격으로 3개의 피크를 나타내고 있고, 단결정막으로 되어 있음을 확인할 수 있었다.

전기 특성은 van der Pauw법을 이용하여 측정하였다. 그 결과, 시트 캐리어 농도가 1.O×E12/㎠이고, 전자 이동도도 48000㎠/Vs의 양호한 특성을 얻을 수 있었다.

다음으로, 상기 제2 화합물 반도체상에 포토리소그래피법을 이용하여, 도 2와 마찬가지의 자기 센서인 홀 소자를 형성하고, 홀 소자 특성을 측정하였다. 또, 전극은, 진공 증착법에 의해 Ti층 100nm, Au층 600nm를 연속 증착하여 이용하였다. 홀 소자의 칩 사이즈는 360㎛×360㎛이며, 3종류의 설계가 상이한 구조를 동시에 형성하여, 각 설계 구조의 소자의 특성을 50mT의 자장 중에서 1V의 입력 전압을 가하여 평가하였다. 결과를 아래 표에 나타낸다.

설계 B에서, 소자 저항도 300Ω 이상으로 크고, 감도도 80mV로 저소비 전력이면서 또한 고감도인 소자를 형성할 수 있음이 확인되었다. 설계에서, 보다 고감도로도 할 수 있지만, 그 경우는 저항이 작아지며(설계 A), 보다 고저항으로도 할 수 있지만, 그 경우는 감도가 나빠지지만(설계 C) 재료의 시트 캐리어 농도가 1.0×E12/㎠로 양호하기 때문에, 설계의 자유도가 크고, 고감도이면서 또한 고저항의 소자 설계가 가능하다.

설계	Vh(mV)	Rin(Ω)
A	145	215
B	80	390
C	69	455

(111)면이 기판 표면에 평행한 Si 기판 상에, Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층이 형성되고, 이 제1 화합물 반도체층 상에 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, O≤y≤1.0)로 이루어지는 제2 화합물 반도체층이 더 형성된다. 이 때문에, 제1 화합물 반도체층 및 제2 화합물 반도체의 (111)면이 기판 표면에 평행하게 되어, 전자 이동도가 높고 시트 저항이 비교적 큰 InSb나 InAs막을 Si 기판 상에 형성하는 것이 가능하게 된다. 그 결과로서, GaAs 기판과 비교하여, 염가이고 범용성이 높으면서도 또한 환경에 뛰어난 Si 기판을 이용하여, 고감도이며 저소비 전력의 뛰어난 소자를 공업적으로 제공하는 것이 가능하게 된다.

Claims (16)

1. (111)면이 기판 표면에 평행인 Si 기판 상에 형성되고 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층과, 상기 제1 화합물 반도체층 상에 형성되고 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, 0≤y≤1.0)로 이루어지며, 기능층으로서 동작하는 제2 화합물 반도체층과, 상기 제2 화합물 반도체층의 면내 방향으로 전류가 흐르도록, 상기 제2 화합물 반도체층의 양단측에 형성된 전극을 구비한 것을 특징으로 하는 반도체 센서.
2. 제1항에 있어서, 상기 제1 화합물 반도체층 및 제2 화합물 반도체층의 (111)면이, 상기 기판 표면에 평행한 것을 특징으로 하는 반도체 센서.
3. 제1항에 있어서, 상기 제1 화합물 반도체층이 Al_{1 - z}Ga_zAs(0≤z≤1)인 것을 특징으로 하는 반도체 센서.
4. 제1항에 있어서, 상기 제2 화합물 반도체층이 In_xGa_{1 - x}As_ySb_{1 -y}(0.5≤x＜1.0, O≤y≤1.0)인 것을 특징으로 하는 반도체 센서.
5. 제4항에 있어서, 상기 제2 화합물 반도체층이 InAs_ySb_{1 -y}(0≤y≤1)인 것을 특징으로 하는 반도체 센서.
6. 제1항에 있어서, 상기 제2 화합물 반도체층의 두께가 0.15㎛ 이상, 2㎛ 이하인 것을 특징으로 하는 반도체 센서.
7. 제1항에 있어서, 상기 제2 화합물 반도체층에 불순물이 도핑되어 있는 것을 특징으로 하는 반도체 센서.
8. 제6항에 있어서, 상기 불순물은 Si 또는 Sn인 것을 특징으로 하는 반도체 센서.
9. 제1항에 있어서, 상기 제2 화합물 반도체층은 상기 전극과의 접촉부 이외가 패시베이션막으로 덮여있는 것을 특징으로 하는 반도체 센서.
10. 제1항에 있어서, 상기 제2 화합물 반도체층이 감자층(感磁層)이며, 자속 밀도를 검출하는 센서인 것을 특징으로 하는 반도체 센서
11. (111)면이 기판 표면에 평행한 Si 기판 상에 Ga, Al, In, As, Sb, P 중 적어도 2종 이상의 원소로 구성된 제1 화합물 반도체층을 형성하고, 상기 제1 화합물 반도체층 상에 In_xGa_{1 - x}As_ySb_{1 -y}(0＜x≤1.0, 0≤y≤1.0)로 이루어지는 제2 화합물 반도체층을 더 형성하고, 상기 제2 화합물 반도체층 상에 복수의 전극을 형성하는 것을 특징으로 하는 반도체 센서의 제조 방법.
12. 제10항에 있어서, 상기 제1 화합물 반도체층이 Al_{1 - z}Ga_zAs(0≤z≤1)인 것을 특징으로 하는 반도체 센서의 제조 방법.
13. 제10항에 있어서, 상기 제2 화합물 반도체층이 In_xGa_{1 - x}As_ySb_{1 -y}(0.5≤x≤1.0, 0≤y≤1.0)인 것을 특징으로 하는 반도체 센서의 제조 방법.
14. 제13항에 있어서, 상기 제2 화합물 반도체층이 InAs_ySb_{1 -y}(0≤y≤1)인 것을 특징으로 하는 반도체 센서의 제조 방법.
15. 제10항에 있어서, 상기 제2 화합물 반도체층의 두께가 0.15㎛ 이상, 2㎛ 이하인 것을 특징으로 하는 반도체 센서의 제조 방법.
16. 제10항에 있어서, 상기 제2 화합물 반도체층에 Si 또는 Sn 불순물을 도핑하는 것을 특징으로 하는 반도체 센서의 제조 방법.