JP5992182B2

JP5992182B2 - 半導体基板及びその製造方法、並びに半導体装置

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Inventors: 孝司池田
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Description

本発明は、半導体基板及びその製造方法、並びに半導体装置に関し、特に、導電性である基板上に化合物半導体を積層した半導体基板、及びその半導体基板を用いた、電子デバイス、磁気センサ、ホール素子、光デバイスのいずれかである半導体デバイスに関する。

化合物半導体は、工業的に有用なものが多く、ＩｎＳｂを活性層として用いたホール素子や磁気抵抗効果素子などの磁気センサは、既に実用化されている。さらに、近年では、ＩｎＳｂを用いた赤外センサに加えてトランジスタへの応用が盛んに研究されてきている。

これらＩｎＳｂなどの化合物半導体は、バルクの単結晶の生産が困難であるため、通常は、ＧａＡｓ基板やＳｉ、サファイア基板上に薄膜化したものが用いられてきている。

Ｓｉ基板は、ＧａＡｓ基板やサファイア基板に比べて大口径であり、はるかに安価なものが安定に市場に供給されている。また、トランジスタ応用を考えた場合、集積化のためＳｉ基板上への成長が重要となる。

Ｓｉ基板への化合物半導体膜の形成は、技術的には難しいとされている。例えば、ＩｎＳｂを例にすると、特許文献１に開示されているように、複雑な工程を必要とする。すなわち、まず、Ｓｉを水素終端し、真空中で、かつ低温でＩｎなどの下地層を形成する。次いで、その下地層の上にＩｎ，Ｓｂからなる予備堆積層を形成する。さらに、これらの層を形成した温度より高い温度で、予備堆積層上にＩｎＳｂ膜を形成するといった複雑な工程を必要とする。

特開平７−２４９５７７号公報国際公開ＷＯ２００４／０７７５８５号パンフレット国際公開ＷＯ２００８／１２３１４１号パンフレット

１９９６年のＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌＲｅｐｏｒｔＶｏｌ．４２Ｎｏ．４Ｐ８４−Ｐ９２のＰ８６表面科学Ｖｏｌ．２０、Ｎｏ．１０ｐｐ６８０−６８４（１９９９）

上記のような方法で得られたＩｎＳｂ膜は、特性的には不十分であり、４μｍの厚さで、電子移動度は、５０，０００ｃｍ²／Ｖｓと高い値ではあるが、ホール係数は、３２０ｃｍ³／Ｃ〜４８０ｃｍ³／Ｃ程度である。

通常、半導体膜の性能は、ホール係数を膜厚で割った値で評価される。膜厚で割るとその特性は、８００，０００ｃｍ²／Ｃ〜１，２００，０００ｃｍ²／Ｃとなる。この数値は、欠陥起因のキャリアを多く含んでいることを示している。高い電子移動度を利用した磁気抵抗効果素子には適用が可能であるが、欠陥が問題となるホール素子やトランジスタなどへの応用は困難である。

また、磁気抵抗効果素子においても、ｎ型のドーパントをドープすると温度特性を改善出来ることは公知であるが、元のキャリアが多いため、ドープすると抵抗が小さくなりすぎてしまい、上述したＩｎＳｂ膜では実質的にドープによる温度特性改善は困難である。

これらの対策として、例えば、特許文献２に開示されているように、まず、Ｓｉ基板上にＧａＡｓ層を形成し、このＧａＡｓ層上にＩｎＳｂ膜を形成することによって、１μｍでホール係数が約３７０ｃｍ³／Ｃであり、膜厚で割ると３，７００，０００ｃｍ²／Ｃと大幅にＩｎＳｂ膜の特性を改善することができる。しかしながら、ＧａＡｓ層をＳｉ基板上に形成するには、ＩｎＳｂ膜を形成するより高い基板温度が必要となる。化合物半導体基板をトランジスタなどへの応用のためには、Ｓｉ基板上に低い基板温度で積層することが好ましい。

さらに、特許文献３に開示されているように、水素で終端したＳｉ基板上にＡｓを先行して照射し、次いで、化合物半導体構成物質をＳｉ基板上に照射することにより、極めて良質の化合物半導体膜をＳｉ基板上に形成することを見出している。特許文献３では、０．１μｍ以上５μｍ以下の化合物半導体膜厚であるため、Ｓｉ基板へのリーク電流は、問題となっていない。しかし、さらに良質で高抵抗かつ高移動度な化合物半導体を得るために、活性層の薄膜化と格子緩和層の適用した場合、Ｓｉ基板へのリーク電流が無視できなくなり、印加電流と測定電圧の関係が線形にはならず、半導体デバイスへの適用は困難となる。

そこで、本発明の目的は、導電性であるＳｉ基板へのリーク電流量の抑制し、かつ、より良質で高抵抗かつ高移動度な化合物半導体をＳｉ基板上へ形成することが可能な、化合物半導体基板及びその半導体デバイス、並びに半導体装置を提供することにある。

本発明は、導電性である基板上に化合物半導体が積層された半導体基板であって、前記導電性である基板上に形成されたＩｎＳｂ層と、前記ＩｎＳｂ層上に形成された第１の格子緩和層と、前記第１の格子緩和層に形成された化合物半導体の活性層とを備え、前記化合物半導体の活性層は、ＩｎＡｓ _ｍＳｂ _ｎ（ｍ＋ｎ＝１；０≦ｍ≦１、０≦ｎ≦１）からなる活性層として構成されたことを特徴とする。

前記第１の格子緩和層は、ＩｎｘＧａｙＡｌｚＳｂ（ｘ＋ｙ＋ｚ＝１：０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１）からなる第１の化合物半導体層として構成されたことを特徴とする。

前記化合物半導体の活性層上に、第２の格子緩和層をさらに形成したことを特徴とする。

前記第２の格子緩和層は、ＩｎｘＧａｙＡｌｚＳｂからなる第２の化合物半導体層として構成されたことを特徴とする。

前記第２の格子緩和層上に、第３の格子緩和層をさらに形成したことを特徴とする。

前記第３の格子緩和層は、ＧａＡｓからなる第３の化合物半導体層として構成されたことを特徴とする。

前記化合物半導体の活性層の膜厚が、０．０３μｍ以上０．１μｍ以下であることを特徴とする。

前記ＩｎＳｂ層の膜厚が、０．１μｍ以上０．３μｍ以下であることを特徴とする。

前記導電性である基板の結晶の面方位が、（１００）、（１１１）、（１１０）であること、若しくは、（１００）、（１１１）、（１１０）方向に対して１０°以内で傾いていることを特徴とする。

前記導電性である基板は、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする。

前記ＩｎＳｂ層は、Ａｓを一部に含む領域を有することを特徴とする。

本発明は、半導体装置であって、半導体基板と、前記半導体基板の化合物半導体に接続されたオーミック電極とからなる半導体素子として構成したことを特徴とする。

前記半導体素子は、電子デバイス、磁気センサ、ホール素子、光デバイスのいずれかであることを特徴とする。

本発明によれば、導電性である基板に化合物半導体が積層された半導体基板において、該導電性である基板と結晶欠陥を緩和する第１の格子緩和層との間にＩｎＳｂ層を設けたので、該導電性である基板に対して、リーク電流量の抑制と、より良質で高抵抗かつ高移動度な化合物半導体を形成することが可能となる。

本発明によれば、導電性である基板と結晶欠陥を緩和する第１の格子緩和層との間にＩｎＳｂ層を設けた半導体基板を半導体装置に組み込んで構成したので、ホール素子、磁気抵抗素子などの磁気センサや、赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に図ることができる。

本発明の第１の実施の形態である、半導体基板の構成を示す断面図である。本発明の第２の実施の形態である、半導体基板の製造方法を示す説明図である。本発明の半導体基板の実施例１における印加電流と測定電圧との相関関係を示す説明図である。本発明の半導体基板の実施例２における印加電流と測定電圧との相関関係を示す説明図である。本発明の半導体基板の実施例３における印加電流と測定電圧との相関関係を示す説明図である。本発明の半導体基板の実施例１〜３に対する比較例１である、印加電流と測定電圧との相関関係を示す説明図である。本発明の半導体基板の実施例１〜３、比較例１における、ＩｎＳｂ層膜厚に対する電子移動度の変化を比較例２として示す説明図である。本発明の半導体基板の実施例１〜３、比較例１における、ＩｎＳｂ層膜厚に対するシートキャリア濃度の変化を比較例３として示す説明図である。

〔第１の例〕
本発明の第１の実施の形態を、図１に基づいて説明する。

図１は、本発明に係る半導体基板の構成を示す。

半導体基板１００は、導電性である基板１と、該導電性である基板１上に形成されたＩｎＳｂ層２と、ＩｎＳｂ層２上に形成された第１の格子緩和層３と、第１の格子緩和層３に形成された化合物半導体の活性層４と、活性層４上に形成された第２の格子緩和層５とから構成される。

第１の格子緩和層３は、ＩｎｘＧａｙＡｌｚＳｂ（ｘ＋ｙ＋ｚ＝１：０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１）からなる第１の化合物半導体層として構成してもよい。

前記化合物半導体の活性層４は、ＩｎＡｓｍＳｂｎ（ｍ＋ｎ＝１；０≦ｍ≦１、０≦ｎ≦１）からなる活性層４として構成してもよい。

第２の格子緩和層５は、ＩｎｘＧａｙＡｌｚＳｂからなる第２の化合物半導体層として構成してもよい。

また、本発明では、第２の格子緩和層５上に、第３の格子緩和層（図示せず）をさらに形成してもよい。この第３の格子緩和層は、ＧａＡｓからなる第３の化合物半導体層として構成してもよい。

活性層４の厚さは、０．０３μｍ以上０．１μｍ以下である。また、好ましくは、０．０３μｍ以上０．０７μｍ以下であり、さらに好ましくは、０．０４μｍ以上０．０６μｍ以下であり、最も好ましくは０．０５μｍである。

ＩｎＳｂ層２の厚さは、０．１μｍ以上０．３μｍ以下である。また、好ましくは、０.１５μｍ以上０．２５μｍ以下であり、さらに好ましくは、０．１７５μｍ以上０．２２５μｍ以下であり、最も好ましくは０．２μｍである。

導電性である基板１は、Ｓｉのバルク単結晶基板、又は最上層がＳｉである薄膜基板として構成してもよい。

導電性である基板１の結晶の面方位は、（１００）、（１１１）、（１１０）が好ましい。また、１０°以下のオフセット角をもつ（１００）、（１１１）、（１１０）についても好ましい。

（利点）
以下、本発明に係る半導体基板の利点について説明する。

通常、基板１は導電性であるため、活性層４となる化合物半導体の抵抗値が増加するに従って、基板１へのリーク電流の影響を大きく受けるが、本発明の化合物半導体基板１００であれば、基板１へのリーク電流量を低減することができ、良質で高抵抗な高移動度を有する化合物半導体が得られる。

本発明において、導電性である基板１へのリーク電流量を抑制させ、かつ、極めて良質な化合物半導体が得られた理由は、基板１と第１の格子緩和層３との間に形成したＩｎＳｂ層２に起因する。基板上１に、直接、格子欠陥を緩衝する格子緩和層を形成した場合、印加電流に対する測定電圧の関係が、線形にならず、ショットキー特性を示す。

特に、低印加電流領域で、基板１へのリーク電流による影響を受けて、傾きから算出される測定抵抗は、高印加電流領域から想定される抵抗値より低くなることが確認できる。ＩｎＳｂ層２を基板１と第１の格子緩和層３との間に形成した場合、印加電流に対する測定電圧の関係が、線形となっているため、基板１へのリーク電流が低減していることを確認できた。また、ＩｎＳｂ層２の膜厚を増加させると、化合物半導体の電気特性は、０．２μｍ付近でピークを持つことを確認できた。これは、ＩｎＳｂ層２の膜厚を増加させると第１の格子緩和層３としての第１の化合物半導体の結晶性を良好にする一方、ＩｎＳｂ層２自体にリーク電流が発生するため、化合物半導体基板１００の電気特性に最適値があることを見出した。その結果、導電性である基板１へのリーク電流を抑制し、かつ、極めて良質な化合物半導体基板１００が得られた。

上述したように、導電性である基板１と結晶欠陥を緩和する第１の格子緩和層３との間にＩｎＳｂ層２を設けたことにより、導電性である基板１に対して、リーク電流量の抑制と、より良質でかつ高抵抗かつ高移動度な０．１μｍ以下のＩｎＳｂやＩｎＡｓ、ＩｎＡｓＳｂなどの活性層４を有する化合物半導体を形成することが可能である。

〔第２の例〕
本発明の第２の実施の形態を、図２〜図３に基づいて説明する。なお、前述した第１の例と同一部分については、その説明を省略し、同一符号を付す。

図２は、前述した図１の化合物半導体基板１００の製造方法を示す。

ステップＳ１０１では、導電性である基板（以下、Ｓｉ基板）１上にＩｎＳｂ層２を形成する。

ただし、ＩｎＳｂ層２の成膜前にＳｉ基板１を所定の温度でＡｓの雰囲気中に設置してもよい。

ステップＳ１０２では、ＩｎＳｂ層２上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ＋ｙ＋ｚ＝１：０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１）からなる第１の格子緩和層３としての第１の化合物半導体層を形成する。

ステップＳ１０３では、第１の格子緩和層３上に、ＩｎＡｓｍＳｂｎ（ｍ＋ｎ＝１；０≦ｍ≦１、０≦ｎ≦１）からなる活性層４を形成する。

ステップＳ１０４では、活性層４上に、ＩｎｘＧａｙＡｌｚＳｂからなる第２の格子緩和層５としての第２の化合物半導体層を形成する。

第２の格子緩和層５上に、ＧａＡｓからなる第３の格子緩和層を形成してもよい。

化合物半導体は、単結晶薄膜であることが望ましい。

本発明の成膜法としては、分子線エピタキシー法（ＭＢＥ）であるが、通常の蒸着や、アトミックレイヤーエピタキシー法、ＭＯＣＶＤ法でも可能であり、特に限定されるものではない。

活性層４の膜厚は、０．０３μｍ以上０．１μｍ以下であることが望ましい。

ＩｎＳｂ層２の膜厚は、０．１μｍ以上０．３μｍ以下であることが望ましい。

Ｓｉ基板１は、バルク単結晶基板又は最上層がＳｉである薄膜基板であることが望ましい。Ｓｉ基板１の（１１１）または（１００）に等価な面が、このＳｉ基板１の表面と平行であることが望ましい。

Ｓｉ単結晶層は水素で終端されていることが必要である。水素で終端する方法に、特に制限は無いが、周知のように、通常は、水素終端処理は、フッ化アンモニウム水溶液やフッ化水素水溶液に洗浄したＳｉ基板１を浸漬することにより行うのが一般的である。

以下、具体的な製造方法について説明する。

（実施例１）
まず、直径４インチの（１００）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｉａｌ）装置にＳｉ基板１を導入した。基板温度を３００℃に設定し、Ａｓの供給をはじめ、成膜開始前に予めＡｓの雰囲気になるように準備した。Ａｓ量は、イオンゲージで測定したフラックスで１０^-8Ｔｏｒｒ台とした。

次いで、Ａｓの供給をやめて、１秒以内にＩｎ及びＳｂを供給開始し、ＩｎＳｂ膜厚換算で、約２０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４９５℃まで上げた後に、トータル膜厚が、０．２μｍとなるようにＩｎＳｂ層２を形成した。

その後、第１の格子緩和層３となる第１の化合物半導体層ＩｎｘＡｌｚＳｂを０．７μｍとなるように形成した。

続いて、活性層４となるＩｎＡｓｍＳｂｎ層を形成した。

最後に、第２の格子緩和層５となる第２の化合物半導体層ＩｎｘＡｌｚＳｂを０．０２μｍになるように形成した。

ここで、活性層４となるＩｎＡｓｍＳｂｎ層は、エネルギーバンドギャップが最小値となるように、ｍ＝０．１、ｎ＝０．９に設定した。

第１の格子緩和層３となる第１の化合物半導体層ＩｎｘＡｌｚＳｂ、第２の混晶層ＩｎｘＡｌｚＳｂと、活性層ＩｎＡｓＸＳｂＹの格子ミスマッチが±０．５％以内となるように、ｘ＝０．９、ｚ＝０．１に設定した。

化合物半導体の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、０．４９×１０¹²／ｃｍ²、電子移動度は、２６９００ｃｍ²／Ｖｓであった。

ホール係数は、電子の電荷をｅ、キャリア濃度をＮとすると１／（ｅＮ）となり、ここで得られた化合物半導体のホール係数（Ｒｈ）を膜厚で割ると１３，０００，０００ｃｍ²／Ｃとなる。

図３は、本発明の化合物半導体基板１００における、実施例１の印加電流と測定電圧との相関関係を示す。

本発明では、化合物半導体のホール係数（Ｒｈ）を膜厚で割った値は、１３，０００，０００ｃｍ²／Ｃであるのに対して、前述した特許文献３で開示されている値は、３,８００，０００ｃｍ²／Ｃである。これにより、従来報告されている値より、３倍以上改善されていることが確認できた。すなわち、このことは、本発明による化合物半導体の活性層が０．０５μｍであるにも関わらず、欠陥が著しく少ないことを示しており、この化合物半導体基板１００を用いることにより、従来、界面の欠陥が多いと形成が困難であった、高精度のホール素子や、光、電子デバイスの形成が可能になった。

また、Ｓｉ基板１と第１の格子緩和層３としての第１の化合物半導体層ＩｎｘＡｌｚＳｂとの間にＩｎＳｂ層２を形成したことによって、印加電流に対する測定電圧の関係が線形であることを確認し、Ｓｉ基板１へのリーク電流を抑制させたことを見出した。

以上より、導電性であるＳｉ基板１と結晶欠陥を緩和する格子緩和層３との間にＩｎＳｂ層２を設けた化合物半導体基板１００を構成したので、導電性である基板１に対して、リーク電流量の抑制と、より良質でかつ高抵抗かつ高移動度な０．１μｍ以下のＩｎＳｂやＩｎＡｓ、ＩｎＡｓＳｂなどの活性層４を有する化合物半導体を形成することが可能である。

〔第３の例〕
本発明の第３の実施の形態を、図４〜図８に基づいて説明する。なお、前述した各例と同一部分については、その説明を省略し、同一符号を付す。

本例では、化合物半導体基板１００の製造方法の変形例および比較例について説明する。

図４および図５は、前述した第２の例の化合物半導体基板１００の製造方法の変形例を示す。

（実施例２）
まず、化合物半導体基板１００の製造方法の第１の変形例を、図４に係る実施例２として説明する。

まず、直径４インチの（１００）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｉａｌ）装置にＳｉ基板１を導入した。基板温度を３００℃に設定し、Ａｓの供給をはじめ、成膜開始前に予めＡｓの雰囲気になるように準備した。Ａｓ量は、イオンゲージで測定したフラックスで１０^-8Ｔｏｒｒ台とした。

次いで、Ａｓの供給をやめて、１秒以内にＩｎ及びＳｂを供給開始し、ＩｎＳｂ膜厚換算で、約２０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４９５℃まで上げた後に、トータル膜厚が、０．１μｍとなるようにＩｎＳｂ層２を形成した。

続いて、活性層４となるＩｎＡｓｍＳｂｎ層を形成した。

ここで、ｍ、ｎ、ｘ、ｚは、実施例１と同量になるように設定した。すなわち、活性層４となるＩｎＡｓｍＳｂｎ層は、エネルギーバンドギャップが最小値となるように、ｍ＝０．１、ｎ＝０．９に設定した。第１の格子緩和層３となる第１の化合物半導体層ＩｎｘＡｌｚＳｂ、第２の混晶層ＩｎｘＡｌｚＳｂと、活性層ＩｎＡｓＸＳｂＹの格子ミスマッチが±０．５％以内となるように、ｘ＝０．９、ｚ＝０．１に設定した。

化合物半導体の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、０．５８×１０¹²／ｃｍ²、電子移動度は、１８２００ｃｍ²／Ｖｓであった。

ホール係数は、電子の電荷をｅ、キャリア濃度をＮとすると１／（ｅＮ）となり、ここで得られた化合物半導体のホール係数（Ｒｈ）を膜厚で割ると１１，０００，０００ｃｍ²／Ｃとなる。

図４は、本発明の化合物半導体基板１００における、実施例２の印加電流と測定電圧との相関関係を示す。

本発明では、化合物半導体のホール係数（Ｒｈ）を膜厚で割った値は、１１，０００，０００ｃｍ²／Ｃであるのに対して、前述した特許文献３で開示されている値は、３,８００，０００ｃｍ²／Ｃである。これにより、従来報告されている値より、３倍以上改善されていることが確認できた。すなわち、このことは、本発明による化合物半導体の活性層が０．０５μｍであるにも関わらず、欠陥が著しく少ないことを示しており、この化合物半導体基板１００を用いることにより、従来、界面の欠陥が多いと形成が困難であった、高精度のホール素子や、光、電子デバイスの形成が可能になった。

また、Ｓｉ基板１と第１の格子緩和層３としての第１の化合物半導体層ＩｎｘＡｌｚＳｂとの間にＩｎＳｂ層２を形成したことによって、印加電流に対する測定電圧の関係が線形であることを確認し、Ｓｉ基板へのリーク電流を抑制させたことを見出した。

（実施例３）
次に、化合物半導体基板１００の製造方法の第２の変形例を、図５に係る実施例３として説明する。

次いで、Ａｓの供給をやめて、１秒以内にＩｎ及びＳｂを供給開始し、ＩｎＳｂ膜厚換算で、約２０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４９５℃まで上げた後に、トータル膜厚が、０．３μｍとなるようにＩｎＳｂ層２を形成した。

続いて、活性層４となるＩｎＡｓｍＳｂｎ層を形成した。

化合物半導体の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、０．８０×１０¹²／ｃｍ²、電子移動度は、２５５００ｃｍ²／Ｖｓであった。

ホール係数は、電子の電荷をｅ、キャリア濃度をＮとすると１／（ｅＮ）となり、ここで得られた化合物半導体のホール係数（Ｒｈ）を膜厚で割ると７，８００，０００ｃｍ²／Ｃとなる。

図５は、本発明の化合物半導体基板１００における、実施例３の印加電流と測定電圧との相関関係を示す。

本発明では、化合物半導体のホール係数（Ｒｈ）を膜厚で割った値は、７，８００，０００ｃｍ²／Ｃであるのに対して、前述した特許文献３で開示されている値は、３,８００，０００ｃｍ²／Ｃである。これにより、従来報告されている値より、３倍以上改善されていることが確認できた。すなわち、このことは、本発明による化合物半導体の活性層が０．０５μｍであるにも関わらず、欠陥が著しく少ないことを示しており、この化合物半導体基板１００を用いることにより、従来、界面の欠陥が多いと形成が困難であった、高精度のホール素子や、光、電子デバイスの形成が可能になった。

以下、本発明の化合物半導体基板１００の実施例１〜３の比較例について説明する。

（比較例１）
図６は、本発明の化合物半導体基板１００の比較例１である、印加電流と測定電圧との相関関係を示す。

まず、直径４インチの（１００）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。

次いで、分子線エピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｉａｌ）装置にＳｉ基板１を導入した。基板温度を３００℃に設定し、Ａｓの供給をはじめ、成膜開始前に予めＡｓの雰囲気になるように準備した。Ａｓ量は、イオンゲージで測定したフラックスで１０^-8Ｔｏｒｒ台とした。

次いで、Ａｓの供給をやめて、１秒以内にＩｎ及び、Ａｌ、Ｓｂを供給開始し、ＩｎｘＡｌｚＳｂ膜厚換算で、約２０ｎｍとなる厚さ分だけ、Ｉｎ，及びＡｌ、Ｓｂの供給を行った。更に、基板温度を４９５℃まで上げた後に、トータル膜厚が、０．７μｍとなるように第１の格子緩和層３となる第１の化合物半導体層ＩｎｘＡｌｚＳｂを形成した。

続いて、活性層４となるＩｎＡｓｍＳｂｎ層を形成した。

最後に、第２の格子緩和層５となる第２の化合物半導体層ＩｎｘＡｌｚＳｂを０．０２μｍを形成した。ここで、ｍ、ｎ、ｘ、ｚ、は実施例１と同量になるように設定した。

化合物半導体の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、２．５９×１０¹²／ｃｍ²、電子移動度は、１３８５０ｃｍ²／Ｖｓであった。

また、Ｓｉ基板１と第１の混晶層ＡｌＩｎＳｂとの間にＩｎＳｂ層を形成していないため、図６に示すように、印加電流に対する測定電圧の関係が線形ではなく、ショットキー特性を表している。低電流領域では、Ｓｉ基板１の抵抗値の影響を受けて、低抵抗値となっており、Ｓｉ基板１へのリーク電流が発生していることがわかる。

（比較例２）
図７は、本発明の化合物半導体基板１００の実施例１（図中のＡ点）、実施例２（図中のＢ点）、実施例３（図中のＣ点）、および比較例１（図中のＤ点）のＩｎＳｂ層２の膜厚に対する電子移動度の変化を示す比較例２である。

（比較例３）
図８は、本発明の化合物半導体基板１００の実施例１（図中のＡ点）、実施例２（図中のＢ点）、実施例３（図中のＣ点）、および比較例１（図中のＤ点）のＩｎＳｂ層２の膜厚に対するシートキャリア濃度の変化を示す比較例３である。

図７に示す結果から電子移動度では最大値、図８に示す結果からシートキャリア濃度では最小値をそれぞれ持つ。

これにより、ＩｎＳｂ層２の最適な膜厚は、０．１μｍ以上０．３μｍ以下である。また、好ましくは、０.１５μｍ以上０．２５μｍ以下であり、さらに好ましくは、０．１７５μｍ以上０．２２５μｍ以下であり、最も好ましくは０．２μｍである。

〔第４の例〕
本発明の第４の実施の形態について説明する。なお、前述した各例と同一部分については、その説明を省略し、同一符号を付す。

本例は、上記第１の例〜第３の例で説明した化合物半導体基板１００を用いて半導体装置を構成する応用例である。

半導体装置は、上記第１の例〜第３の例で説明した化合物半導体基板１００と、化合物半導体基板１００の化合物半導体に電気的に接続されたオーミック電極とからなる半導体素子として構成される。

オーミック電極は、Ａｕ／Ｐｔ／Ｔｉなどの多層電極でもよいし、単層の金属でもよい。

半導体素子としては、電子デバイス，磁気センサ，ホール素子，光デバイスのいずれかの半導体デバイスとして構成される。

以上より、導電性である基板１と結晶欠陥を緩和する格子緩和層３との間にＩｎＳｂ層２を設けた化合物半導体基板１００を半導体装置に組み込んで構成したので、導電性である基板１へリーク電流量の抑制と、より良質でかつ高抵抗かつ高移動度な０．１μｍ以下のＩｎＳｂやＩｎＡｓ、ＩｎＡｓＳｂなどの活性層を有する化合物半導体を形成することを可能にし、ホール素子、磁気抵抗素子などの磁気センサや赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に図るようにした化合物半導体基板及びその半導体デバイスを提供することができる。

本発明は、化合物半導体基板及びその半導体デバイスに関するもので、導電性である基板と結晶欠陥を緩和する格子緩和層との間にＩｎＳｂ層を設け、より良質でかつ高抵抗かつ高移動度な０．１μｍ以下のＩｎＳｂやＩｎＡｓ、ＩｎＡｓＳｂなどの活性層を有する化合物半導体を形成することを可能にし、ホール素子や磁気抵抗素子などの磁気センサや、赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に可能とする。

１導電性である基板（Ｓｉ基板）
２ＩｎＳｂ層
３第１の格子緩和層（第１の化合物半導体層）
４活性層
５第２の格子緩和層（第２の化合物半導体層）
１００半導体基板（化合物半導体基板）

Claims

導電性である基板上に化合物半導体が積層された半導体基板であって、
前記導電性である基板上に形成されたＩｎＳｂ層と、
前記ＩｎＳｂ層上に形成された第１の格子緩和層と、
前記第１の格子緩和層に形成された化合物半導体の活性層と
を備え、
前記化合物半導体の活性層は、ＩｎＡｓ _ｍＳｂ _ｎ（ｍ＋ｎ＝１；０≦ｍ≦１、０≦ｎ≦１）からなる活性層として構成されたことを特徴とする半導体基板。
前記第１の格子緩和層は、Ｉｎ_ｘＧａ_ｙＡｌ_ｚＳｂ（ｘ＋ｙ＋ｚ＝１：０≦ｘ＜１、０≦ｙ≦１、０≦ｚ≦１）からなる第１の化合物半導体層として構成されたことを特徴とする請求項１に記載の半導体基板。
前記化合物半導体の活性層上に、第２の格子緩和層をさらに形成したことを特徴とする請求項１または２に記載の半導体基板。
前記第２の格子緩和層は、Ｉｎ_ｘＧａ_ｙＡｌ_ｚＳｂからなる第２の化合物半導体層として構成されたことを特徴とする請求項３に記載の半導体基板。
前記第２の格子緩和層上に、第３の格子緩和層をさらに形成したことを特徴とする請求項３または４に記載の半導体基板。
前記第３の格子緩和層は、ＧａＡｓからなる第３の化合物半導体層として構成されたことを特徴とする請求項５に記載の半導体基板。
前記化合物半導体の活性層の膜厚が、０．０３μｍ以上０．１μｍ以下であることを特徴とする請求項１乃至６のいずれかに記載の半導体基板。
前記ＩｎＳｂ層の膜厚が、０．１μｍ以上０．３μｍ以下であることを特徴とする請求項１乃至７のいずれかに記載の半導体基板。
前記導電性である基板の結晶の面方位が、（１００）、（１１１）、（１１０）であること、若しくは、（１００）、（１１１）、（１１０）方向に対して１０°以内で傾いていることを特徴とする請求項１乃至８のいずれかに記載の半導体基板。
前記導電性である基板は、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする請求項１乃至９のいずれかに記載の半導体基板。
前記ＩｎＳｂ層は、Ａｓを一部に含む領域を有することを特徴とする請求項１乃至１０のいずれかに記載の半導体基板。
半導体装置であって、
請求項１乃至１１のいずれかに記載の半導体基板と、
前記半導体基板の化合物半導体に接続されたオーミック電極と
からなる半導体素子として構成したことを特徴とする半導体装置。
前記半導体素子は、電子デバイス、磁気センサ、ホール素子、光デバイスのいずれかであることを特徴とする請求項１２に記載の半導体装置。