JP2015037160A - ホール素子用半導体ウェハ、ホール素子およびホール素子の製造方法 - Google Patents

Abstract

【課題】ウェハ間またはウェハ面内のシート抵抗ばらつきの少ない、ホール素子用半導体ウェハまた、ホール素子およびその製造方法を提供する。
【解決手段】
半絶縁性基板１０上に形成されたｎ型ＧａＡｓからなる導電層２０と、前記導電層２０上に形成され、前記導電層２０よりも導電性の低いＧａＡｓからなる表面層３０と、を備え、前記表面層３０の膜厚が、１５０ｎｍ以上８００ｎｍ以下であるホール素子用半導体ウェハを構成する。
【選択図】 図１

Description

本発明はホール素子用半導体ウェハ、ホール素子およびホール素子の製造方法に関する。

ホール素子は磁気センサの代表的な素子であり、感磁面に対して垂直な磁場に比例した信号を出力する。特に、感磁面の材料としてＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ等の高電子移動度を有する半導体ウェハを用いることで、高感度なホール素子を得ることが出来る。
中でもＧａＡｓを導電層として備える半導体ウェハを用いたホール素子は、入力される磁束密度に対する出力が安定している点で特に好ましく、磁気センサを構成するホール素子として広く用いられている。

ＧａＡｓ導電層を備える半導体ウェハとしては、ホール素子の長期安定性を保つ観点から、ＧａＡｓ導電層上に不純物を含まない半絶縁性のＧａＡｓ層を設ける技術が知られている（例えば、特許文献１参照）。

特開２００１−１６８４１３号公報

しかし、ＧａＡｓ導電層上にＧａＡｓ絶縁層を設けたホール素子用半導体ウェハは、同一バッチ内（すなわち、同一条件かつ同一構成）で製造されたウェハであっても、各ウェハ間のシート抵抗がばらつき、更にウェハ面内のシート抵抗もばらつくという課題がある。
例えば、特許文献１の実施例において開示されている半絶縁層（１００ｎｍ）では、各ウェハ間およびウェハ面内のシート抵抗が大きくばらついてしまう。この結果、このホール素子用半導体ウェハを用いてホール素子を形成した場合、ホール素子形成後のウェハ間および面内のホール素子特性（入出力抵抗、定電流感度）も大きくばらついてしまうこととなる。

本発明はこのような問題に鑑みてなされたものであって、その目的とするところは、ウェハ間およびウェハ面内のシート抵抗ばらつきの少ないホール素子用半導体ウェハ、および、ウェハ間およびウェハ面内の特性（入出力抵抗、定電流感度）のばらつきの小さいホール素子、また、ホール素子の製造方法を提供する事にある。

本発明者は上記課題を解決するために鋭意検討した結果、以下の構成を備えるホール素子用半導体ウェハ、ホール素子およびホール素子の製造方法により上記課題を解決できることを見出し、本発明を完成させた。
本発明の一態様は、半絶縁性基板（例えば図１に示す、半絶縁性基板１０）上に形成されたｎ型ＧａＡｓからなる導電層（例えば図１に示す、導電層２０）と、前記導電層上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層（例えば図１に示す、表面層３０）と、を備え、前記表面層の膜厚が、１５０ｎｍ以上８００ｎｍ以下であることを特徴とするホール素子用半導体ウェハ、である。

前記表面層の膜厚が、２００ｎｍ以上６００ｎｍ以下であってもよい。
前記導電層の膜厚が、５０ｎｍ以上２０００ｎｍ以下であってよい。
本発明の他の態様は、半絶縁性基板（例えば図２に示す、導電層１０）上に形成されたｎ型ＧａＡｓからなる導電層（例えば図２に示す、導電層２０）と、前記導電層上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層（例えば図２に示す、表面層３０）と、前記導電層と電気的に接続されるオーミック電極（例えば図２に示す、オーミック電極４０）と、前記表面層の少なくとも一部の表面に形成されたパッシベーション層（例えば図２に示す、パッシベーション層５０）と、を備え、前記表面層の膜厚が、１５０ｎｍ以上８００ｎｍ以下であることを特徴とするホール素子、である。

前記表面層の膜厚が、２００ｎｍ以上６００ｎｍ以下であってもよい。
本発明の他の態様は、上記いずれかの態様に記載のホール素子用半導体ウェハを用いたホール素子の製造方法であって、前記ホール素子用半導体ウェハが備える導電層と電気的に接続されるオーミック電極を形成する工程と、前記ホール素子用半導体ウェハが備える表面層の少なくとも一部の表面にパッシベーション層を形成する工程と、を備えることを特徴とするホール素子の製造方法、である。

本発明の一態様によれば、ウェハ間およびウェハ面内のシート抵抗のばらつきの少ないホール素子用半導体ウェハを提供することができる。また、ウェハ間およびウェハ面内の特性（入出力抵抗および定電流感度）ばらつきの小さいホール素子またその製造方法を提供することができる。

本発明におけるホール素子用半導体ウェハの一例を示す、上面図および断面である。 第１実施形態のホール素子の一例を示す、上面図および断面図である。 第２実施形態のホール素子の一例を示す、上面図および断面図である。 第３実施形態のホール素子の一例を示す、上面図および断面図である。 第４実施形態のホール素子の一例を示す、上面図および断面図である。

以下、本発明を実施するための形態を説明する。
＜ホール素子用半導体ウェハの構成＞
初めに、本実施形態のホール素子用半導体ウェハ（以下、半導体ウェハと略することがある。）について説明する。
本実施形態の半導体ウェハは、半絶縁性基板上に形成されたｎ型ＧａＡｓからなる導電層と、前記導電層上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層と、を備え、前記表面層の膜厚が１５０ｎｍ以上８００ｎｍ以下であることを特徴とする。

ウェハ間のシート抵抗のばらつきが抑制されたホール素子を実現可能にする観点から、表面層の膜厚は１５０ｎｍ以上であり、好ましくは２００ｎｍ以上である。また、表面層の膜厚は、製造容易性の観点から、好ましくは８００ｎｍ以下であり、より好ましくは６００ｎｍ以下である。
以下、本実施形態の半導体ウェハの各構成要件について説明する。

（半絶縁性基板）
本実施形態の半導体ウェハにおいて、半絶縁性基板は、その上にｎ型ＧａＡｓからなる導電層を形成することが可能なものであれば特に制限されず、例えばＳｉ、ＧａＡｓ、等が挙げられるがこの限りではない。結晶性の高いｎ型ＧａＡｓからなる導電層を得る観点からはＧａＡｓが好ましい。半絶縁性基板の導電性は特に制限されないが、５×１０^７Ω・ｃｍ以上であることが好ましく、８×１０^７Ω・ｃｍ以上であることがより好ましい。

（導電層）
本実施形態の半導体ウェハにおいて、導電層は、半絶縁性基板上に形成されたｎ型ＧａＡｓからなるものである。導電層の膜厚は特に制限されないが、製造容易性の観点から５０ｎｍ以上２０００ｎｍ以下が好ましく、１００ｎｍ以上１０００ｎｍ以下がより好ましい。

ｎ型ＧａＡｓのｎ型不純物としては公知のものを用いることが可能であり、例えばＳｉ、Ｇｅ、Ｓｅ等を用いることが可能である。ｎ型不純物の濃度（有効キャリア濃度）は特に制限されないが、ホール素子の出力および温度特性の観点から、有効キャリア濃度が２．０×１０^１６［ｃｍ^−３］以上２．０×１０^１７［ｃｍ^−３］以下であることが好ましく、３．５×１０^１６［ｃｍ^−３］以上１．２×１０^１７［ｃｍ^−３］以下であることがより好ましい。有効キャリア濃度が上記範囲内であれば、出力の温度依存性を抑制し、かつ、出力の絶対値を得ることが容易になるため好ましい。

また半絶縁性基板上に導電層を形成する方法としては、半絶縁性基板上にＭＢＥ（分子線エピタキシー法）やＭＯＣＶＤ（有機金属気相成長法）等による製膜装置を用いたエピタキシャル成長法により、不純物イオンをドープしながらＧａＡｓ薄膜を形成する方法が挙げられる。

（表面層）
本実施形態の半導体ウェハにおいて、表面層は、前記導電層上に形成され、導電層よりも導電性の低いＧａＡｓからなる層である。前述のとおり、表面層の膜厚は、シート抵抗のばらつきが抑制されたホール素子を実現するためには、１５０ｎｍ以上であり、好ましくは２００ｎｍ以上であり、製造容易性の観点から、好ましくは８００ｎｍ以下であり、より好ましくは６００ｎｍである。

該表面層を形成する方法は特に制限されず、例えば、ＭＢＥやＭＯＣＶＤを用いたエピタキシャル成長法により導電層よりも導電性の低いＧａＡｓ層を得ることが出来る。導電層よりも導電性の低いＧａＡｓを得る方法としては、導電層よりも低い不純物濃度とする方法や、不純物を意図的にドープしない方法などが挙げられる。
また、導電層とオーミック電極とを直接接続するために、該表面層の一部をエッチングしてもよい。

＜ホール素子用半導体ウェハの製造方法＞
本実施形態の半導体ウェハを製造する方法としては、半絶縁性基板上にｎ型ＧａＡｓからなる導電層を形成する工程（導電層形成工程）と、導電層上に導電層よりも導電性が低く、膜厚が１５０ｎｍ以上８００ｎｍ以下のＧａＡｓからなる表面層を形成する工程（表面層形成工程）とを備えていればよい。

導電層および表面層を形成する方法は特に制限されないが、前述のとおり、ＭＢＥやＭＯＣＶＤ等の製膜装置を用いたエピタキシャル成長法を用いることが出来る。本実施形態の半導体ウェハは、ウェハ間のシート抵抗がばらつきの少ないホール素子を提供することが可能であるため、生産効率の観点から、同一バッチ内で複数の半導体ウェハを製造することが好ましい。

＜ホール素子の構成＞
次に、上述のホール素子用半導体ウェハを備えたホール素子について説明する。
本実施形態におけるホール素子は、上述した本実施形態に係る半導体ウェハと、前記半導体ウェハが備える導電層と電気的に接続されるオーミック電極と、前記半導体ウェハが備える表面層の少なくとも一部の表面に形成されたパッシベーション層とを備える。

（オーミック電極）
本実施形態のホール素子において、オーミック電極は、導電層と電気的に接続されるものであれば特に制限されない。オーミック電極と導電層とは、直接接していてもよいし、前記表面層を介して接続していてもよい。

オーミック電極を構成する材料は特に制限されないが、良好なオーミック接続を得る観点から、ＡｕＧｅ、Ｎｉ、Ａｕをこの順に順次蒸着した電極構造が挙げられる。
また、本実施形態のホール素子においては、オーミック電極が第１の電極層および第２の電極層からなっていてもよい。第１の電極層として導電層および／または表面層とのオーミック特性が良好になるものを選択し、第２の電極層として導電性細線（ワイヤー）や半田ボールとの接続性が良好になるものを選択すれば、ホール素子を他の部材と接続する際に好適なものとなる。第１の電極層としてはＡｕＧｅ、Ｎｉ、Ａｕをこの順に順次蒸着した電極構造、第２の電極層としてはＴｉ、Ａｕをこの順に順次蒸着した電極構造を用いることが例示される。

（パッシベーション層）
本実施形態のホール素子において、パッシベーション層は、表面層の少なくとも一部の表面に形成される層であり、ホール素子の特性安定に寄与し得る層である。具体的には水分等に起因する劣化からの保護や、封止樹脂による応力の緩和等に寄与し得る層である。
具体的な材料は特に制限されないが、例えばＳｉＯ_２やＳｉＮ、およびそれらの積層構造が挙げられる。

＜本実施形態のホール素子の製造方法＞
本実施形態のホール素子の製造方法としては、半絶縁性基板上にｎ型ＧａＡｓからなる導電層を形成する工程（導電層形成工程）と、前記導電層上に該導電層よりも導電性の低いＧａＡｓからなる表面層を膜厚１５０ｎｍ以上８００ｎｍ以下で形成する工程（表面層形成工程）と、前記導電層と電気的に接続されるオーミック電極を形成する工程（電極形成工程）と、前記表面層の少なくとも一部の表面にパッシベーション層を形成する工程（パッシベーション層形成工程）と、を備えていれば良い。

目的とするホール素子の性質および形状によっても異なるが、半導体ウェハ上に複数のホール素子を形成する観点から、各ホール素子の導電層を独立させるためのエッチング工程を備えていてもよい。また、結晶性の良いｎ型ＧａＡｓからなる導電層を得る観点から、導電層形成工程より前に、ＧａＡｓからなるバッファ層を形成する工程を備えていてもよい。

＜ホール素子用半導体ウェハの実施形態＞
次に、本発明のホール素子用半導体ウェハの実施形態について、図面を参酌しながらより具体的に説明する。
図１は本実施形態のホール素子用半導体ウェハの一例を示したものであって、（ａ）は上面図、（ｂ）は上面図（図１（ａ））のＡ−Ａ′断面図である。
図１に示すように、本実施形態のホール素子用半導体ウェハは、半絶縁性基板１０と、半絶縁性基板１０上に形成されたｎ型ＧａＡｓからなる導電層２０と、導電層２０上に形成され、且つ導電層２０よりも導電性の低いＧａＡｓからなる表面層３０と、を備える。

＜ホール素子の実施形態＞
次に、本発明のホール素子に係る実施形態について、図面を参酌しながらより具体的に説明する。
（第１実施形態）
図２は、第１実施形態のホール素子の一例を示したものであって、（ａ）は上面図、（ｂ）は上面図（図２（ａ））のＡ−Ａ′断面図である。
第１実施形態におけるホール素子は、半絶縁性基板１０と、半絶縁性基板１０上に形成されたｎ型ＧａＡｓからなる導電層２０と、導電層２０上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層３０と、導電層２０と電気的に接続されるオーミック電極４０と、表面層３０の少なくとも一部の表面に形成されたパッシベーション層５０と、を備える。なお、このパッシベーション層５０は、オーミック電極４０のコンタクト部を除く領域にも、オーミック電極４０の表面を覆うように形成される。

なお、図２（ａ）に示す上面図においては、表面層３０およびオーミック電極４０の形状をわかりやすくするために、表面層３０の上に形成されたパッシベーション層５０はその輪郭を破線で示し、その他の部分に形成されたパッシベーション層５０は省略している。

（第２実施形態）
図３は、第２実施形態のホール素子の一例を示したものであって、（ａ）は上面図、（ｂ）は上面図（図３（ａ））のＡ−Ａ′断面図である。
第２実施形態のホール素子は、図２に示す第１実施形態のホール素子と比較すると、表面層３０の一部がエッチングされており、オーミック電極４０が導電層２０と直接接している点で異なっている。

第２実施形態のホール素子は、オーミック電極４０が導電層２０と直接接しているため、使用するオーミック電極の材料や、導電層および／または表面層の性状によってはこの形態の方が好ましい場合がある。例えば、オーミック電極膜厚と合金化の条件によってはオーミックコンタクト形成のための合金化プロセスが導電層にまで十分に至らない場合がある。そのような場合にはオーミック性を確保する観点から、オーミック電極４０と導電層２０とが直接接する方が好ましい。

なお、図３（ａ）に示す上面図においては、表面層３０およびオーミック電極４０の形状をわかりやすくするために、表面層３０の上に形成されたパッシベーション層５０はその輪郭を破線で示し、その他の部分に形成されたパッシベーション層５０は省略している。

（第３実施形態）
図４は、第３実施形態のホール素子の一例を示したものであって、（ａ）は上面図、（ｂ）は上面図（図４（ａ））のＡ−Ａ′断面図である。
第３実施形態のホール素子は、図２に示す第１実施形態のホール素子と比較すると、表面層３０直上にパッシベーション層５０が形成され、その後パッシベーションの窓開け工程を経て、オーミック電極４０が形成される点で異なっている。

第３実施形態のホール素子は、表面層３０上のパッシベーション層５０は、オーミック電極４０を形成する前に形成することが可能であるため、プロセスによっては好ましい場合がある。例えば、パッシベーション層５０の形成前に密着性向上を意図して表面層３０の表面に形成された酸化物を塩酸や水酸化アンモニウムなどの薬液により除去する場合には、パッシベーション層５０をオーミック電極４０の形成前に形成することでオーミック電極４０への薬液ダメージを防ぐことができ、好適である。

図４（ａ）に示す上面図においては、表面層３０およびオーミック電極４０の形状をわかりやすくするために、表面層３０の上に形成されたパッシベーション層５０はその輪郭を破線で示し、その他の部分に形成されたパッシベーション層５０は省略している。

（第４実施形態）
図５は第４実施形態のホール素子の一例を示したものであって、（ａ）は上面図、（ｂ）は上面図（図５（ａ））のＡ−Ａ′断面図である。
第４実施形態のホール素子は、図２に示す第１実施形態のホール素子と比較すると、オーミック電極４０が、第１の電極層４１と第２の電極層４２とからなっている点で異なる。
すなわち、図５に示すように、図２に示す第１実施形態のホール素子において、オーミック電極４０（図５では第１の電極層４１に相当）の上に、さらに、第２の電極層４２を形成している。

第４実施形態のホール素子は、導電性細線（ワイヤー）や半田ボール等でこのオーミック電極と他の部材を電気的に接続する際に、第２の電極層４２を適切な材料または積層構造とすることにより、好ましい場合がある。すなわち、第２の電極層４２として、導電性細線（ワイヤー）や半田ボールとの接続性が良好になるものを選択すれば、ホール素子を他の部材と接続する際に好適なものとなる。

なお、図５（ａ）に示す上面図においては、表面層３０およびオーミック電極４０の形状をわかりやすくするために、表面層３０の上に形成されたパッシベーション層５０はその輪郭を破線で示し、その他の部分に形成されたパッシベーション層５０は省略している。
なお、本発明のホール素子は上述した第１実施形態〜第４実施形態に限定されず、各実施形態における特徴を組み合わせた形態や、一部を変更、置換、削除した形態も当然に含まれる。

以下、本実施形態のホール素子の実施例および比較例を示す。
＜実施例１＞
（製造条件１）
まず、４インチの半絶縁性ＧａＡｓ基板（３．５×１０^８Ω・ｃｍ）を４枚準備した。
次に、４枚のＧａＡｓ基板をＭＢＥ装置内に設置し、ノンドープのＧａＡｓ層（バッファ層）を２００ｎｍ、Ｓｉドープのｎ型ＧａＡｓ層（導電層）を２００ｎｍ、ノンドープのＧａＡｓ層（表面層）を２００ｎｍ、この順に成膜し、成膜後、ＭＢＥ装置から取り出し、同一バッチ内で製造されたホール素子用半導体ウェハを４枚得た。

（評価１）
シート抵抗測定器「ＮＣ−１０」（ナプソン社製）を用いて、成膜後の各半導体ウェハのシート抵抗を、ウェハ中心にて測定した。さらに、４枚のうちから任意の１枚についてウェハ面内のシート抵抗を、オリエンテーションフラットから垂直方向に等間隔で５点測定した。

（製造条件２）
次に、製造条件１で製造した半導体ウェハのうちから１枚をプロセス流動した。
すなわち、（１）フォトリソグラフィー法を用いてホール素子の感磁部となる十字パターンを形成するためのレジストパターンを形成し、（２）表面層および導電層のエッチングにより十字型のメサ部（一方の矩形状領域の幅７０μｍ、長さ１００μｍ、他方の矩形状領域の幅３０μｍ、長さ１１０μｍ）を形成した。（３）次に、前記十字型のメサ部の各端部に電気的に接続される第１電極を形成するためのレジストパターンを形成し、（４）ＡｕＧｅを２００ｎｍ、Ｎｉを５０ｎｍ、Ａｕを３５０ｎｍ、これらをこの順に蒸着し、（５）リフトオフ法により第１の電極層を形成した後、合金化により導電層部分とのオーミック接合を形成した。（６）次に、プラズマＣＶＤ装置を用いてＳｉＮからなるパッシベーション層を２８０ｎｍ形成した。（７）つづいてパッシベーション層にレジストパターンを形成し、（８）第１電極と第２電極の接続のための窓開けを行った。（９）次に、第２の電極層形成用のレジストパターンを形成し、（１０）Ｔｉを１００ｎｍ、Ａｕを３５０ｎｍこの順に蒸着し、（１１）リフトオフ法により第２の電極層を形成し、図５（ｂ）に示した様な断面形態のホール素子を得た。

（評価２）
得られたウェハ１枚のホール素子について、電気検査をウェハ状態で実施し、ホール素子特性を得た。
＜実施例２＞
ノンドープのＧａＡｓ層からなる表面層の厚みを６００ｎｍにした以外は実施例１と同様の製造条件１で４枚の半導体ウェハを形成し、そのうちの１枚を、実施例１と同様の製造条件２でプロセス流動してホール素子を得た。そして、実施例１と同様の評価を行い、成膜後の各半導体ウェハのシート抵抗、ウェハ面内のシート抵抗、およびホール素子特性を得た。

＜比較例１＞
表面層を形成しなかった以外は実施例１と同様の製造条件１で４枚の半導体ウェハを形成し、そのうちの１枚を実施例１と同様の製造条件２でプロセス流動してホール素子を得た。そして、実施例１と同様の評価を行い、成膜後の各半導体ウェハのシート抵抗、ウェハ面内のシート抵抗、およびホール素子特性を得た。

＜比較例２＞
表面層の厚みを１０ｎｍとした以外は実施例１と同様の製造条件１で４枚の半導体ウェハを形成し、そのうちの１枚を実施例１と同様の製造条件２でプロセス流動してホール素子を得た。そして、実施例１と同様の評価を行い、成膜後の各半導体ウェハのシート抵抗、ウェハ面内のシート抵抗、およびホール素子特性を得た。

＜比較例３＞
表面層の厚みを５０ｎｍとした以外は実施例１と同様の製造条件１で４枚の半導体ウェハを形成し、そのうちの１枚を実施例１と同様の製造条件２でプロセス流動してホール素子を得た。そして、実施例１と同様の評価を行い、成膜後の各半導体ウェハのシート抵抗、ウェハ面内のシート抵抗、およびホール素子特性を得た。

＜比較例４＞
表面層の厚みを１００ｎｍとした以外は実施例１と同様の製造条件１で４枚の半導体ウェハを形成し、そのうちの１枚を実施例１と同様の製造条件２でプロセス流動してホール素子を得た。そして、実施例１と同様の評価を行い、成膜後の各半導体ウェハのシート抵抗、ウェハ面内のシート抵抗、およびホール素子特性を得た。

＜評価＞
上記実施例１、２および比較例１〜４でそれぞれ得られた各４枚の半導体ウェハの面内中心箇所におけるシート抵抗値と、同一バッチ４枚の平均値、標準偏差、バッチ内ばらつきを表１に示した。さらに、実施例１、２および比較例１〜４でそれぞれ得られた半導体ウェハ各４枚のうちから任意の１枚について面内５箇所を測定したシート測定値とその平均値、偏差、面内ばらつきを表２に示した。また、上記実施例１、２および比較例１〜４でそれぞれ得られた各４枚の半導体ウェハの中からそれぞれ任意の１枚をプロセス流動してホール素子を約６万素子形成してホール素子特性を測定した結果を表３に示した。
なお、ここでは、ホール素子特性として、入力抵抗Ｒｉｎ〔Ω〕、定電流感度Ｖｈｉ〔ｍＶ〕（１ｍＡ、１０ｍＴ）、定電圧感度Ｖｈｖ〔ｍＶ〕（６Ｖ、１０ｍＴ）、オフセット電圧Ｖｕｖ〔ｍＶ〕（６Ｖ）を得た。そして、各特性について、平均値、標準偏差、面内ばらつきを求めた。

なお、表１〜表３において、バッチ内ばらつきまたは、面内ばらつきとは、各特性の標準偏差を平均値で割ることによって算出される値である。つまり、バッチ内ばらつきにおいてはバッチ内４枚のウェハのシート抵抗値から算出した標準偏差をバッチ内４枚のシート抵抗値の平均値で割ることによって算出している。同様にして、ウェハ面内のシート抵抗ばらつきにおいては、同一ウェハ中の面内５箇所のシート抵抗値から算出した標準偏差を同一ウェハ中の面内５箇所の平均のシート抵抗値で割ることによって算出している。素子化後の面内ばらつきについても同様で、同一ウェハ面内に形成した約６万素子のホール素子の特性に関して、標準偏差および平均値を求めて割りかえすことによって算出している。

表１および表２から、表面層の厚み（膜厚）が１５０ｎｍ以上８００ｎｍ以下の本実施形態の半導体ウェハでは、同一バッチで製造された４枚の半導体ウェハのシート抵抗のバッチ内ばらつきが０．５％以下、半導体ウェハ１枚中の面内ばらつきが１．０％以下に抑制されているのに対し、表面層の厚みが１５０ｎｍ未満の比較例１〜４の半導体ウェハは、同一バッチにおけるシート抵抗のばらつきが０．５％よりも大きく、また同一ウェハ内のシート抵抗の面内ばらつきが１．０％よりも大きくなっていることが理解される。すなわち、本実施形態の半導体ウェハは、同一バッチ内のウェハ間およびウェハ面内のシート抵抗のばらつきが極めて高度に抑制されていることが理解される。

さらに表３の結果から、表面層の厚みが１５０ｎｍ以上８００ｎｍ以下の本実施形態の半導体ウェハを用いてホール素子を形成すると、ホール素子特性（入力抵抗、定電流感度）の面内分布を２．０％以下に抑制できており、一方で表面層の厚みが１５０ｎｍ未満の比較例１〜４のホール素子特性は２．０％よりも大きなばらつきをもつことが理解される。

なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

本発明は、磁気センサに用いるホール素子として好適である。

１０ 半絶縁性基板
２０ 導電層
３０ 表面層
４０ オーミック電極
４１ 第１の電極層
４２ 第２の電極層
５０ パッシベーション層

Claims (6)

1. 半絶縁性基板上に形成されたｎ型ＧａＡｓからなる導電層と、
   前記導電層上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層と、
   を備え、
   前記表面層の膜厚が、１５０ｎｍ以上８００ｎｍ以下であることを特徴とするホール素子用半導体ウェハ。
2. 前記表面層の膜厚が、２００ｎｍ以上６００ｎｍ以下であることを特徴とする請求項１に記載のホール素子用半導体ウェハ。
3. 前記導電層の膜厚が、５０ｎｍ以上２０００ｎｍ以下であることを特徴とする請求項１または請求項２に記載のホール素子用半導体ウェハ。
4. 半絶縁性基板上に形成されたｎ型ＧａＡｓからなる導電層と、
   前記導電層上に形成され、前記導電層よりも導電性の低いＧａＡｓからなる表面層と、
   前記導電層と電気的に接続されるオーミック電極と、
   前記表面層の少なくとも一部の表面に形成されたパッシベーション層と、を備え、
   前記表面層の膜厚が、１５０ｎｍ以上８００ｎｍ以下であることを特徴とするホール素子。
5. 前記表面層の膜厚が、２００ｎｍ以上６００ｎｍ以下であることを特徴とする請求項４に記載のホール素子。
6. 請求項１から請求項３のいずれか１項に記載のホール素子用半導体ウェハを用いたホール素子の製造方法であって、
   前記ホール素子用半導体ウェハが備える導電層と電気的に接続されるオーミック電極を形成する工程と、
   前記ホール素子用半導体ウェハが備える表面層の少なくとも一部の表面にパッシベーション層を形成する工程と、
   を備えることを特徴とするホール素子の製造方法。

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