JP3414833B2

JP3414833B2 - 半導体薄膜の製造方法および磁電変換素子の製造方法

Info

Publication number: JP3414833B2
Application number: JP10412594A
Authority: JP
Inventors: 哲生川崎; 哲広是近; 孝平尾; 真北畠
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-05-28
Filing date: 1994-05-18
Publication date: 2003-06-09
Anticipated expiration: 2018-06-09
Also published as: JPH07249577A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回転や変位等の検出に
用いられる磁電変換素子に適した半導体薄膜の製造方法
に関するものである。

【０００２】

【従来の技術】半導体を用いた磁電変換素子は、その優
れた周波数特性、非接触検知可能、対ノイズ性が良い等
の利点を有し、主に非接触式の回転変位センサとして広
く応用されている。これらの中で半導体中最大の電子移
動度を有するアンチモン化インジウム（ＩｎＳｂ）を用
いた磁電変換素子は、検出出力が大きく、被検出体との
ギャップを広く採れるため最も回転変位検出用センサに
適している。このＩｎＳｂを用いた磁電変換素子には磁
気抵抗素子とホール素子とがあるが、以下前者を用いて
従来の説明を行う。

【０００３】従来のＩｎＳｂ磁気抵抗素子は、製造工程
によりバルク型と薄膜型とに分けられる。前者はバルク
単結晶を支持基板上に接着し、研磨により薄片化したも
のに加工を加える方法により製造される。この構成では
バルク単結晶を用いているために電子移動度は５〜８m²
/V・sと最も大きく、検出出力が大きい。しかし、その電
子移動度が大きな温度依存性を有するために使いにくい
という欠点がある。また、接着構造のために、高温時に
接着層とＩｎＳｂの熱膨張係数の差によりＩｎＳｂ薄膜
に亀裂が生じる問題があった。このため、動作温度範囲
は−２０〜＋８０℃程度にとどまり、例えば使用温度範
囲が−５０〜＋１５０℃の自動車用のような高温用途に
おいては、信頼性がなく使用されていなかった。

【０００４】一方後者の薄膜型は、真空蒸着法等の真空
プロセスにより、基板上にＩｎＳｂ薄膜を形成した後、
加工を加える製造方法である。この方法によると、膜中
に存在する粒界や転位により、電子移動度はバルク単結
晶に劣るものの、その温度依存性は緩やかになり使いや
すくなる。また、基板上に直接ＩｎＳｂ薄膜を形成する
ため、高温用途での信頼性を確保できる可能性がある。
さらにバルク型より薄く形成できるため素子の高抵抗化
が容易であり、低消費電力化及び小型化が可能であると
いう長所を有している。

【０００５】

【発明が解決しようとする課題】しかし薄膜型において
は、その使用基板が重要な因子となる。例えばガラス等
の表面が非晶質の基板上にＩｎＳｂ膜を形成した場合に
は、得られる膜は多結晶膜であり、その電子移動度は高
々２〜３m²/V・sであり検出出力が小さい。また、福中ら
はへき開マイカ基板を使用して、単結晶並の電子移動度
を得ている。（福中等、東洋通信機技報No.40(1987)）
しかしこの方法ではＩｎＳｂ薄膜のマイカ基板への付着
強度が低いために、ＩｎＳｂ薄膜を接着層を介して別の
支持基板上に転写する必要がある。このため、使用温度
はバルク型と同様な範囲に限られる。この他分子線エピ
タキシー法（ＭＢＥ）を用いてＣｄＴｅ、サファイア、
ＢａＦ₂ 、ＧａＡｓ等の基板上にエピタキシャル成長さ
せた例も見られるが、これらの基板は非常に高価であ
る。

【０００６】一方、比較的低価格のＳｉ単結晶基板上に
は、ChyiらがＭＢＥにより電子移動度３．９m²/V・sのＩ
ｎＳｂ薄膜を得ている。（J.-I.Chyi et al,Appl.Phys.
Lett54,11(1989)）しかし、この方法ではＳｉ表面の酸
化膜除去のために超高真空（通常１０^-7Ｐａ以下）下で
９００℃以上の高温に保持する工程が必要であり、これ
を製造工程に用いることは容易ではない。

【０００７】このように薄膜型は、高電子移動度有する
ＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形成する
製造方法が得られないために、広く普及するには至って
いなかった。

【０００８】本発明の目的は、ＩｎＳｂ磁電変換素子の
上述した課題を解決し、バルク型と同等の電子移動度を
有するＩｎＳｂ薄膜を容易に且つ安価に直接基板上に形
成することにより、高温用途にも十分な信頼性をもって
適用できる半導体薄膜の製造方法および磁電変換素子の
製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明は、表面がＳｉ単結晶からなる基板の表面酸化
膜を除去し且つ表面のＳｉの未結合手を水素により終端
させる工程と、この水素終端Ｓｉ単結晶基板上にＡｌ、
Ｇａ、Ｉｎから選ばれた少なくとも一つからなる下地層
を形成する工程と、この下地層上に少なくともＩｎとＳ
ｂとを含む予備堆積層を形成する工程と、この予備堆積
層上に少なくともＩｎとＳｂとを含む半導体薄膜を予備
堆積層の形成開始温度より高い温度で形成する工程を有
することを特徴とする半導体薄膜の製造方法である。

【００１０】また、本発明では上述した製造方法を適用
して得た半導体薄膜を加工し、これに電極を付設するこ
とを特徴とする磁電変換素子の製造方法である。

【００１１】

【作用】以上の構成により、水素終端したＳｉ表面は水
素により酸化が防止され、安定な表面が維持される。次
にＡｌやＧａ、Ｉｎからなる下地層を設けることによ
り、この次に形成される予備堆積層は平滑で大きな結晶
体となるとともに、Ｓｉ単結晶基板の結晶方位を受け継
いだエピタキシャル成長膜となる。次にこの予備堆積層
の形成開始温度より高い温度で半導体薄膜を形成するこ
とにより、予備堆積層は基板と半導体薄膜との格子不整
合と熱膨張係数の差を緩和する働きをする。また、半導
体薄膜の結晶成長速度を増大させることができるため、
個々の結晶がつながった良質の結晶性を有するエピタキ
シャル成長した半導体薄膜が得られる。

【００１２】以上述べたように、基板上に直接良質の結
晶を設けることができるため、基板との付着強度も強
く、高温における安定性と、高電子移動度を有する半導
体薄膜を容易に且つ安価に提供できるものである。

【００１３】また、こうして得られた半導体薄膜を用い
ることにより、従来生じていたような膜亀裂等による特
性の劣化は生じず、−５０〜＋１５０℃の温度範囲でも
十分な信頼性を有すると共に、特性の優れた磁電変換素
子を提供できるものである。

【００１４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。（実施例１）まず、本実施例における工程を図１、２を
用いて順を追って説明する。

【００１５】図１（ａ）に示す基板１は、高比抵抗のＳ
ｉ単結晶の（１１１）面にカットされたものである。こ
のＳｉ単結晶からなる基板１に有機洗浄、酸洗浄及びア
ルカリ洗浄を順次施し、表面の有機物や金属等の汚染物
質を除去した。この後、５％フッ化水素酸水溶液に１分
間浸漬して表面の酸化膜を除去し、次いで超純水中にて
５分間すすぎを行い表面を水素により終端した。

【００１６】以上の水素終端処理を受けた直後の基板１
を真空蒸着装置内に納め、装置内の真空度を５×１０^-4
Ｐａ以下にした。次に、この真空度を保持した状態で、
基板温度を３００℃に設定した。次に、図２のＡに示す
ように基板温度が安定した時点で、抵抗加熱による蒸着
法を用いて、図１（ｂ）に示すＩｎからなる下地層２を
０．２ｎｍの厚さに形成した。このときの真空度は１×
１０^-3Ｐａ以下であり、以降の工程においてもこの真空
度を保持した。

【００１７】次に、下地層２上にＩｎとＳｂの二元蒸着
法を用いて、図１（ｃ）に示すようにＩｎＳｂからなる
予備堆積層３を形成した。このときの基板温度は図２の
Ｂに示すように３００℃に保持し、ＩｎとＳｂの蒸着粒
子数比（Ｓｂ／Ｉｎ比）を１．５に固定して蒸着した。
次に、基板温度を図２のＢ−Ｃ間に示すように４３０℃
に昇温し、この温度に保持した。次に図２のＣに示すよ
うに、図１（ｄ）に示す半導体薄膜４の形成を行った。
このときのＳｂ／Ｉｎ比は２に保持し、厚さ４μｍまで
蒸着した。

【００１８】以上の工程による半導体薄膜の形成におい
て、真空蒸着装置内での反射電子線回折（ＲＨＥＥＤ）
による膜形成のその場観察により、予備堆積層３及び半
導体薄膜４のＩｎＳｂは基板１のＳｉ（１１１）にエピ
タキシャル成長していることが確認された。この半導体
薄膜４について、Ｘ線回折（ＸＲＤ）により結晶性の評
価を行ったところ、図３（ａ）に示す結果が得られた。
図３（ａ）には比較のために市販のバルク単結晶のＩｎ
Ｓｂ（１１１）を併せて示している。同図のように、半
導体薄膜４はバルク単結晶と同等の回折パターンを示し
た。またこの半導体薄膜４の電子移動度は、ファンデル
パウ法により測定した結果、室温で３．７〜４．２m²/V
・sの高い値であった。さらに、Ｓｉ単結晶基板１、下地
層２、予備堆積層３及び半導体薄膜４の各層間における
密着性はいずれも良好であり、−５０〜＋１５０℃間の
温度サイクルを繰り返しても、剥離や特性劣化等の問題
は生じなかった。

【００１９】図４に示す２つの磁電変換素子は、上述し
た方法で得られた半導体薄膜３にフォトリソグラフィー
法による加工を施し、電極５を付加して得たものであ
る。（ａ）は磁気抵抗素子であり、（ｂ）はホール素子
である。電極５は、チタンと銅を順次ＥＢ蒸着により形
成した後、フォトリソグラフィー法による加工を施して
得た。このようにして得られた磁電変換素子は、−５０
〜＋１５０℃の温度サイクル試験等を繰り返しても、剥
離、亀裂、特性劣化等の素子劣化は認められず、極めて
高い信頼性を有することが確認された。

【００２０】以上のように本実施例によれば、高電子移
動度を有する半導体薄膜、さらには特性の優れた高信頼
性の磁電変換素子を提供できるものである。

【００２１】ところで、上述した半導体薄膜の形成にお
いて、各種形成条件は上記に限定されるものではない。
以下その理由について、いくつかの実験結果をもとに工
程を追って詳しく説明する。

【００２２】まず基板の表面処理法について述べる。洗
浄後の基板１の表面のＳｉは酸化されており、この酸化
膜は非晶質であるため表面の原子の並びは不規則であ
る。しかしフッ化水素酸水溶液に浸漬させることによ
り、酸化膜は除去され、表面Ｓｉの未結合手を水素によ
り終端した表面となることが知られている。（広瀬、応
用物理61,No11,(1992),p1124）特にこれを超純水中です
すぐことにより、１個の水素原子が表面に垂直方向に結
合した原子オーダーで平坦な表面となる。さらにこの水
素は（１１１）面上で特に安定に存在し続けるため、表
面酸化を防止する効果がある。このようにＳｉ単結晶と
同様な規則的な配列をした安定な表面が得られるもので
ある。この水素終端方法は、フッ化水素酸水溶液以外に
おいても知られている。例えばフッ化アンモニウム水溶
液や、真空蒸着装置内における水素プラズマ（A.Kishim
oto,Jap.J.Appl.Phys,Vol29,No10(1990),p2273）、水素
イオンビーム照射または水素中での加熱等を適用するこ
ともできる。特に（１１１）以外の面では、安定性が悪
く大気中で酸化が進行するため、真空蒸着装置内におい
て水素終端処理を行うことが好ましい。

【００２３】次に各膜の膜の形成条件について、膜の成
長機構とともに述べる。半導体薄膜４の結晶性は、予備
堆積層３の結晶性に大きく依存する。この予備堆積層３
の結晶性は、Ｉｎからなる下地層２の厚さと、予備堆積
層３の形成開始温度とに大きく影響される。下地層２の
Ｉｎの厚さがＩｎＳｂの（１１１）における単原子層に
相当する厚さ（０．１ｎｍ）に満たない場合（形成しな
い場合も含む）や、２ｎｍを越える場合には多結晶が混
在し良質の予備堆積層３は得られない。これはＳｂ／Ｉ
ｎ比を変化させた場合においても同様であった。また
０．１〜２ｎｍの範囲であっても、基板温度が低いと
（１１１）配向膜しか得られず、高いとＩｎが凝集して
この上の予備堆積層３は塊状になるため、良質のものは
得られない。よって、Ｉｎからなる下地層２の厚さと、
予備堆積層３の形成開始温度は、それぞれ０．１ｎｍ以
上２ｎｍ以下、２５０℃以上３５０℃以下にすることが
必要である。

【００２４】一方、上述の温度範囲で形成されたＩｎＳ
ｂはエピタキシャル成長膜となるものの、図５に示すよ
うに化学量論組成の得られるＳｂ／Ｉｎ比は極狭いもの
であり、これを安定に制御することは難しい。しかし、
Ｓｂ過剰の膜であれば昇温により化学量論組成とするこ
とが可能である。なぜなら、Ｓｂは蒸気圧が高いので、
昇温により過剰のＳｂを脱離させることができるためで
ある。このとき基板温度は、Ｓｂの蒸気圧が蒸着装置内
の圧力になる温度以上にすることが必要である。すなわ
ち本実施例では１×１０^-3Ｐａとなる３７０℃以上にす
る。但し過剰のＳｂが含まれる部分が厚くなると、Ｓｂ
が脱離不可能となるため膜厚が厚すぎるのは好ましくな
い。ここで過剰のＳｂは脱離するため、以下、形成され
るＩｎＳｂの膜厚をＩｎの積算膜厚（Ｉｎの蒸着速度×
蒸着時間）により規定する。実験からＩｎＳｂの膜厚は
Ｉｎの積算膜厚の約８／３倍となる結果が得られてお
り、これはＳｂ過剰側であれば、Ｓｂ／Ｉｎ比を変えて
も同様であることが確認された。このＩｎの積算膜厚を
用いると、過剰のＳｂが脱離可能な予備堆積層３のＩｎ
積算膜厚は、５０ｎｍ程度までにすることが好ましい。
また薄い場合には、昇温により凝集してしまうため、
１．５ｎｍ以上必要であった。なおＳｂ／Ｉｎ比が大き
過ぎると、昇温した場合に予備堆積層３が疎な膜となり
結晶性が悪くなるため、６以下にすることが望ましい。

【００２５】つぎに半導体薄膜４の形成においては、基
板温度３７０℃以上で３m²/V・s以上で良好な電子移動度
が得られた。これに対し３７０℃以下ではＳｂ過剰の組
成となるため良質のものは得られない。また好ましくは
４００℃以上において約３．５m²/V・s以上の高特性の膜
が得られる。これは高温ほど結晶粒の面方向の成長速度
が増大し、個々の結晶粒がつながった良質の膜をとなる
ことによる。またＳｂ／Ｉｎ供給比の許容範囲も広いた
め容易に化学量論組成のＩｎＳｂを得ることができる。
なお半導体薄膜４の形成温度が４６０℃以上の高温にな
ると、ＩｎＳｂからのＳｂの脱離が激しくなり、結晶性
と表面性が悪化するため、良質のＩｎＳｂ薄膜は得られ
ない。よって半導体薄膜４の形成温度は３７０〜４６０
℃の範囲とすることが重要となる。また好ましくは４０
０〜４６０℃の範囲がよい。

【００２６】なお蒸着速度に関しては、本実験で制御可
能な範囲（Ｉｎの蒸着速度で０．０１〜１ｎｍ／ｓ、Ｉ
ｎＳｂはその８／３倍）では差異は認められず、厚さの
制御が可能な範囲で、形成に要する時間を考慮しながら
自由に選択できる。

【００２７】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００２８】なお、本実施例では下地層２と予備堆積層
３と形成を分離して行ったが、これを連続して行っても
良い。

【００２９】また、基板１にはＳｉ単結晶（１１１）を
用いたが、（１００）面のものを用いた場合において
も、図３（ｂ）に示すように（１００）にエピタキシャ
ル成長した半導体薄膜が得られる。この（１００）にお
いても電子移動度は（１１１）と同等であり、成長面に
よらず特性の良好な半導体薄膜を得ることができる。（実施例２）本実施例における工程は、基本的には実施
例１と同様の工程であるが、予備堆積層３の形成条件の
み異なる。実施例１では、予備堆積層３の形成の際に基
板温度を一定に保持して行ったが、本実施例ではこれを
昇温しながら行った。

【００３０】本実施例における温度プロファイルを図６
に示す。実施例１と同じ方法で下地層２まで形成した
後、図６のＢに示すように３００℃で形成を開始した。
この直後から基板温度を昇温し始め、形成終了時に基板
温度が４３０℃に達するように一定速度で昇温した。こ
のときのＳｂ／Ｉｎ比は１．５から２に増大させながら
形成し、他の形成条件は実施例１と同様とした。この後
半導体薄膜４の形成は実施例１と同様である。

【００３１】こうして得られた半導体薄膜４は、ＲＨＥ
ＥＤやＸＲＤによる結晶性の評価により、実施例１と同
様にエピタキシャル成長していることが確認された。ま
た室温での電子移動度は３．５〜４．０m²/V・sであり、
実施例１とほぼ同様の値が得られた。さらに、各層間に
おける密着性はいずれも良好であり、作成した磁電変換
素子は、温度サイクル試験等による素子劣化は認められ
ず、極めて高い信頼性を有することが確認された。

【００３２】ところでこの予備堆積層３の形成条件は上
記に限定されるものではない。これを予備堆積層３の形
成過程をもとに説明する。

【００３３】予備堆積層３の形成開始温度範囲は実施例
１と同様であり、この状態では予備堆積層３はＳｂ過剰
となる。そこで本実施例では、形成開始後、形成を継続
しながらＳｂが脱離する温度である３７０℃以上に昇温
した。この方法によれば、実施例１と同様の理由により
昇温によりＳｂを脱離させ、化学量論組成とすることが
可能である。但し昇温しながら形成を継続しているため
過剰のＳｂが含まれる部分が厚くなると、Ｓｂが脱離不
可能となるためＩｎの積算膜厚が１５ｎｍ程度になるま
でに３７０℃以上に昇温することが好ましい。３７０℃
以上となれば図５の化学量論組成の得られる範囲内であ
ればＳｂ／Ｉｎ比や形成膜厚、昇温速度は自由に選択で
きる。

【００３４】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００３５】なお、本実施例での予備堆積層３の形成に
おいて、基板温度は形成膜厚に伴い連続的に高めたが、
図７に示すように段階的に高めても同様の結果が得られ
る。

【００３６】また、本実施例では下地層２、予備堆積層
３と半導体薄膜４の形成を分離して行ったが、これらは
連続して行っても良い。

【００３７】（実施例３）本実施例における工程は、基
本的には実施例１と同様の工程であるが、予備堆積層３
の形成条件のみ異なる。実施例１では、予備堆積層３の
形成の際に基板温度を一定に保持して行ったが、本実施
例ではこれを降温しながら行った。

【００３８】本実施例における温度プロファイルを図８
に示す。実施例１と同じ方法で下地層２を形成した後、
図８のＢに示すように３００℃で形成を開始した。この
直後から基板温度を降下し始め、形成終了時に基板温度
が２００℃になるように一定速度で降温した。このとき
のＳｂ／Ｉｎ比は２に保持して形成し、他の成長条件は
実施例１と同様である。この後、基板温度を４３０℃ま
で昇温した。この後の半導体薄膜４の形成は、実施例１
と同様である。

【００３９】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．６〜５．０m²/V・sで
あり、実施例１より高い値が得られた。さらに、各層間
の密着性や作成した磁電変換素子は、実施例１と同様に
極めて高い信頼性を有することが確認された。

【００４０】ところでこの予備堆積層３の形成条件は上
記に限定されるものではない。これを予備堆積層３の形
成過程をもとに説明する。

【００４１】予備堆積層３は、形成初期においては実施
例１と同様にＳｂ過剰のエピタキシャル成長膜となって
いた。しかし基板温度の低下とともに、エピタキシャル
成長から非晶質膜へと連続的に変化していることがＲＨ
ＥＥＤで観察された。この非晶質となる温度は、Ｓｂ／
Ｉｎ比が大きいほど高いが、１．５以上であれば２３０
℃以下に低下させることにより確実に得られた。またこ
のときの形成膜厚は、実施例１と同様である。この状態
から次の半導体薄膜４を形成する温度（３７０〜４６０
℃）へ昇温することにより、過剰のＳｂが脱離するとと
もに下層のエピタキシャル成長部を核にして上層が固相
成長し、実施例１より平滑な予備堆積層３となった。こ
のとき、昇温速度が高ければ高いほど平滑にして良質の
ＩｎＳｂ薄膜が得られるが、装置の加熱機構に制限され
るため、３℃／ｓ以上は検討できなかった。一方昇温速
度が０．５℃／ｓ未満の場合には、下層からの固相成長
とは別に上層の非晶質部内でのランダムな固相成長が進
行し、多結晶の混在する膜となった。よって、少なくと
も３７０℃に達するまでは０．５℃／ｓ以上の速度で昇
温することが重要となる。

【００４２】このようにして得られた予備堆積層３上に
形成した半導体薄膜４は、３７０〜４６０℃にわたって
３．５m²/V・s以上の高い電子移動度が得られた。特に４
００℃以上では４．０m²/V・s以上の優れたものであっ
た。またこれらの膜の表面は平坦であった。

【００４３】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００４４】なお、本実施例において、予備堆積層の形
成温度は連続的に低めて行ったが、図９に示すように段
階的に低めても良い。このような場合においても予備堆
積層３の表層は非晶質となり、昇温により固相成長し良
質の予備堆積層３となる。

【００４５】また、本実施例では下地層２と予備堆積層
３と形成を分離して行ったが、これを連続して行っても
良い。（実施例４）本実施例における工程は、基本的には実施
例１と同様の工程であるが、予備堆積層３の形成条件の
み異なる。実施例１では、予備堆積層３の形成の際にＳ
ｂ／Ｉｎ比を一定に保持して行ったが、本実施例ではこ
れを増加しながら行った。

【００４６】本実施例における温度及びＳｂ／Ｉｎ比プ
ロファイルを図１０に示す。実施例１と同じ方法で下地
層２を形成した後、図１０のＢに示すように３００℃で
形成した。このとき形成膜厚の増加とともにＳｂ／Ｉｎ
比を増加しながら形成を行った。初期のＳｂ／Ｉｎ比は
２とし、形成終了時に１０になるように一定速度で増加
させた。他の形成条件は実施例１と同様である。この
後、実施例３と同様に基板温度を４３０℃まで昇温し
た。この後の半導体薄膜４の形成は、実施例１と同様で
ある。

【００４７】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．２〜４．７m²/V・sで
あり、実施例３に近い優れた値が得られた。さらに、各
層間の密着性や作成した磁電変換素子は、実施例１と同
様に極めて高い信頼性を有することが確認された。

【００４８】ところでこの予備堆積層３の形成条件は上
記に限定されるものではない。これを予備堆積層３の形
成過程をもとに説明する。

【００４９】予備堆積層３形成初期においては、実施例
１と同様にエピタキシャル成長膜となっている。しかし
Ｓｂ／Ｉｎ比の増大とともによりＳｂが過剰となり、非
晶質へと変化することがＲＨＥＥＤにより確認された。
すなわちこの方法により実施例３と同様な予備堆積層３
が形成できる。この後実施例３と同様に昇温することに
より、良質の予備堆積層３とすることができる。このと
き初期のＳｂ／Ｉｎ比は実施例１で述べたように６以下
が好ましい。またこの温度範囲で非晶質が形成されるに
はＳｂ／Ｉｎ比は８以上必要であり、さらに好ましくは
１０以上に増加させるのがよい。

【００５０】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００５１】なお、本実施例において、予備堆積層の形
成時におけるＳｂ／Ｉｎ比は連続的に増加させたが、段
階的に増加させても良い。

【００５２】また、本実施例では下地層２と予備堆積層
３と形成を分離して行ったが、これを連続して行っても
良い。（実施例５）本実施例における工程は、基本的には実施
例２と同様の工程であるが、下地層２の形成方法と予備
堆積層３の形成条件が異なる。本実施例における温度プ
ロファイルは図６と同様であるが、温度は異なる。

【００５３】基板の水素終端処理及び真空装置内への導
入までは、実施例２と同様である。この状態から基板温
度を３８０℃に設定した。次に、電子ビーム蒸着法（Ｅ
Ｂ蒸着法）によりＡｌからなる下地層２を０．２ｎｍの
厚さに形成した。次にこの温度で、抵抗加熱によるＩｎ
とＳｂの二元蒸着法を用いて予備堆積層３の形成を開始
した。この直後から基板温度を昇温し始め、形成終了時
に基板温度が４３０℃に達するように一定速度で昇温し
た。このときのＳｂ／Ｉｎ比は２に固定し、他の形成条
件は実施例２と同様である。この後半導体薄膜４の形成
は実施例２と同様である。

【００５４】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．１〜４．８m²/V・sで
あり、実施例３に近い優れた値が得られた。さらに、各
層間の密着性や作成した磁電変換素子は、実施例１と同
様に極めて高い信頼性を有することが確認された。

【００５５】ところでこの下地層２と予備堆積層３の形
成条件は上記に限定されるものではない。これを形成過
程をもとに説明する。

【００５６】下地層２がＡｌの場合においても、実施例
１に示したＩｎと同様に、下地層２の厚さと予備堆積層
３の形成開始温度とにより得られる膜の結晶性は大きな
影響を受ける。実施例１に示したＩｎの場合と同様な実
験をＡｌにおいても行った結果、予備堆積層３がエピタ
キシャル成長する下地層２の膜厚は、０．１〜３ｎｍで
あった。また形成開始温度は、２５０℃〜４３０℃の範
囲でエピタキシャル成長膜が得られた。

【００５７】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。
ただし上記の温度範囲内であっても、高い温度で形成を
始めた場合には、予備堆積層３の表面が荒れるため、４
００℃以下にすることが好ましい。また半導体薄膜４は
４００℃以上で形成した方がより良質となるので、低温
で予備堆積層３の形成を開始した後、昇温する方が望ま
しい。

【００５８】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、この方法に
限定されるものではない。例えば、予備堆積層３の形成
開始温度が２５０℃〜３７０℃であれば、予備堆積層３
はＳｂ過剰の膜となるため実施例１〜４の方法が全て適
用できる。また３７０℃〜４００℃であれば、形成開始
当初より化学量論組成を容易に得ることができるため、
実施例１及び２の方法が工程が簡易となり、好ましい。（実施例６）本実施例における工程は、基本的には実施
例５と同様の工程であるが、下地層２の形成方法が異な
る。実施例５では下地層２はＡｌであったが、本実施例
ではこれをＧａとした。

【００５９】実施例５と同様に基板を真空装置内への導
入した後、基板温度を３８０℃に設定した。次に、ＥＢ
蒸着法によりＧａからなる下地層２を０．２ｎｍの厚さ
に形成した。以後の予備堆積層３及び半導体薄膜４の形
成は実施例５と同様である。

【００６０】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．１〜４．７m²/V・sで
あり、実施例５とほぼ同等の値が得られた。さらに、各
層間の密着性や作成した磁電変換素子は、実施例１と同
様に極めて高い信頼性を有することが確認された。

【００６１】ところでこの下地層２形成条件は上記に限
定されるものではない。これを形成過程をもとに説明す
る。

【００６２】実施例５と同様に、実施例１に示したＩｎ
の場合と同様な実験をＧａにおいても行った結果、予備
堆積層３がエピタキシャル成長する下地層２の膜厚は、
Ｉｎの場合と同様に０．１〜２ｎｍであった。しかし温
度範囲はＩｎと異なり、２５０℃〜４００℃の温度範囲
でエピタキシャル成長膜が得られた。

【００６３】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。
ただし実施例５と同様に、上記の温度範囲内であって
も、３８０℃以上では表面が荒れるため、低温で予備堆
積層３の形成を開始した後、昇温する方が望ましい。

【００６４】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、実施例５と
同様にこの方法に限定されるものではない。（実施例７）本実施例における工程は、基本的には実施
例５と同様の工程であるが、下地層２の形成方法が異な
る。実施例５では下地層２はＡｌであったが、本実施例
ではこれをＡｌとＩｎの混合したものとした。

【００６５】実施例５と同様に基板を真空装置内への導
入した後、基板温度を３８０℃に設定した。次に、ＥＢ
蒸着法によりＡｌを蒸着すると同時に抵抗加熱法により
Ｉｎを蒸着し下地層２を形成した。このときのＡｌとＩ
ｎの蒸着粒子数比を３／２とし、０．２ｎｍの厚さに形
成した。以後の予備堆積層３及び半導体薄膜４の形成は
実施例５と同様である。

【００６６】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．３〜４．９m²/V・sで
あり、実施例５と同等以上の値が得られた。さらに、各
層間の密着性や作成した磁電変換素子は、実施例１と同
様に極めて高い信頼性を有することが確認された。

【００６７】ところでこの下地層２形成条件は上記に限
定されるものではない。これを形成過程をもとに説明す
る。

【００６８】実施例１と実施例５に示したように、エピ
タキシャル成長膜の得られる下地層２の厚さと予備堆積
層３の形成開始温度との関係は、ＩｎとＡｌで異なる。
Ｉｎの場合は０．１〜２ｎｍで２５０℃〜３５０℃であ
り、Ａｌの場合は０．１〜３ｎｍで２５０℃〜４３０℃
である。また加えてＧａの場合は実施例６に示したよう
に０．１〜２ｎｍで２５０℃〜４００℃である。これら
より下地層の厚さ及び形成開始温度の下限は全て同じで
あり、これらは混合した場合でも変わらなかった。また
上限はそれぞれ異なるが、混合した場合にはこれらの混
合比から単純に比例配分した値で決定しても良い。よっ
て、この下限と上限の範囲に制御することにより混合比
は自由に選定することができる。

【００６９】しかしこの温度範囲内であっても、高い温
度で形成を始めた場合には、予備堆積層３の表面が荒れ
るため、実施例６、及び７に述べたように、低温で予備
堆積層３の形成を開始した後、昇温する方が望ましい。

【００７０】以上のように先に示した実施例の形成条件
に限定しなくても、同様に高電子移動度の半導体薄膜４
を得ることができる。

【００７１】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、実施例５と
同様にこの方法に限定されるものではない。（実施例８）本実施例における工程は、基本的には実施
例７と同様の工程であるが、予備堆積層３の形成方法が
異なる。実施例７ではＩｎＳｂであったが、本実施例で
はこれをＡｌＩｎＳｂからＩｎＳｂへと変化させた。

【００７２】実施例７と同様に、基板温度３８０℃でＡ
ｌ／Ｉｎ比が３／２の下地層２を形成した。この後ＥＢ
蒸着と抵抗加熱による３元蒸着法を用いてＡｌとＩｎと
Ｓｂとを同時に蒸着を開始した。このときのＡｌ／Ｉｎ
比は３／２とし、Ｓｂの蒸着速度は、ＡｌとＩｎの合計
した蒸着粒子数との比が２になるよう固定した。この状
態から実施例７と同様に基板温度を上げるとともに、Ａ
ｌ／Ｉｎ比を変化させ、ＡｌとＩｎの積算膜厚の和が１
２nmとなるまでにＡｌ／Ｉｎ比が０になるようにした。
以降はＩｎとＳｂのみ蒸着し、他の形成条件は実施例７
と同様である。以後の半導体薄膜４の形成も実施例７と
同様である。

【００７３】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．５〜５．０m²/V・sで
あり、実施例３と同等の高い値が得られた。さらに、各
層間の密着性や作成した磁電変換素子は、実施例１と同
様に極めて高い信頼性を有することが確認された。

【００７４】ところでこの下地層２形成条件は上記に限
定されるものではない。これを形成過程をもとに説明す
る。

【００７５】Ａｌを含む下地層上にＩｎＳｂを形成した
場合、界面でＡｌＳｂが形成される。このとき界面で組
成が急に変化するため、ＡｌＳｂとＩｎＳｂの格子定数
の差により、ミスフィット転位が生じ結晶性が劣化し易
い。これを防止するために組成の変化を緩やかに変化さ
せる必要がある。そこで本実施例では、Ａｌの組成を徐
々に減少させた。この方法により、ＡｌＩｎＳｂからＩ
ｎＳｂへと格子定数を徐々に変化させることができ、表
面の平坦な良質の結晶性を有する半導体薄膜４を得るこ
とができた。またこれは、Ａｌ単体の下地層２や、Ｇａ
の場合でも同様であり、下地層２のＩｎ：Ａｌ：Ｇａの
比から半導体層４のその比に緩やかに変化させることに
より良質の半導体薄膜４を得ることができる。

【００７６】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００７７】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、実施例５と
同様にこの方法に限定されるものではない。

【００７８】また、ＡｌとＩｎの比は段階的に変化させ
ても、連続的に変化させても良い。（実施例９）図４（ａ）に示した磁気抵抗素子は、高感
度にするには電子移動度が大きいことが望まれる。これ
まで示したＩｎＳｂの電子移動度をより大きくするには
ＩｎＢｉを混合する方法が知られている。（雨宮、電気
学会論文誌,93-C,No12,(1973),p273）そこで本実施例で
は、実施例８をもとに、半導体薄膜４の組成を変化させ
た。

【００７９】実施例８と同じ方法を用いて予備堆積層３
まで形成した後、ＩｎとＳｂとＢｉの抵抗加熱による３
元蒸着法を用いて、半導体薄膜４の形成を開始した。こ
のときＩｎとＳｂの蒸着は同条件とし、Ｂｉの蒸着速度
はＢｉ／Ｉｎ比が０．０２に固定した。他の形成条件は
実施例８と同様である。

【００８０】こうして得られた半導体薄膜４は、実施例
１と同様にエピタキシャル成長していることが確認され
た。また室温での電子移動度は４．８〜５．４m²/V・sで
あり、実施例８以上の高い値が得られた。さらに、各層
間の密着性や作成した磁電変換素子は、実施例１と同様
に極めて高い信頼性を有することが確認された。

【００８１】ところでこの下地層２形成条件は上記に限
定されるものではない。これを形成過程をもとに説明す
る。

【００８２】Ｂｉの蒸気圧はＳｂより約２桁低いため、
半導体薄膜４を形成する温度範囲ではＢｉは膜中から再
蒸発することはない。よってＩｎ／Ｂｉ比を一定値（1
／X）に制御することにより、Ｓｂの比によらずその組
成のＩｎＳｂ_1-XＢｉ_Xが得られる。つまり目的のＩｎと
Ｂｉの比にしておくだけで、Ｓｂとの比や蒸着速度等自
由に設定できる。なお、ＩｎＢｉの混入により電子移動
度の向上は可能であるが、２．６％以上になるとＩｎＳ
ｂの結晶構造が変化し、特性が劣化するためこれ以下に
する必要がある。

【００８３】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００８４】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、実施例５と
同様にこの方法に限定されるものではない。（実施例１０）図４（ｂ）に示したホール素子は、高感
度にするには電子移動度よりもホール係数が大きいこと
が求められる。ＩｎＳｂのホール係数を大きくするには
ＧａＳｂを混合することが知られている。（J.Appl.Phy
s.Vol.44,No.4,1973,p1625）そこで本実施例では、実施
例８をもとに、半導体薄膜４の組成を変化させた。ただ
し実施例８での下地層２及び予備堆積層３に含まれるＡ
ｌを、本実施例ではＧａとした。

【００８５】実施例８と同様に、Ｇａ：Ｉｎが３：２の
下地層２を形成した。ＡｌをＧａに変えた以外は、形成
条件は同じである。この後３元蒸着により予備堆積層３
の形成を同様に開始した。この後、Ｇａ：Ｉｎを３：２
から１：９になるよう次第に変化させた。ＧａとＩｎの
積算膜厚の和が１０nmに達した後は、この比を１：９に
固定し、予備堆積層３を形成した。このときの他の形成
条件は実施例８と同様である。この後、同様にＧａ：Ｉ
ｎを１：９とし、Ｓｂの蒸着はＧａとＩｎの合計した蒸
着粒子数との比が２になるよう固定して、半導体薄膜４
の形成を行った。他の条件は実施例８と同様である。こ
うして得られた半導体薄膜４は、実施例１と同様にエピ
タキシャル成長していることが確認された。また室温で
のホール係数は、実施例８のＩｎＳｂ膜が３２０cm³/C
であったのに対し、４８０cm³/Cの値が得られた。さら
に、各層間の密着性や作成した磁電変換素子は、実施例
１と同様に極めて高い信頼性を有することが確認され
た。

【００８６】ところでこの下地層２形成条件は上記に限
定されるものではない。これを形成過程をもとに説明す
る。

【００８７】ＧａはＩｎと同様に蒸気圧が低いため、半
導体薄膜４を形成する温度範囲では基板から再蒸発する
ことはない。よってＩｎ／Ｇａ比を一定値（1-X／X）に
しておけば、Ｓｂとの比や他の条件によらずその組成の
Ｉｎ_1-XＧａ_XＳｂが得ることができる。

【００８８】以上のように各種形成条件においても、同
様に高電子移動度の半導体薄膜４を得ることができる。

【００８９】なお、本実施例では実施例２のように、予
備堆積層３の形成を昇温しながら行ったが、実施例５と
同様にこの方法に限定されるものではない。

【００９０】また、これまでの実施例では、半導体薄膜
４としてＩｎＳｂを主として、この単体と、ＩｎＢｉ、
ＧａＳｂとの混晶を用いたが、この他にもリン化Ｉｎ、
砒化Ｉｎとの混晶を用いても、エピタキシャル成長をし
た結晶性のよい半導体薄膜４を得ることができる。

【００９１】また、基板にはシリコン単結晶を用いた
が、張り合わせ法やイオン注入法によって作成されるＳ
ＯＩ（Silicon on Insulator）構造の基板のように、表
面がＳｉ単結晶であればよい。

【００９２】さらに、これまでの実施例では、下地層
２、予備堆積層３及び半導体薄膜４をともに真空蒸着法
で形成したが、ＰＡＤ法（プラズマアシスティドデポジ
ション法）、ＩＣＢ法（イオンクラスタビーム法）等、
適切なプラズマ、イオン等のエネルギーを利用した成膜
方式を適用すると、成膜温度をより一層低温化できると
ともに、特性の良好な半導体薄膜を得ることができる。

【００９３】

【発明の効果】以上述べたところから明らかなように、
本発明は、バルク型と同等の電子移動度を有するＩｎＳ
ｂ薄膜を容易に且つ安価に直接基板上に形成することに
より、高温用途にも十分な信頼性をもって適用できる半
導体薄膜の製造方法および磁電変換素子の製造方法を提
供できる。

【図面の簡単な説明】

【図１】実施例１の半導体薄膜の製造方法の工程流れを
示す側断面模式図。

【図２】実施例１の工程流れにおける基板温度の変化を
示す図。

【図３】（ａ）は、実施例１によりＳｉ（１１１）上に
製造された半導体薄膜のＸ線回折パターン。（ｂ）は、
実施例１によりＳｉ（１００）上に製造された半導体薄
膜のＸ線回折パターン。

【図４】（ａ）は、実施例１により製造された磁気抵抗
素子の構造を示す斜視模式図。（ｂ）は、実施例１によ
り製造されたホール素子の構造を示す斜視模式図。

【図５】実施例１のＳｂとＩｎの蒸着粒子数比（Ｓｂ／
Ｉｎ比）及び基板温度と、得られる半導体薄膜の組成と
の関係を示す図。

【図６】実施例２の工程流れにおける基板温度の変化を
示す図。

【図７】実施例２の他の１例の工程流れにおける基板温
度の変化を示す図。

【図８】実施例３の工程流れにおける基板温度の変化を
示す図。

【図９】実施例３の他の１例の工程流れにおける基板温
度の変化を示す図。

【図１０】実施例４の工程流れにおける基板温度の変化
を示す図。

【符号の説明】

１基板２下地層３予備堆積層４半導体薄膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者北畠真大阪府門真市大字門真1006番地松下電器産業株式会社内 (56)参考文献特開平３−112134（ＪＰ，Ａ) Ｒ．Ｂｅａｎ，Ｋ．Ｚａｎｉｏ，Ｈ. Ｙ．ＬｅｅａｎｄＨａｙｄｅｎＣｈｅｎ，ＭｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｉａｌｇｒｏｗｔｈａｎｄｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆＩｎＳｂｏｎＳｉ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，1989年３月13日，54［11］，ｐ．1016−1018 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/203 H01L 21/205 H01L 43/00 - 43/14

Claims

(57)【特許請求の範囲】

【請求項１】表面がシリコン単結晶からなる基板の表面
酸化膜を除去し且つ表面のシリコンの未結合手を水素原
子により終端させる工程と、この水素終端した基板上に
アルミニウム、ガリウム、インジウムから選ばれた少な
くとも１つからなる下地層を形成する工程と、この下地
層上に少なくともインジウムとアンチモンとを含む予備
堆積層を形成する工程と、この予備堆積層上に少なくと
もインジウムとアンチモンとを含む半導体薄膜を前記予
備堆積層の形成開始温度より高い温度で形成する工程を
有する半導体薄膜の製造方法。
【請求項２】下地層がアルミニウムからなり、この下地
層を０．１〜３ｎｍの厚さに形成し、予備堆積層を２５
０〜４３０℃の温度範囲で形成開始し、半導体薄膜を３
７０〜４６０℃の温度範囲で、予備堆積層形成開始温度
より高い温度で形成する請求項１記載の半導体薄膜の製
造方法。
【請求項３】下地層がガリウムからなり、この下地層を
０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０〜
４００℃の温度範囲で形成開始し、半導体薄膜を３７０
〜４６０℃の温度範囲で、予備堆積層形成開始温度より
高い温度で形成する請求項１記載の半導体薄膜の製造方
法。
【請求項４】下地層がインジウムからなり、この下地層
を０．１〜２ｎｍの厚さに形成し、予備堆積層を２５０
〜３５０℃の温度範囲で形成開始し、半導体薄膜を３７
０〜４６０℃の温度範囲で形成する請求項１記載の半導
体薄膜の製造方法。
【請求項５】予備堆積層が、インジウムとアンチモンと
からなる請求項１記載の半導体薄膜の製造方法。
【請求項６】予備堆積層が、アルミニウムとインジウム
とアンチモンとからなり、予備堆積層の膜厚の増加とと
もにアルミニウムの組成比が減少しているものである請
求項１記載の半導体薄膜の製造方法。
【請求項７】予備堆積層が、ガリウムとインジウムとア
ンチモンとからなる請求項１記載の半導体薄膜の製造方
法。
【請求項８】予備堆積層のアルミニウムとガリウムとイ
ンジウムとの比が、予備堆積層の、下地層に接する面側
から半導体層に接する面側にかけて、下地層のアルミニ
ウムとガリウムとインジウムとの比から半導体薄膜のそ
れらの比に連続的叉は段階的に変化したものである請求
項１記載の半導体薄膜の製造方法。
【請求項９】予備堆積層を、形成開始温度に保持した状
態で形成する請求項１記載の半導体薄膜の製造方法。
【請求項１０】予備堆積層を、その形成膜厚の増加と
ともにインジウムに対するアンチモンの蒸着粒子数比を
増大させながら形成した後、この状態から、基板を少な
くとも３７０℃の温度に達するまで０．５℃／ｓ以上の
速度で基板温度を昇温する請求項９記載の半導体薄膜の
製造方法。
【請求項１１】予備堆積層を、その形成膜厚の増加とと
もに基板温度を上昇させて形成する請求項１記載の半導
体薄膜の製造方法。
【請求項１２】予備堆積層を、その形成膜厚の増加とと
もに基板温度を下降させていき、その後この状態から基
板を少なくとも３７０℃の温度に達するまで０．５℃／
ｓ以上の速度で基板温度を昇温する請求項１記載の半導
体薄膜の製造方法。
【請求項１３】半導体薄膜が、リン化インジウム、砒化
インジウム、ビスマス化インジウム叉はアンチモン化ガ
リウムから選ばれた少なくとも一つとアンチモン化イン
ジウムとの混晶叉はアンチモン化インジウムの単体から
なることを特徴とする請求項１記載の半導体薄膜の製造
方法。
【請求項１４】請求項１から請求項１３に記載のいずれ
かの半導体薄膜の製造方法を適用して得た半導体薄膜を
加工し、これに電極を付設することを特徴とする磁電変
換素子の製造方法。