JP5401706B2 - 化合物半導体積層体及びその製造方法並びに半導体デバイス - Google Patents

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Description

本発明は、化合物半導体積層体及びその製造方法並びに半導体デバイスに関し、より詳細には、Ｓｉ基板上に化合物半導体活性層を形成した化合物半導体積層体及びその製造方法並びに化合物半導体積層体を用いた、電子デバイス，磁気センサ，ホール素子，光デバイスのいずれかである半導体デバイスに関するものである。
化合物半導体積層体は、工業的に有用なものが多く、ＩｎＳｂを活性層として用いたホール素子や磁気抵抗効果素子などの磁気センサは、既に実用化されている。さらに、近年では、ＩｎＳｂを用いた赤外センサに加えてトランジスタへの応用が盛んに研究されてきている。また、ＧａＮなどの窒化物を活性層として、光デバイスも実用化されてきている。
これらＩｎＳｂやＧａＮなどの化合物半導体は、バルクの単結晶の生産が困難であるため、通常は、ＧａＡｓ基板やＳｉ、サファイア基板上に薄膜化したものが用いられてきている。
Ｓｉ基板は、ＧａＡｓ基板やサファイア基板に比べて大口径であり、はるかに安価なものが安定に市場に供給されている。また、トランジスタ応用を考えた場合、集積化のためＳｉ基板上への成長が重要となる。
Ｓｉ基板への化合物半導体膜の形成は、技術的には難しいとされている。例えば、ＩｎＳｂを例にすると、特許文献１に開示されているように、複雑な工程を必要とする。すなわち、まず、Ｓｉを水素終端し、真空中で、かつ低温でＩｎなどの下地層を形成する。次いで、その下地層の上にＩｎ，Ｓｂからなる予備堆積層を形成する。さらに、これらの層を形成した温度より高い温度で、予備堆積層上にＩｎＳｂ膜を形成するといった複雑なものである。
さらに、こういった方法で得られたＩｎＳｂ膜は、特性的には不十分であり、４μｍの厚さで、電子移動度は、５０，０００ｃｍ2／Ｖｓと高い値ではあるが、ホール係数は、３２０ｃｍ3／Ｃ〜４８０ｃｍ3／Ｃ程度である。
通常、半導体膜の性能は、ホール係数を膜厚で割った値で評価される。膜厚で割るとその特性は、８００，０００ｃｍ2／Ｃ〜１，２００，０００ｃｍ2／Ｃとなる。この数値は、欠陥起因のキャリアを多く含んでいることを示している。高い電子移動度を利用した磁気抵抗効果素子には適用が可能であるが、欠陥が問題となるホール素子やトランジスタなどへの応用は困難である。また、磁気抵抗効果素子においても、ｎ型のドーパントをドープすると温度特性を改善出来ることは公知であるが、元のキャリアが多いため、ドープすると抵抗が小さくなりすぎてしまい、上述したＩｎＳｂ膜では実質的にドープによる温度特性改善は困難である。
これらの対策として、例えば、特許文献２に開示されているように、まず、Ｓｉ基板上にＧａＡｓ層を形成し、このＧａＡｓ層上にＩｎＳｂ膜を形成することによって、１μｍでホール係数が約３７０ｃｍ3／Ｃであり、膜厚で割ると３，７００，０００ｃｍ2／Ｃと大幅にＩｎＳｂ膜の特性を改善することができる。しかしながら、ＧａＡｓ層をＳｉ基板上に形成するには、ＩｎＳｂ膜を形成するより高い温度が必要であり、トランジスタなどへの応用のためには、Ｓｉ基板上に直接ＩｎＳｂ膜を形成した方がより好ましい。以上のように、Ｓｉ基板上に、直接、良質の活性層となる化合物半導体を形成する必要があるが、従来技術では困難な状況であった。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、Ｓｉ基板上にＩｎＳｂなどの化合物半導体膜を直接形成することを可能にし、ホール素子、磁気抵抗素子などの磁気センサや赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に図るようにした化合物半導体積層体及びその製造方法並びに半導体デバイスを提供することにある。
特開平７−２４９５７７号公報 国際公開ＷＯ２００４／０７７５８５号パンフレット
１９９６年のＮａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．４２ Ｎｏ．４ Ｐ８４−Ｐ９２のＰ８６ 表面科学Ｖｏｌ．２０、Ｎｏ．１０ｐｐ６８０−６８４（１９９９）
発明者らが鋭意検討を進めた結果、まず、水素で終端したＳｉ基板上にＡｓを先行して照射し、次いで、化合物半導体構成物質を前記Ｓｉ基板上に照射することにより、極めて良質の化合物半導体膜をＳｉ基板上に形成できることを見出した。
ＩｎＳｂ膜を例に取ると、通常、ＩｎＳｂ膜をＳｉ基板上に形成する場合、例えば、非特許文献１に開示されているように、単純な１段階成長では多結晶膜にしかならないとされているが、本発明の製造方法を用いれば、基板温度を成長中に一定とした１段階成長でも、初期成長を低温で行う２段階成長でも、単結晶化された良質なＩｎＳｂ膜が得られることを確認し、本発明を実現するに至った。
本発明は、このような目的を達成するためになされたもので、本発明の化合物半導体積層体は、Ｓｉ基板上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）を直接形成してなる化合物半導体積層体において、前記化合物半導体層と前記Ｓｉ基板の界面にＡｓが存在することを特徴とする。
また、前記化合物半導体層が、活性層であることを特徴とする。
また、前記化合物半導体が、単結晶薄膜であることを特徴とする。
また、前記Ｓｉ基板が、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする。
また、前記活性層の膜厚が、０．１μｍ以上５μｍ以下であることを特徴とする。
また、化合物半導体積層体の表面積が、１５ｃｍ２以上であることを特徴とする。
また、あらゆる位置における化合物半導体層の結晶の質が均一であることを特徴とする。
また、本発明の化合物半導体積層体の製造方法は、Ｓｉ基板上に化合物半導体を形成する化合物半導体積層体の製造方法において、前記Ｓｉ基板を水素終端させ、終端された水素が、脱離する前に、該Ｓｉ基板上にＡｓを先行して照射して、次いで、終端された水素が、脱離する前に、化合物半導体の構成物質の照射を行い、化合物半導体を形成することを特徴とする。
また、Ｓｉ基板上に化合物半導体を形成する化合物半導体積層体の製造方法において、前記Ｓｉ基板を水素終端させ、次いで、該Ｓｉ基板上に直接Ａｓを照射せずに、雰囲気にＡｓを存在させ、終端された水素が、脱離する前に、化合物半導体の構成物質の照射を行い、化合物半導体を形成することを特徴とする。
また、前記化合物半導体の構成物質をＳｉ基板に照射して薄膜を形成した後に、前記Ｓｉ基板の温度を上昇させ、次いで、前記化合物半導体の構成物質を照射することを特徴とする。
また、前記Ｓｉ基板が、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする。
また、本発明の半導体デバイスは、上述した化合物半導体積層体にオーミック電極が形成されてなることを特徴とする。
また、前記半導体デバイスが、電子デバイス，磁気センサ，ホール素子，光デバイスのいずれかであることを特徴とする。
本発明において、１段階成長においても極めて良質な化合物半導体膜が得られた理由は、先行して照射したＡｓが、化合物半導体膜とＳｉ基板の界面に存在することに起因すると考えられる。Ａｓは先行して照射しており、ＩｎＳｂ成膜の前にＡｓの供給はやめているにもかかわらず、得られた化合物半導体膜の深さ方向の元素解析を行うと、化合物半導体とＳｉの界面にＡｓを含むことが確認できた。さらに、Ｓｉ基板に直接Ａｓを照射せずに、雰囲気にＡｓを存在させるだけでも、同様に化合物半導体とＳｉの界面にＡｓを含むことを確認できた。また、高分解能透過電子線回折法（ＨＲＴＥＭ；Ｈｉｇｈ−ｒｅｓｏｌｕｔｉｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）で断面評価を行うと、通常の１段階成長したものは、Ｓｉ基板と化合物半導体膜の界面からすでに多結晶であり、加えて、多くの欠陥が見られるが、Ａｓを先行して照射して形成した化合物半導体膜に関しては、Ｓｉ基板と化合物半導体膜の界面は、原子レベルでスムースに結合しており、界面に非晶質や多結晶は見られなかった。また、欠陥もＡｓ先行照射無しのものと比べると、著しく少ない傾向を示す。これらのことより、Ａｓが、化合物半導体膜とＳｉ基板の界面を良好にしたと考えられる。
本発明の化合物半導体活性層は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂ，ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）等が好ましい例である。
本発明の化合物半導体膜の厚さは、特に制限は無いが、通常、０．１μｍ以上５μｍ以下であり、好ましくは、０．２μｍ以上４μｍ以下であり、さらに好ましくは、０．３μｍ以上３μｍ以下であり、最も好ましくは０．３５μｍ〜１．５μｍである。基板材料は、Ｓｉのバルク単結晶基板又は最上層がＳｉである薄膜基板であり、（１１１）、（１００）は好ましい面方位である。
Ｓｉ単結晶層は水素で終端されていることが必要である。水素で終端する方法に、特に制限は無いが、非特許文献２などに示されているように、通常は、水素終端処理は、フッ化アンモニウム水溶液やフッ化水素水溶液に洗浄したＳｉ基板を浸漬することにより、行なうのが一般的である。
化合物半導体単結晶膜とは、Ｓｉ基板の面方位と、化合物半導体膜の面方位が、基板に平行、垂直方向いずれも同じである状況をいう。通常、高分解能Ｘ線回折法や、高分解能透過電子線回折法（ＨＲＴＥＭ；Ｈｉｇｈ−ｒｅｓｏｌｕｔｉｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）で単結晶膜であることの確認が出来る。
化合物半導体膜とＳｉ基板の界面のＡｓは、Ｓｉまたは化合物半導体のIII属元素と結合していると考えられる。本発明で、界面にＡｓがあるにもかかわらず、Ｓｉ上に直接形成されたと表現しているが、その意味は,第３番目の化合物半導体が一定以上の厚さで、層状に形成されているような３層構造ではないということである。３層構造の場合、各層の最小厚さは、少なくとも格子定数の１０倍程度以上なければ、層としての機能を発現しないと考えられ、厚さにして通常は１０ｎｍ以上を層と判断することが多いが、本願発明の界面に存在するＡｓは、局部的に存在する。通常、ＨＲＴＥＭでＳｉと化合物半導体基板の界面を観察した場合、基板のステップも含んで数原子層あり、厚さにして２ｎｍ前後の領域が界面と考えられるがその範囲に局在的にＡｓが存在する。
化合物半導体とＳｉの界面にＡｓが存在することの確認は、二次イオン質量分析（ＳＩＭＳ）で確認が可能である。ＳＩＭＳにおいて界面の位置は、化合物半導体膜の構成元素の強度が１／２になる点、またはＳｉの強度が１／２になる点、あるいはこれらの２点の中点とする場合や、界面に多く存在することが明らかである元素（通常、ＭＢＥや蒸着で形成した化合物半導体と基板との界面には、ＣやＯが多く含まれる）の強度が最大となる点と定義することが一般的である。本願発明の構造を解析した場合、通常は、前述の一般的な定義の界面のいずれかの近傍にＡｓの極大値が観察されるが、測定条件によっては、前述の定義の界面からＡｓの極大値がシフトして現れるケースもある。この場合も活性層にAsが存在すると判断することができる。
界面におけるＡｓの有無の判定は、界面におけるＡｓの強度が化合物半導体膜中におけるＡｓの強度より高い場合は、界面にＡｓが存在すると判断できる。界面におけるＡｓの強度が、化合物半導体膜中におけるＡｓの強度よりも高いことの判定は、数値的には、例えば、界面のＡｓの強度が、界面付近の化合物半導体膜中のＡｓの平均強度に、統計変動によるバラツキの標準偏差σの２倍を加えた値よりも高いことで判定できる。しかし、実際には、σの２倍を加えた値よりも小さい場合でも、ＳＩＭＳデータをグラフ化して目視により判断し、Ａｓが活性層より高いと判断されれば、界面にＡｓが存在すると判断できる。平均強度は、化合物半導体中のＡｓのプロファイルが大きく変化せずほぼ一定となっている領域で求める。
なお、ノイズなどで強度が高くなることもあるので、このようなノイズは排除する必要があるが、このようなノイズの場合は１点のみで高くなる確率が高いことから、例えば、１点または２点のみで強度が高くなるような場合は、ノイズと判断できる。
ＳＩＭＳの装置、及び測定条件は、例えば、ＡＴＯＭＩＫＡ社製 ＳＩＭＳ４１００、１次イオン種はＣｓ＋、加速エネルギー２ｋｅＶ、１次イオン電流８ｎＡ、１次イオンビーム入射角度６０ｄｅｇ（垂直が０）、スキャン幅は２００μｍ、検出イオン種は、Ａｓと、化合物半導体を構成する元素のイオン、基板を構成する元素のイオン、またはそれらのクラスタイオンや１次イオンとのクラスタイオンであり、例えば、化合物半導体膜がＩｎＳｂで基板がＳｉである場合は７５Ａｓ−，１２１Ｓｂ−，３０Ｓｉ２ −などである。例えば、ＣＡＭＥＣＡ社製 ＩＭＳ−６ｆ型、１次イオン種Ｃｓ＋、ビーム電流約３０ｎＡ、加速電圧３ｋＶ、走査領域１２５（μｍ×μｍ）、検出領域：３０μｍφ、検出イオンは、Ａｓと、化合物半導体を構成する元素のイオン、基板を構成する元素のイオン、またはそれらのクラスタイオンや１次イオンとのクラスタイオンであり、例えば、化合物半導体膜がＩｎＳｂで基板がＳｉである場合は、１３３Ｃｓ７５Ａｓ＋，１３３Ｃｓ１６Ｏ＋，１３３Ｃｓ１１３Ｉｎ＋，１３３Ｃｓ１２１１２１Ｓｂ＋、１３３Ｃｓ３０Ｓｉ＋である。例えば、ＵＬＶＡＣ ＰＨＩ社製 ＡＤＥＰＴ １０１０、１次イオン種はＣｓ＋加速エネルギーは、２５０ｅＶ、１次イオン電流は２５ｎＡ、入射角度は７５ｄｅｇ（垂直が０）、スキャン幅は５００μｍ、検出イオン種はＡｓと、化合物半導体を構成する元素のイオン、基板を構成する元素のイオン、またはそれらのクラスタイオンや１次イオンとのクラスタイオンであり、例えば、化合物半導体膜がＩｎＳｂで基板がＳｉである場合は、７５Ａｓ−，１２１Ｓｂ−，３０Ｓｉ２ −等が代表的例であるが、上記のみに制限されるものではない。
なお、素子の大きさや構造によっては、ＳＩＭＳの測定条件として上記条件が採用できない場合がある。その場合は、できるだけ低エネルギーで界面のＡｓのプロファイルが拡がらない条件で、Ｉｎ，Ｓｂ，Ｓｉ，Ａｓのプロファイルがモニター可能なイオンを検出できる条件であれば良い。
Ａｓの先行照射時間（Ａｓのみを照射する時間）は、上限はないが、通常、０．５秒以上６０秒以下が良く用いられる。Ａｓを照射する前に，水素でターミネートした基板を高温で処理して、水素を除去し、クリーンなＳｉ再配列表面を得て、その上に、化合物半導体を形成することが、一般的に行なわれているが、本発明においては、ターミネートされた水素が、脱離する前に、Ａｓ照射、及び,初期成長または本成長を開始することがポイントである。Ａｓ先行照射後,通常は,48時間以内にＩｎＳｂの形成を行うが、一時間以内に行う事が多い。照射量は、イオンゲージでフラックスを測定した場合、１０−４〜１０−９Ｔｏｒｒが通常である。また、Ａｓ先行照射は、直接Ｓｉ基板に照射しない場合でも効果を発揮する。この場合には，雰囲気に存在するＡｓがＳｉ基板とＡｓを含まない化合物半導体基板の界面に取り込まれる。雰囲気に存在するＡｓはイオンゲージで測定した場合、通常１Ｘ１０−１０ｍｂａｒより多く、好ましくは１Ｘ１０−９ｍｂａｒより多く、さらに好ましくは、３Ｘ１０−９ｍｂａｒより多い条件が良い。
Ａｓはガス状で、雰囲気に存在するため、通常の四重極質量分析器でその存在の確認が可能である。また、ガス状であるため、結晶成長時に均一性が良く、大きな面積の基板上でも均一な結晶成長が可能になる。すなわち、面積が、１５ｃｍ２以上の面積でも、あらゆる位置における化合物半導体層の結晶の質が均一とすることが可能である。ここでいう、あらゆる位置とは、例えば、直径４インチの面積が、約７９ｃｍ２の化合物半導体層を例に取ると、中心及び基板の端から、５ｍｍ内側の複数の場所での電子移動度が、ばらつきをσとした場合に、平均±１０％以内に±３σが入るという状況である。
本願発明を達成するのに最も適した成膜法は、分子線エピタキシー法（ＭＢＥ）であるが、通常の蒸着や、アトミックレイヤーエピタキシー法などでも可能であり、特に制限は無い。化合物半導体膜の成長は、上述したＡｓ照射温度で、１段階成長をしても良いし、基板温度を上げて２段階成長しても良い。また、オーミック電極は、Ａｕ／Ｐｔ／Ｔｉなどの公知の多層電極でも良いし、単層の金属でも良い。
本発明によれば、Ｓｉ基板上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）である活性層を直接形成してなる化合物半導体積層体において、活性層とＳｉ基板の単結晶層の界面にＡｓが存在するので、Ｓｉ基板上にＩｎＳｂ膜を形成することを可能にし、ホール素子や磁気抵抗素子などの磁気センサや、赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に可能とした。
図１は、本発明の化合物半導体積層体の断面構造模式図である。 図２は、本発明の化合物半導体積層体の実施例１に係る製造方法を説明するための工程フロー図である。 図３は、本発明の化合物半導体積層体の実施例２に係る製造方法を説明するための工程フロー図である。 図４は、本発明の化合物半導体積層体の実施例３に係る製造方法を説明するための工程フロー図である。 図５は、高分解能ＳＩＭＳの測定結果を示す図である。 図６は、本発明の化合物半導体積層体の実施例４に係る製造方法を説明するための工程フロー図である。
以下、図面を参照して本発明の実施例について説明する。
図１は、本発明の化合物半導体積層体の断面構造模式図で、図中符号１はＳｉ基板、２はＩｎＳｂ膜（化合物半導体層）を示している。本発明の化合物半導体積層体は、Ｓｉ基板１上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）が直接形成されている。この化合物半導体層２とＳｉ基板１の単結晶層の界面にＡｓが存在している。
化合物半導体は、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）であることが望ましい。また、化合物半導体は、ＩｎｘＧａｙＡｌｚN（ｘ、ｙ、ｚ：０以上１以下）であることが望ましい。また、化合物半導体は、単結晶薄膜であることが望ましい。
また、Ｓｉ基板１は、バルク単結晶基板又は最上層がＳｉである薄膜基板であることが望ましい。また、Ｓｉ基板１の（１１１）または（１００）に等価な面が、このＳｉ基板１の表面と平行であることが望ましい。さらに、活性層の膜厚が、０．１μｍ以上５μｍ以下であることが望ましい。
［実施例１］
図２は、本発明の化合物半導体積層体の実施例１に係る製造方法を説明するための工程フロー図である。まず、直径４インチの（１１１）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｉａｌ）装置にＳｉ基板１を導入した。３９０℃で、先ず、先行してＡｓを３秒照射する（ステップＳ２１）。Ａｓの照射量は,イオンゲージで測定したフラックスで１０−５Ｔｏｒｒ台とした。
次いで、Ａｓの供給をやめて、一秒以内にＩｎ及びＳｂを供給開始し（ステップＳ２２）ＩｎＳｂ膜厚換算で、約５０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４２０℃まで上げた後に（ステップＳ２３）、トータル膜厚が、０．８μｍとなるようにＩｎＳｂ膜２を形成した（ステップＳ２４）。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、１．６６×１０１２／ｃｍ２、電子移動度は、４１，５００ｃｍ２／Ｖｓであった。ホール係数は、電子の電荷をｅ、キャリア濃度をＮとすると１／（ｅｎ）となる。ここで得られたＩｎＳｂ膜３のホール係数（Ｒｈ）を計算すると３０３ｃｍ３／Ｃとなり、Ｒｈを膜厚で割ると３，８００，０００ｃｍ２／Ｃとなる。上述した特許文献１で開示されている値は、８００，０００ｃｍ２／Ｃ〜１，２００，０００ｃｍ２／Ｃであり、従来報告されている値より、３倍以上改善されていることが確認できた。すなわち、本発明による化合物半導体積層体は、界面の欠陥が著しく少ないことを示しており、これを用いる事により、界面の欠陥が多いと形成が困難であった、ホール素子や、光、電子デバイスの形成が可能になったことが確認できた。また、ＩｎＳｂ膜２の外観はミラーであり、光学顕微鏡で評価すると、きわめて平坦であることが確認された。
このＩｎＳｂ膜２を高分解能透過電子線回折（ＨＲＴＥＭ）で評価した。その結果、Ｓｉ基板１とＩｎＳｂ膜２の間に、多結晶や非晶質が無く、ＩｎＳｂが単結晶膜であることが確認できた。また、高分解能ＳＩＭＳ（ＳＩＭＳ；Ｓｅｃｏｎｄａｒｙ ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ；二次イオン質量分析計）の測定結果を図５に示す。測定条件は以下のとおりである。ＡＴＯＭＩＫＡ社製 ＳＩＭＳ４１００、１次イオン種はＣｓ＋、加速エネルギー２ｋｅＶ、１次イオン電流８ｎＡ、１次イオンビーム入射角度６０ｄｅｇ（垂直が０）、スキャン幅は２００μｍ、検出イオン種は７５Ａｓ−，１２１Ｓｂ−，３０Ｓｉ２ −である。この図５で、Ｓｂの強度が１／２になり、Ｓｉの強度が１／２になる点がおおむね一致しているが、そこが、ＩｎＳｂ膜２とＳｉ基板１の界面と判断できる。界面において、Ａｓは極大となっており、ＩｎＳｂ膜中におけるＡｓの強度の２倍をはるかに上回っており、数十倍の強度を示していることがわかる。
［比較例１］
直径４インチの（１１１）Ｓｉ基板を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ）装置にＳｉ基板を導入した。基板温度４２０℃で、Ａｓの先行照射を行わずに、Ｉｎ，Ｓｂを供給し、０．７μｍのＩｎＳｂ膜を形成した。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、３．５×１０１２／ｃｍ２、電子移動度は、８，４００ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜のホール係数（Ｒｈ）を計算すると１２４ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると１，７７０，０００ｃｍ２／Ｃとなり、実施例と比べてはるかに劣る結果となった。この膜を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶の存在が確認でき、ＩｎＳｂは単結晶になっていないことが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓは検出されなかった。
［実施例２］
図３は、本発明の化合物半導体積層体の実施例２に係る製造方法を説明するための工程フロー図である。まず、直径４インチの（１１１）Ｓｉ基板を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ）装置にＳｉ基板１を導入した。先ず、基板温度４２０℃で、Ａｓを先行して３秒照射する（ステップＳ３１）。Ａｓの照射量は,イオンゲージで測定したフラックスで１０−５Ｔｏｒｒ台とした。
次いで、Ａｓの供給をやめて１秒以内にＩｎ，Ｓｂを供給し（ステップＳ３２）、０．７μｍのＩｎＳｂ膜２を形成した（ステップＳ３３）。Ａｓ照射からＩｎＳｂ膜２の成長終了まで、基板温度は、４２０℃のままで行った。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は，１．６５×１０１２／ｃｍ２、電子移動度は、３３，２００ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜２のホール係数（Ｒｈ）を計算すると２６５ｃｍ3／Ｃとなる。Ｒｈを膜厚で割ると３，８００，０００ｃｍ２／Ｃとなり、上述した特許文献１に示されている値の８００，０００ｃｍ２／Ｃ〜１，２００，０００ｃｍ２／Ｃと比べて２倍以上良好であることが確認できた。また、比較例よりも良好であることが確認できた。
このＩｎＳｂ膜２を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶や非晶質が無く、ＩｎＳｂが単結晶膜であることが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓが検出された。
［実施例３］
図４は、本発明の化合物半導体積層体の実施例３に係る製造方法を説明するための工程フロー図である。まず、直径４インチの（１１１）Ｓｉ基板を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ）装置にＳｉ基板１を導入した。先ず、基板温度３００℃で、Ａｓを先行して３秒照射する（ステップＳ４１）。この時、Ａｓの照射量は、イオンゲージで測定したフラックスで１０−５Ｔｏｒｒ台とした。Ａｓ先行照射終了後、一時間経過した後に、次いで、ＩｎとＳｂを５０ｎｍとなる厚さ分だけ同時に照射して（ステップＳ４２）、次いで、基板温度を４２０℃まで上げた後に（ステップＳ４３）、Ｉｎ，Ｓｂを供給し（ステップ４４）、トータルで１μｍのＩｎＳｂ膜２を形成した（ステップＳ４５）。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は，２．１×１，０１２／ｃｍ２、電子移動度は、４９，２００ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜２のホール係数（Ｒｈ）を計算すると２９８ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると２，９８０，０００ｃｍ２／Ｃとなり、上述した特許文献１に示されている値の８００，０００ｃｍ２／Ｃ〜１，２００，０００ｃｍ２／Ｃと比べて２倍以上良好であることが確認できた。また、比較例よりも良好であることが確認できた。
このＩｎＳｂ膜２を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶や非晶質が無く、ＩｎＳｂが単結晶膜であることが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓが検出された。
［実施例４］
図６は、本発明の化合物半導体積層体の実施例４に係る製造方法を説明するための工程フロー図である。まず、直径４インチの（１１１）Ｓｉ基板を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ）装置にＳｉ基板１を導入した。Ｓｉ基板を成長室に導入する前に、Ａｓを１０秒成長室に供給した（ステップＳ６１）。Ａｓは、イオンゲージで測定したフラックスで１０−５Ｔｏｒｒ台とした。続いて、成長室に前記Ｓｉ基板を導入した（ステップＳ６２）。次いで、基板温度を２００℃まで昇温した後に（ステップＳ６３）、Ｉｎを４秒、ＩｎＡｓ換算で、1ｎｍの厚さとなる量を照射した（ステップＳ６４）。Ｉｎ照射寸前のＡｓの圧力は、1ｘ１０−８ｍｂａｒであった。次いで、基板温度を３００℃まで昇温し（ステップＳ６５）、ＩｎとＳｂを５０ｎｍとなる厚さ分だけ同時に照射して（ステップＳ６６）、次いで、基板温度を４２０℃まで上げた後に（ステップＳ６７）、Ｉｎ，Ｓｂを供給し（ステップ６８）、トータルで０．７μｍのＩｎＳｂ膜２を形成した（ステップＳ６９）。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は，１．１×１，０１２／ｃｍ２、電子移動度は、４７，６１０ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜２のホール係数（Ｒｈ）を計算すると３９８ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると５，６８０，０００ｃｍ２／Ｃとなり、上述した特許文献１に示されている値の８００，０００ｃｍ２／Ｃ〜１，２００，０００ｃｍ２／Ｃと比べて４倍以上良好であることが確認できた。また、比較例よりも良好であることが確認できた。
このＩｎＳｂ膜２を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶や非晶質が無く、ＩｎＳｂが単結晶膜であることが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓが検出された。
また、電子移動度の分布を測ると平均±3σは平均±10％内であった。
［比較例２］
図６の工程フローで、ステップ６１のみを省いて,実施例４と同じ実験を行なった。すなわち、まず、直径４インチの（１１１）Ｓｉ基板を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー（ＭＢＥ）装置にＳｉ基板１を導入した。次いで、基板温度を２００℃まで昇温した後に、Ｉｎを４秒、ＩｎＡｓ換算で、1ｎｍの厚さとなる量を照射した。次いで、基板温度を３００℃まで昇温し、ＩｎとＳｂを５０ｎｍとなる厚さ分だけ同時に照射して、次いで、基板温度を４２０℃まで上げた後に、Ｉｎ，Ｓｂを供給し、トータルで０．７μｍのＩｎＳｂ膜２を形成した。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、２．８１×１０１２／ｃｍ２、電子移動度は、８，９５７ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜のホール係数（Ｒｈ）を計算すると１５６ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると２，２２０，０００ｃｍ２／Ｃとなり、実施例４と比べてはるかに劣る結果となった。電子移動度も実施例４と比べて遥かに劣る結果であった。この膜を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶の存在が確認でき、ＩｎＳｂが単結晶になっていないことが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓは検出されなかった。
［実施例５］
図２と同じ工程フロー図で、（１００）Ｓｉ基板を用いた実施例を行なった。すなわち、 まず、直径４インチの（１００）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー装置にＳｉ基板１を導入した。３９０℃で、先ず、先行してＡｓを３秒照射する。Ａｓの照射量は,イオンゲージで測定したフラックスで１０−５Ｔｏｒｒ台とした。次いで、Ａｓの供給をやめて、一秒以内にＩｎ，及びＳｂを供給開始し、ＩｎＳｂ膜厚換算で、約５０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４２０℃まで上げた後に、トータル膜厚が、０．７μｍとなるようにＩｎＳｂ膜２を形成した。ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は，１．２×１，０１２／ｃｍ２、電子移動度は、３３，０００ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜２のホール係数（Ｒｈ）を計算すると３６５ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると５，２１０，０００ｃｍ２／Ｃとなり、上述した特許文献１に示されている値の８００，０００ｃｍ２／Ｃ〜１，２００，０００ｃｍ２／Ｃと比べて４倍以上良好であることが確認できた。また、比較例よりも良好であることが確認できた。
このＩｎＳｂ膜２を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶や非晶質が無く、ＩｎＳｂが単結晶膜であることが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓが検出された。また、電子移動度の分布を測ると平均±3σは平均±10％内であった。
［比較例３］
図２の工程フローで、ステップ２１のみを省いて、実施例５と同じ実験を行なった。すなわち、まず、直径４インチの（１００）Ｓｉ基板１を洗浄後、１ｗｔ％のフッ化水素酸で処理して水素終端させた。次いで、分子線エピタキシー装置にＳｉ基板１を導入した。３９０℃で、Ｉｎ，及びＳｂを供給開始し、ＩｎＳｂ膜厚換算で、約５０ｎｍとなる厚さ分だけ、Ｉｎ，Ｓｂの供給を行った。更に、基板温度を４２０℃まで上げた後に、トータル膜厚が、０．７μｍとなるようにＩｎＳｂ膜２を形成した。
ＩｎＳｂ膜２の電気特性は、公知のファンデルポー法で測定した。その結果、シートキャリア濃度は、３．６×１０１２／ｃｍ２、電子移動度は、５，４５０ｃｍ２／Ｖｓであった。得られたＩｎＳｂ膜のホール係数（Ｒｈ）を計算すると１２１ｃｍ３／Ｃとなる。Ｒｈを膜厚で割ると１，７４０，０００ｃｍ２／Ｃとなり、実施例５と比べてはるかに劣る結果となった。電子移動度も実施例５と比べて遥かに劣る結果であった。この膜を高分解の透過電子線回折（ＨＲＴＥＭ）、高分解能ＳＩＭＳ（ＳＩＭＳ）で評価した。ＨＲＴＥＭより、Ｓｉ基板１の界面とＩｎＳｂ膜２の間に、多結晶の存在が確認でき、ＩｎＳｂが単結晶になっていないことが確認できた。また、ＳＩＭＳの結果から、Ｓｉ基板１とＩｎＳｂ膜２の界面にＡｓ含有層は検出されなかった。
本発明は、化合物半導体積層体及びその製造方法並びに半導体デバイスに関するもので、Ｓｉ基板上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）である活性層を直接形成してなる化合物半導体積層体において、活性層とＳｉ基板の単結晶層の界面にＡｓが存在するので、Ｓｉ基板上にＩｎＳｂ膜を形成することを可能にし、ホール素子や磁気抵抗素子などの磁気センサや、赤外センサなどの光デバイス、トランジスタなどの電子デバイスへの応用展開を工業的に可能とした。

Claims (12)

  1. Ｓｉ基板上に、ＩｎｘＧａｙＡｌｚＳｂ（ｘ、ｙ、ｚ：０以上１以下）からなる化合物半導体を直接形成してなる化合物半導体積層体において、前記化合物半導体と前記Ｓｉ基板の界面にＡｓが局在的に存在することを特徴とする化合物半導体積層体。
  2. 前記化合物半導体が、単結晶薄膜であることを特徴とする請求項１に記載の化合物半導体積層体。
  3. 前記Ｓｉ基板が、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする請求項１または２に記載の化合物半導体積層体。
  4. 前記活性層の膜厚が、０．１μｍ以上５μｍ以下であることを特徴とする請求項１乃至３のいずれかに記載の化合物半導体積層体。
  5. 前記化合物半導体積層体の表面積が、１５ｃｍ２以上であることを特徴とする請求項１乃至４のいずれかに記載の化合物半導体積層体。
  6. あらゆる位置における化合物半導体層の結晶の質が均一であることを特徴とする請求項５記載の化合物半導体積層体。
  7. Ｓｉ基板上に化合物半導体を形成する化合物半導体積層体の製造方法において、
    前記Ｓｉ基板を水素終端させ、終端された水素が、脱離する前に、該Ｓｉ基板上にＡｓを先行して照射して、次いで、終端された水素が、脱離する前に、化合物半導体の構成物質の照射を行い、化合物半導体を形成することを特徴とする化合物半導体積層体の製造方法。
  8. Ｓｉ基板上に化合物半導体を形成する化合物半導体積層体の製造方法において、
    前記Ｓｉ基板を水素終端させ、次いで、該Ｓｉ基板上に直接Ａｓを照射せずに、雰囲気にＡｓを存在させ、終端された水素が、脱離する前に、化合物半導体の構成物質の照射を行い、化合物半導体を形成することを特徴とする化合物半導体積層体の製造方法。
  9. 前記化合物半導体の構成物質を前記Ｓｉ基板に照射して薄膜を形成した後に、前記Ｓｉ基板の温度を上昇させ、次いで、前記化合物半導体の構成物質を照射することを特徴とする請求項７又は８に記載の化合物半導体積層体の製造方法。
  10. 前記Ｓｉ基板が、バルク単結晶基板又は最上層がＳｉである薄膜基板であることを特徴とする請求項７，８又は９に記載の化合物半導体積層体の製造方法。
  11. 請求項１乃至６のいずれかに記載の化合物半導体積層体にオーミック電極が形成されてなることを特徴とする半導体デバイス。
  12. 前記半導体デバイスが、電子デバイス，磁気センサ，ホール素子，光デバイスのいずれかであることを特徴とする請求項１１に記載の半導体デバイス。
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