JP2006114802A - Ｉｉｉ−ｖ族半導体層に上部層が積層されている構造体とその製造方法 - Google Patents
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Abstract
【課題】 ＧａＮ層２４の表面に上部層が積層されている構造体を製造するときに、ＧａＮ層２４の表面が損傷することなく、その表面に形成されている自然酸化膜の酸化ガリウム膜を除去する。
【解決手段】 ＧａＮ層２４の表面に酸化シリコンからなるＳｉＯ２層２６が積層されている構造体を製造する方法であり、ＧａＮ層２４の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、そのアンモニアガスに曝露されたＧａＮ層２４の表面にＳｉＯ２層２６を積層する積層工程を備えていることを特徴としている。
【選択図】 図１
【解決手段】 ＧａＮ層２４の表面に酸化シリコンからなるＳｉＯ２層２６が積層されている構造体を製造する方法であり、ＧａＮ層２４の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、そのアンモニアガスに曝露されたＧａＮ層２４の表面にＳｉＯ２層２６を積層する積層工程を備えていることを特徴としている。
【選択図】 図１
Description
本発明は、III-Ｖ族半導体層の表面に、例えば酸化シリコン層あるいは不純物を含有する導電性のポリシリコン層等の上部層が積層されている構造体に関する。この種の構造体は、例えばＭＯＳＦＥＴ、ＩＧＢＴ、ＨＥＭＴ、あるいはダイオード等の半導体装置や、各種のセンサー機能等を発揮するマイクロマシン装置等に好適に利用することができる。本発明はこの種の構造体を製造する方法にも関する。
ＧａＮ層（III-Ｖ族半導体層の一例）を用意し、その表面を加工して半導体装置やマイクロマシン装置等を製造することがある。ＧａＮ層の表面には、酸化ガリウム（典型的にはＧａ２Ｏ３である）からなる自然酸化膜が形成されている。この自然酸化膜が形成されている状態のままで、ＧａＮ層の表面を加工して上記の装置を得た場合、その装置の特性が劣化するという問題がある。
例えば、半導体装置を製造する場合、ＧａＮ層の表面に酸化シリコン層（ＳｉＯ２）からなる絶縁層を形成し、その絶縁層の表面にＭＯＳＦＥＴのためのゲート電極を形成したい場合がある。ところが、ＧａＮ層と絶縁層の間に自然酸化膜が存在していると、ＧａＮ層と絶縁層との界面における界面電荷密度や界面準位密度等が大きくなってしまう。このためにＧａＮ層と絶縁層の界面を移動するキャリアの移動度が低下するという問題が生じる。あるいは、半導体装置を製造する場合、ＧａＮ層の表面に不純物を含有するポリシリコン層からなる電極を形成したいことがある。ところが、ＧａＮ層と電極の間に自然酸化膜が存在していると、オーミック性が低下してしまう。このため、オーミック性に優れた半導体装置を得ることが困難となる。
特許文献１は、プラズマ状態のアンモニアガスを用いて、ＧａＮ層の表面をエッチングする技術を開示している。特許文献１の技術では、アンモニアガスを用いてプラズマエッチングすることによって、ＧａＮ層の表面に形成されている自然酸化膜を除去する。
特開２００１−２７４１４０号公報
例えば、半導体装置を製造する場合、ＧａＮ層の表面に酸化シリコン層（ＳｉＯ２）からなる絶縁層を形成し、その絶縁層の表面にＭＯＳＦＥＴのためのゲート電極を形成したい場合がある。ところが、ＧａＮ層と絶縁層の間に自然酸化膜が存在していると、ＧａＮ層と絶縁層との界面における界面電荷密度や界面準位密度等が大きくなってしまう。このためにＧａＮ層と絶縁層の界面を移動するキャリアの移動度が低下するという問題が生じる。あるいは、半導体装置を製造する場合、ＧａＮ層の表面に不純物を含有するポリシリコン層からなる電極を形成したいことがある。ところが、ＧａＮ層と電極の間に自然酸化膜が存在していると、オーミック性が低下してしまう。このため、オーミック性に優れた半導体装置を得ることが困難となる。
特許文献１は、プラズマ状態のアンモニアガスを用いて、ＧａＮ層の表面をエッチングする技術を開示している。特許文献１の技術では、アンモニアガスを用いてプラズマエッチングすることによって、ＧａＮ層の表面に形成されている自然酸化膜を除去する。
ところが、プラズマエッチングによってＧａＮ層の表面に形成されている自然酸化膜を除去すると、ＧａＮ層の表面が荒れてしまう。特許文献１では、ＧａＮ層の表面の荒れを低減するために低電力でプラズマエッチングすることが有効であるとしている（特許文献１の段落［００１８］を参照）。しかしながら、低電力で処理したとしても、高エネルギー状態にあるプラズマ状態のアンモニアガスを用いる限り、ＧａＮ層の表面の荒れを回避することはできない。ＧａＮ層の表面が荒れてしまうと、その後に上部層を積層して形成する装置の特性が劣化してしまう。
本発明は、III-Ｖ族半導体層の表面を荒らさないで、表面に形成されている自然酸化膜を除去する技術に関する。この技術を用いると、従来の技術では製造することができなかったIII-Ｖ族半導体層を含む構造体を実現することが可能となる。
本発明は、III-Ｖ族半導体層の表面を荒らさないで、表面に形成されている自然酸化膜を除去する技術に関する。この技術を用いると、従来の技術では製造することができなかったIII-Ｖ族半導体層を含む構造体を実現することが可能となる。
III-Ｖ族半導体層の表面に形成されている自然酸化膜は極めて安定している。このために、自然酸化膜を除去するには、高エネルギー状態にあるプラズマ状態のアンモニアガスを用いてプラズマエッチング処理する必要があると考えられていた。実際に、III-Ｖ族半導体層をアンモニア溶液に浸漬しても、自然酸化膜を除去することができない。
ところが本発明者らは、非プラズマ状態にあるアンモニアを含むガスにIII-Ｖ族半導体層の表面を曝すことによって、III-Ｖ族半導体層の表面に形成されている自然酸化膜を除去できることを見出した。しかもこの方法によると、III-Ｖ族半導体層の表面の荒れを抑制できることも見出した。本発明は、従来常識から逸脱した現象を見出したことによって創作された。
本発明は、III-Ｖ族半導体層の表面に上部層が積層されている構造体を製造する方法に関する。この方法は、上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、前記ガスに曝露されたIII-Ｖ族半導体層の表面に上部層を積層する積層工程とを備えている。
曝露工程では、非プラズマ状態のアンモニアのみを単独で用いることが好ましいが、アンモニアの還元作用が無くならない限り、他の種類のガスが混在していてもよい。上部層には様々な材料を用いることができる。典型的には半導体、絶縁体、あるいは金属等を用いることができる。III-Ｖ族半導体層の裏面には、他の材料からなる基板等が形成されていてもよい。
上記の製造方法によると、III-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝すことによって、その表面に形成されている自然酸化膜を除去することができる。この際にIII-Ｖ族半導体層の表面が荒れることが抑制される。清浄で平坦なIII-Ｖ族半導体層の表面に上部層を積層形成することができる。
ところが本発明者らは、非プラズマ状態にあるアンモニアを含むガスにIII-Ｖ族半導体層の表面を曝すことによって、III-Ｖ族半導体層の表面に形成されている自然酸化膜を除去できることを見出した。しかもこの方法によると、III-Ｖ族半導体層の表面の荒れを抑制できることも見出した。本発明は、従来常識から逸脱した現象を見出したことによって創作された。
本発明は、III-Ｖ族半導体層の表面に上部層が積層されている構造体を製造する方法に関する。この方法は、上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、前記ガスに曝露されたIII-Ｖ族半導体層の表面に上部層を積層する積層工程とを備えている。
曝露工程では、非プラズマ状態のアンモニアのみを単独で用いることが好ましいが、アンモニアの還元作用が無くならない限り、他の種類のガスが混在していてもよい。上部層には様々な材料を用いることができる。典型的には半導体、絶縁体、あるいは金属等を用いることができる。III-Ｖ族半導体層の裏面には、他の材料からなる基板等が形成されていてもよい。
上記の製造方法によると、III-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝すことによって、その表面に形成されている自然酸化膜を除去することができる。この際にIII-Ｖ族半導体層の表面が荒れることが抑制される。清浄で平坦なIII-Ｖ族半導体層の表面に上部層を積層形成することができる。
曝露工程を８００℃以上で行うことが好ましい。この場合の温度は、III-Ｖ族半導体層の表面温度をいう。
８００℃以上で曝露工程を実施すると、自然酸化膜を除去するのに要する時間をおよそ１時間以内に短縮することができる。曝露工程に要する時間を短くすることができる。
８００℃以上で曝露工程を実施すると、自然酸化膜を除去するのに要する時間をおよそ１時間以内に短縮することができる。曝露工程に要する時間を短くすることができる。
III-Ｖ族半導体層は、ＧａＮ系半導体層であることが好ましい。ここでいうＧａＮ系半導体層は、ＧａＮ半導体層に、１種類ないしは複数種類の他のIII族原子が混在している半導体、あるいは１種類ないしは複数種類の他のＶ族原子が混在している半導体、あるいはそれらの組合せである。
ＧａＮ系半導体層である場合、曝露工程を１０００℃以下で行うことが好ましい。ＧａＮ系半導体層を高温に加熱すると、ＧａＮ系半導体層の表面から窒素が解離するという現象が生じるようになる。本発明の製造方法では、アンモニアを含むガスを用いているので、アンモニアを含むガスから供給される窒素によってＧａＮ系半導体層の表面から解離する窒素を補充することができる。曝露工程の温度が１０００℃以下の範囲であれば、単位時間当たりに解離する窒素の量よりも、単位時間当たりにアンモニアガスから補充される窒素の量が優位となる。ＧａＮ系半導体層の表面から窒素が減少するという事態を回避することができる。
ＧａＮ系半導体層である場合、８００℃以上で１０００℃以下の温度で曝露工程を実施することが好ましい。この範囲であると、量産に適用可能な時間内に、表面を荒らすことなく、また表面から窒素を解離させることなく、ＧａＮ系半導体層の表面から自然酸化膜を除去することができる。
ＧａＮ系半導体層である場合、８００℃以上で１０００℃以下の温度で曝露工程を実施することが好ましい。この範囲であると、量産に適用可能な時間内に、表面を荒らすことなく、また表面から窒素を解離させることなく、ＧａＮ系半導体層の表面から自然酸化膜を除去することができる。
III-Ｖ族半導体層の表面に酸化シリコン層を積層することがある。本方法をこの場合に適用すると、III-Ｖ族半導体層と酸化シリコン層との間の界面電荷密度や界面準位密度等を小さくすることができる。
III-Ｖ族半導体層の表面に電極を積層することがある。この場合には、III-Ｖ族半導体層の表面に不純物を含有するアモルファスシリコン層を積層し、その後にアニール処理する工程を実施することが好ましい。
アニール処理を実施することによって、アモルファス状態のシリコンは多結晶状態に変化し、導電性を得る。このときに、上部のシリコン層からIII-Ｖ族半導体層内に向けてシリコン原子が拡散するという現象が生じる。これにより、多結晶シリコン層に接するIII-Ｖ族半導体層にシリコンが高濃度に拡散した領域が形成される。III-Ｖ族半導体層と多結晶シリコン層からなる電極のオーミック特性が改善される。
アニール処理を実施することによって、アモルファス状態のシリコンは多結晶状態に変化し、導電性を得る。このときに、上部のシリコン層からIII-Ｖ族半導体層内に向けてシリコン原子が拡散するという現象が生じる。これにより、多結晶シリコン層に接するIII-Ｖ族半導体層にシリコンが高濃度に拡散した領域が形成される。III-Ｖ族半導体層と多結晶シリコン層からなる電極のオーミック特性が改善される。
本発明は、III-Ｖ族半導体層をチャンバー内に維持した状態で、自然酸化膜を除去し、引続いて上部層を積層することが好ましい。
上部に酸化シリコン層を積層する場合には、ＣＶＤ（Chemical Vapor Deposition）装置のチャンバー内に上部層積層前のIII-Ｖ族半導体層を収容する工程と、そのチャンバー内において上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程と、その後にそのチャンバー内においてＣＶＤ法を実施して前記ガスに曝されたIII-Ｖ族半導体層の表面に酸化シリコン層を積層する工程を備えている製造方法を採用することができる。
上記の製造方法によると、ＣＶＤ装置のチャンバー内において、曝露工程と上部層の積層工程を連続して実施することができる。したがって、曝露工程で自然酸化膜を除去したIII-Ｖ族半導体層を酸素に曝さないうちに、酸化シリコン層を積層することができる。
上部に酸化シリコン層を積層する場合には、ＣＶＤ（Chemical Vapor Deposition）装置のチャンバー内に上部層積層前のIII-Ｖ族半導体層を収容する工程と、そのチャンバー内において上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程と、その後にそのチャンバー内においてＣＶＤ法を実施して前記ガスに曝されたIII-Ｖ族半導体層の表面に酸化シリコン層を積層する工程を備えている製造方法を採用することができる。
上記の製造方法によると、ＣＶＤ装置のチャンバー内において、曝露工程と上部層の積層工程を連続して実施することができる。したがって、曝露工程で自然酸化膜を除去したIII-Ｖ族半導体層を酸素に曝さないうちに、酸化シリコン層を積層することができる。
上部に多結晶シリコン層を積層する場合には、ＣＶＤ装置のチャンバー内に上部層積層前のIII-Ｖ族半導体層を収容する工程と、そのチャンバー内で上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程と、ＣＶＤ法を実施して前記ガスに曝されたIII-Ｖ族半導体層の表面に不純物を含有するアモルファスシリコン層の上部層を積層する工程と、その後にアニール処理する工程を備えている製造方法を採用することができる。
本発明で製造されるIII-Ｖ族半導体層を含む構造体は、III-Ｖ族半導体層と、そのIII-Ｖ族半導体層の表面に積層されているシリコンを含有する上部層を備えている。本発明で製造される構造体は、上部層と接するIII-Ｖ族半導体層の表面に、シリコンが高濃度で拡散しているｎ型の不純物高濃度拡散領域が形成されていることを特徴とする。
一般的に、III-Ｖ族半導体層に不純物が拡散されている領域を製造する場合には、イオン注入法によってIII-Ｖ族半導体層内にイオンを注入し、その後に活性化をする。しかしながら、活性化させようとしても、III-Ｖ族半導体層内に注入されたイオンは非常に高温でなければ活性化しないことが知られている。このために、III-Ｖ族半導体層の場合には、不純物が高濃度に拡散している領域を形成することが不可能であった。
本発明の製造方法を利用すると、アモルファスシリコン層からIII-Ｖ族半導体層内に向けてシリコン原子を拡散させることができ、ｎ型不純物が高濃度に拡散した領域を形成することができる。すなわち、ｎ型不純物高濃度拡散領域を備えているIII-Ｖ族半導体層を得るができる。上記のIII-Ｖ族半導体層を含む構造体は、本発明によって始めて製造可能となったものである。
一般的に、III-Ｖ族半導体層に不純物が拡散されている領域を製造する場合には、イオン注入法によってIII-Ｖ族半導体層内にイオンを注入し、その後に活性化をする。しかしながら、活性化させようとしても、III-Ｖ族半導体層内に注入されたイオンは非常に高温でなければ活性化しないことが知られている。このために、III-Ｖ族半導体層の場合には、不純物が高濃度に拡散している領域を形成することが不可能であった。
本発明の製造方法を利用すると、アモルファスシリコン層からIII-Ｖ族半導体層内に向けてシリコン原子を拡散させることができ、ｎ型不純物が高濃度に拡散した領域を形成することができる。すなわち、ｎ型不純物高濃度拡散領域を備えているIII-Ｖ族半導体層を得るができる。上記のIII-Ｖ族半導体層を含む構造体は、本発明によって始めて製造可能となったものである。
本発明によると、III-Ｖ族半導体層の表面を荒らさないで、その表面に形成されている自然酸化膜を除去することができる。そのために、III-Ｖ族半導体層と上部層の接触性が改善された構造体を実現することができる。
実施例の主要な特徴を列記する。
（形態１） 上部層は絶縁層である。
（形態２） 形態１の絶縁層は、ＣＶＤ法によって形成可能であるのが好ましい。
（形態３） 絶縁層には、例えば酸化シリコン層（ＳｉＯ２）を好適に利用することができる。
（形態４） 上部層は導電層である。
（形態５） 形態５の導電層は、ＣＶＤ法によって形成可能であるのが好ましい。
（形態６） 導電層には、例えばポリシリコン層（Poly−Ｓｉ）を好適に利用することができる。
（形態１） 上部層は絶縁層である。
（形態２） 形態１の絶縁層は、ＣＶＤ法によって形成可能であるのが好ましい。
（形態３） 絶縁層には、例えば酸化シリコン層（ＳｉＯ２）を好適に利用することができる。
（形態４） 上部層は導電層である。
（形態５） 形態５の導電層は、ＣＶＤ法によって形成可能であるのが好ましい。
（形態６） 導電層には、例えばポリシリコン層（Poly−Ｓｉ）を好適に利用することができる。
（第１実施例）
第１実施例では、ＧａＮ層の表面に酸化シリコン層（ＳｉＯ２）からなる上部層を形成する例を説明する。図１に、製造手順のうちの主要な手順を示す。図２に、製造する構造体の要部断面図を模式的に示す。
まず、サファイア基板２２上に不純物濃度が約３×１０１７cm−３のｎ型のＧａＮ層２４が形成されている半導体層を用意する。この段階では、ＧａＮ層２４の表面に、他の工程で使用した有機物が残留している汚染や、ごみ、ちり等が付着している粒子状の汚染や、金属等の無機物の汚染が存在している。さらに、ＧａＮ層２４の表面には、酸化ガリウム（典型的にはＧａ２Ｏ３である）からなる自然酸化膜が形成されている。
まず、図１に示すように、これら汚染物質を取り除くために洗浄工程を実施する。第１に、ＧａＮ層２４の表面に対して、キャロス洗浄処理を約１０分間実施する。キャロス洗浄処理では、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）が４：１の組成比の薬品を使用する。キャロス洗浄処理では、硫酸と過酸化水素水の強力な酸化力によって、残留している有機物汚染等を除去することができる。
次に、ＧａＮ層２４の表面に対して、ＳＣ−１洗浄処理を約１０分間実施する。ＳＣ−１洗浄処理では、水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素水と水（Ｈ２Ｏ）が１：１：５と組成比の薬品を使用する。ＳＣ−１洗浄処理では、付着している粒子状汚染等を除去することができる。
次に、ＧａＮ層２４の表面に対して、ＳＣ−２洗浄処理を約１０分間実施する。ＳＣ−２洗浄処理では、塩酸（ＨＣｌ）と過酸化水素水と水が１：１：５の組成比の薬品を使用する。ＳＣ−２洗浄処理では、金属等の無機物汚染等を除去することができる。
次に、ＤＨＦ洗浄処理を約２０分間実施する。ＤＨＦ洗浄処理では、フッ酸（ＨＦ）の濃度が約１％の水溶液を使用する。ＤＨＦ洗浄処理では、前記各洗浄処理で形成された化学的な酸化膜を除去することができる。
次に、純水を用いて、前記各洗浄処理において使用した薬品等の残留物を洗い流す。
第１実施例では、ＧａＮ層の表面に酸化シリコン層（ＳｉＯ２）からなる上部層を形成する例を説明する。図１に、製造手順のうちの主要な手順を示す。図２に、製造する構造体の要部断面図を模式的に示す。
まず、サファイア基板２２上に不純物濃度が約３×１０１７cm−３のｎ型のＧａＮ層２４が形成されている半導体層を用意する。この段階では、ＧａＮ層２４の表面に、他の工程で使用した有機物が残留している汚染や、ごみ、ちり等が付着している粒子状の汚染や、金属等の無機物の汚染が存在している。さらに、ＧａＮ層２４の表面には、酸化ガリウム（典型的にはＧａ２Ｏ３である）からなる自然酸化膜が形成されている。
まず、図１に示すように、これら汚染物質を取り除くために洗浄工程を実施する。第１に、ＧａＮ層２４の表面に対して、キャロス洗浄処理を約１０分間実施する。キャロス洗浄処理では、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）が４：１の組成比の薬品を使用する。キャロス洗浄処理では、硫酸と過酸化水素水の強力な酸化力によって、残留している有機物汚染等を除去することができる。
次に、ＧａＮ層２４の表面に対して、ＳＣ−１洗浄処理を約１０分間実施する。ＳＣ−１洗浄処理では、水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素水と水（Ｈ２Ｏ）が１：１：５と組成比の薬品を使用する。ＳＣ−１洗浄処理では、付着している粒子状汚染等を除去することができる。
次に、ＧａＮ層２４の表面に対して、ＳＣ−２洗浄処理を約１０分間実施する。ＳＣ−２洗浄処理では、塩酸（ＨＣｌ）と過酸化水素水と水が１：１：５の組成比の薬品を使用する。ＳＣ−２洗浄処理では、金属等の無機物汚染等を除去することができる。
次に、ＤＨＦ洗浄処理を約２０分間実施する。ＤＨＦ洗浄処理では、フッ酸（ＨＦ）の濃度が約１％の水溶液を使用する。ＤＨＦ洗浄処理では、前記各洗浄処理で形成された化学的な酸化膜を除去することができる。
次に、純水を用いて、前記各洗浄処理において使用した薬品等の残留物を洗い流す。
次に、前記の洗浄工程を経たサファイア層２２とＧａＮ層２４の半導体層を、ＣＶＤ（Chemical Vapor Deposition）処理装置のチャンバー内に収容する。
まず、チャンバー内を約３０分間真空引きして略真空状態にする。
次に、チャンバー内の圧力が約５０Ｐａの状態に維持して、チャンバー内にアンモニアガス（ＮＨ３）を５００sccmの流量で約２０分間供給する。アンモニアガスはプラズマ化されていない。これにより、ＧａＮ層２４の表面は、非プラズマ状態のアンモニアガスに曝されることになる。本明細書では、この処理を曝露工程という。このときのチャンバー内の雰囲気温度は約８３０℃である。この温度は、ＧａＮ層２４の表面の温度と略一致する。後述の特性評価において詳細するように、このアンモニアガスによる曝露工程によって、ＧａＮ層２４の表面に形成されている酸化ガリウム（自然酸化膜）が除去される。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約４５Ｐａの状態に維持して、チャンバー内に一酸化窒素ガス（Ｎ２Ｏ）を約８００sccmの流量で約３分間供給する。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内にシランガス（ＳｉＨ４）が約２５sccmの流量であり、且つ一酸化窒素ガス（Ｎ２Ｏ）が約８００sccmの流量である状態で供給する。これによって、ＳｉＯ２層２６（High Temperature Oxide：高温酸化シリコン層：ＨＴＯ）を堆積する。このときのチャンバー内の雰囲気温度は約８３０℃であり、ＳｉＯ２（ＨＴＯ）層２６の成膜速度は１．５９nm/minである。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内に一酸化窒素ガス（Ｎ２Ｏ）を約８００sccmの流量で約２分間供給する。
次に、チャンバー内を約３０分間真空引きして、略真空状態にする。
次に、チャンバーを開放して、ＳｉＯ２（ＨＴＯ）成膜工程を終了する。
まず、チャンバー内を約３０分間真空引きして略真空状態にする。
次に、チャンバー内の圧力が約５０Ｐａの状態に維持して、チャンバー内にアンモニアガス（ＮＨ３）を５００sccmの流量で約２０分間供給する。アンモニアガスはプラズマ化されていない。これにより、ＧａＮ層２４の表面は、非プラズマ状態のアンモニアガスに曝されることになる。本明細書では、この処理を曝露工程という。このときのチャンバー内の雰囲気温度は約８３０℃である。この温度は、ＧａＮ層２４の表面の温度と略一致する。後述の特性評価において詳細するように、このアンモニアガスによる曝露工程によって、ＧａＮ層２４の表面に形成されている酸化ガリウム（自然酸化膜）が除去される。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約４５Ｐａの状態に維持して、チャンバー内に一酸化窒素ガス（Ｎ２Ｏ）を約８００sccmの流量で約３分間供給する。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内にシランガス（ＳｉＨ４）が約２５sccmの流量であり、且つ一酸化窒素ガス（Ｎ２Ｏ）が約８００sccmの流量である状態で供給する。これによって、ＳｉＯ２層２６（High Temperature Oxide：高温酸化シリコン層：ＨＴＯ）を堆積する。このときのチャンバー内の雰囲気温度は約８３０℃であり、ＳｉＯ２（ＨＴＯ）層２６の成膜速度は１．５９nm/minである。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内に一酸化窒素ガス（Ｎ２Ｏ）を約８００sccmの流量で約２分間供給する。
次に、チャンバー内を約３０分間真空引きして、略真空状態にする。
次に、チャンバーを開放して、ＳｉＯ２（ＨＴＯ）成膜工程を終了する。
次に、サファイア層２２とＧａＮ層２４とＳｉＯ２（ＨＴＯ）層２６の積層構造を、抵抗加熱蒸着装置のチャンバー内に収容する。
次に、メタルマスクの矩形状のパターンに沿って、ＳｉＯ２（ＨＴＯ）層２６上に面積が２．２×１０−３cm２のアルミニウム（Ａｌ）からなる第１電極３２を５０nmの厚みで形成する。
次に、ＳｉＯ２（ＨＴＯ）層２６の一部を剥離して、インジウム（Ｉｎ）からなる第２電極３４を形成する。
これらの工程を経て、図２に示す構造体を得ることができる。
次に、メタルマスクの矩形状のパターンに沿って、ＳｉＯ２（ＨＴＯ）層２６上に面積が２．２×１０−３cm２のアルミニウム（Ａｌ）からなる第１電極３２を５０nmの厚みで形成する。
次に、ＳｉＯ２（ＨＴＯ）層２６の一部を剥離して、インジウム（Ｉｎ）からなる第２電極３４を形成する。
これらの工程を経て、図２に示す構造体を得ることができる。
得られた構造体の高周波の容量―電圧特性（以下、Ｃ−Ｖ特性という）を評価した。なお、構造体の形状は同一であるが、前記の曝露工程を実施しない構造体を別個用意して比較対象とした。図３（ａ）に本実施例の構造体のＣ−Ｖ特性の結果を示し、図３（ｂ）に比較対象の構造体の結果を示す。横軸は第１電極３２に印加する電圧（Ｖ）の大きさであり、縦軸は測定される容量（Ｃ）の大きさを最大容量（Ｃmax）で除した値である。測定周波数は１００ｋＨｚである。なお、参考として、図３には理論カーブ（点線で示す）を併せて表示する。理論カーブとは、ＧａＮ層２４とＳｉＯ２層２６の界面に、他の原子が混在しておらず、また歪み等が存在しないという理想的な界面を仮定したときに得られる結果である。
図３（ｂ）に示すように、曝露工程を実施しなかった場合は、理論カーブに対して大きな正のフラットバンドシフトが生じており、そのフラットバンドシフト電圧（Ｖfb）は約１１．７Ｖであった。このフラットバンドシフト電圧から界面電荷密度（Ｑss）を計算すると、その値は約３．４×１０１２cm−２である。この界面電荷密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用するには大きすぎる値である。一方、図３（ａ）に示すように、曝露工程を実施している場合は、理論カーブに近い結果が得られており、正のフラットバンドシフトは極めて小さい。フラットバンドシフト電圧（Ｖfb）は約１．６Ｖであった。このフラットバンドシフト電圧から界面電荷密度（Ｑss）を計算すると、その値は約１．６×１０１１cm−２である。この界面電荷密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用することが可能な値である。
図３（ｂ）に示すように、曝露工程を実施しなかった場合は、理論カーブに対して大きな正のフラットバンドシフトが生じており、そのフラットバンドシフト電圧（Ｖfb）は約１１．７Ｖであった。このフラットバンドシフト電圧から界面電荷密度（Ｑss）を計算すると、その値は約３．４×１０１２cm−２である。この界面電荷密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用するには大きすぎる値である。一方、図３（ａ）に示すように、曝露工程を実施している場合は、理論カーブに近い結果が得られており、正のフラットバンドシフトは極めて小さい。フラットバンドシフト電圧（Ｖfb）は約１．６Ｖであった。このフラットバンドシフト電圧から界面電荷密度（Ｑss）を計算すると、その値は約１．６×１０１１cm−２である。この界面電荷密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用することが可能な値である。
図４に、図３のＣ−Ｖ特性のデータから解析した界面準位密度（Ｎss）の結果を示す。解析にはターマン法を用いている。横軸が界面準位密度の大きさであり、縦軸がエネルギーレベルを示す。禁制帯幅（Ｅｇ）は３．４ｅＶであり、図中のＣ．Ｂは伝導帯を示し、図中Ｖ．Ｂは価電子帯を示す。図中１２は曝露工程を実施した構造体の結果であり、図中１４は曝露工程を実施していない比較対象の構造体の結果である。
図中１４の比較対象の構造体では、界面準位密度分布が約０．７ｅＶでピークを示し、その最大値は約１．９×１０１２cm−２ｅＶ−１であった。この界面準位密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用するには大きすぎる値である。一方、図中１２の本実施例の構造体では、界面準位密度分布が約０．３ｅＶと約０．７ｅＶでピークを示し、その最大値はいずれも１．８×１０１１cm−２ｅＶ−１であった。この界面準位密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用することが可能な値である。
この結果から、ＧａＮ層２４の表面にＳｉＯ２（ＨＴＯ）層２６を形成するのに先立って、アンモニアガスを用いる曝露工程を実施することによって、ＧａＮ層２４とＳｉＯ２（ＨＴＯ）層２６の界面の界面電荷密度や界面準位密度を小さくできることが判明した。これにより。例えばＧａＮ層２４をチャネル層とし、ＳｉＯ２（ＨＴＯ）層２６をゲート絶縁膜とし、第１電極３２をゲート電極とするＭＯＳ構造を備える半導体装置を形成した場合、チャネル層とゲート絶縁膜の界面特性が優れていることから、チャネル抵抗の小さい半導体装置を得ることができることが判明する。
図中１４の比較対象の構造体では、界面準位密度分布が約０．７ｅＶでピークを示し、その最大値は約１．９×１０１２cm−２ｅＶ−１であった。この界面準位密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用するには大きすぎる値である。一方、図中１２の本実施例の構造体では、界面準位密度分布が約０．３ｅＶと約０．７ｅＶでピークを示し、その最大値はいずれも１．８×１０１１cm−２ｅＶ−１であった。この界面準位密度の大きさは、例えば半導体装置のＭＯＳ構造に利用しようとした場合、ゲート絶縁膜として利用することが可能な値である。
この結果から、ＧａＮ層２４の表面にＳｉＯ２（ＨＴＯ）層２６を形成するのに先立って、アンモニアガスを用いる曝露工程を実施することによって、ＧａＮ層２４とＳｉＯ２（ＨＴＯ）層２６の界面の界面電荷密度や界面準位密度を小さくできることが判明した。これにより。例えばＧａＮ層２４をチャネル層とし、ＳｉＯ２（ＨＴＯ）層２６をゲート絶縁膜とし、第１電極３２をゲート電極とするＭＯＳ構造を備える半導体装置を形成した場合、チャネル層とゲート絶縁膜の界面特性が優れていることから、チャネル抵抗の小さい半導体装置を得ることができることが判明する。
（第２実施例）
第２実施例では、ＧａＮ層の表面にポリシリコン層からなる上部層を形成する例を説明する。図５に、製造手順のうち主要な手順を示す。図６に、製造する構造体の要部断面図を模式的に示す。
まず、サファイア基板１２２上に不純物濃度が３×１０−１７cm−３のｎ型のＧａＮ層１２４が形成されている半導体層を用意する。次に洗浄工程を実施する。図５に示すように、洗浄工程は第１実施例のそれと同一なので、ここでは説明を省略する。
洗浄工程が終了すると、次に電極形成工程へと移る。洗浄工程を経たサファイア層１２２とＧａＮ層１２４の半導体層を、ＣＶＤ（Chemical Vapor Deposition）処理装置のチャンバー内に収容する。
まず、チャンバー内を約３０分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内にアンモニアガス（ＮＨ３）を約５００sccmの流量で約２０分間供給する。これにより、ＧａＮ層１２４の表面は非プラズマ状態のアンモニアガスに曝される。本明細書では、この処理を曝露工程という。このときのチャンバー内の雰囲気温度は約８３０℃である。この温度は、ＧａＮ層１２４の表面の温度と略一致する。後述の特性評価において詳細するように、このアンモニアガスによる曝露工程によって、ＧａＮ層１２４の表面に形成されている酸化ガリウムの自然酸化膜が除去される。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約６Ｐａの状態を維持して、チャンバー内にジシランガス（Ｓｉ２Ｈ６）が約３００sccmの流量であり、且つホスフィンガス（ＰＨ３）を約２５０sccmの流量である状態で供給する。これにより、不純物が含有するアモルファス状態のシリコン層１３２（Doped Amorphous Si）が堆積する。このときのチャンバー内の雰囲気温度は５３０℃である。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、約８３０℃で約２０分間アニール処理を実施する。このアニール処理を実施することによって、アモルファス状態のシリコン層１３２は多結晶状態に変化して、ポリシリコン層１３２（Doped Poly Si）となる。このアニール処理のときに、シリコン層１３２からＧａＮ層１２４に向けて、シリコン原子が拡散するという現象が生じる。これにより、ＧａＮ層１２４とポリシリコン層１３２が接する領域のＧａＮ層１２４の表面に、高濃度にシリコンが拡散したｎ型の不純物高濃度拡散半導体領域が形成される。したがって、ＧａＮ層１２４とポリシリコン層１３２の電気的な接触性が向上する。
第２実施例では、ＧａＮ層の表面にポリシリコン層からなる上部層を形成する例を説明する。図５に、製造手順のうち主要な手順を示す。図６に、製造する構造体の要部断面図を模式的に示す。
まず、サファイア基板１２２上に不純物濃度が３×１０−１７cm−３のｎ型のＧａＮ層１２４が形成されている半導体層を用意する。次に洗浄工程を実施する。図５に示すように、洗浄工程は第１実施例のそれと同一なので、ここでは説明を省略する。
洗浄工程が終了すると、次に電極形成工程へと移る。洗浄工程を経たサファイア層１２２とＧａＮ層１２４の半導体層を、ＣＶＤ（Chemical Vapor Deposition）処理装置のチャンバー内に収容する。
まず、チャンバー内を約３０分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約５０Ｐａの状態を維持して、チャンバー内にアンモニアガス（ＮＨ３）を約５００sccmの流量で約２０分間供給する。これにより、ＧａＮ層１２４の表面は非プラズマ状態のアンモニアガスに曝される。本明細書では、この処理を曝露工程という。このときのチャンバー内の雰囲気温度は約８３０℃である。この温度は、ＧａＮ層１２４の表面の温度と略一致する。後述の特性評価において詳細するように、このアンモニアガスによる曝露工程によって、ＧａＮ層１２４の表面に形成されている酸化ガリウムの自然酸化膜が除去される。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、チャンバー内の圧力が約６Ｐａの状態を維持して、チャンバー内にジシランガス（Ｓｉ２Ｈ６）が約３００sccmの流量であり、且つホスフィンガス（ＰＨ３）を約２５０sccmの流量である状態で供給する。これにより、不純物が含有するアモルファス状態のシリコン層１３２（Doped Amorphous Si）が堆積する。このときのチャンバー内の雰囲気温度は５３０℃である。
次に、チャンバー内を約２分間真空引きして、略真空状態にする。
次に、約８３０℃で約２０分間アニール処理を実施する。このアニール処理を実施することによって、アモルファス状態のシリコン層１３２は多結晶状態に変化して、ポリシリコン層１３２（Doped Poly Si）となる。このアニール処理のときに、シリコン層１３２からＧａＮ層１２４に向けて、シリコン原子が拡散するという現象が生じる。これにより、ＧａＮ層１２４とポリシリコン層１３２が接する領域のＧａＮ層１２４の表面に、高濃度にシリコンが拡散したｎ型の不純物高濃度拡散半導体領域が形成される。したがって、ＧａＮ層１２４とポリシリコン層１３２の電気的な接触性が向上する。
次に、ＲＩＥ（Reactive Ion Etching）法等を用いてポリシリコン層１３２を加工し、面積が２．２×１０−３cm２の矩形状にする。
次に、露出しているＧａＮ層１２４の表面の一部に、インジウム（Ｉｎ）からなる電極１３４を形成する。
これらの工程を経て、図６に示す構造体を得ることができる。
次に、露出しているＧａＮ層１２４の表面の一部に、インジウム（Ｉｎ）からなる電極１３４を形成する。
これらの工程を経て、図６に示す構造体を得ることができる。
次に、得られた構造体のオーミック特性を評価した。なお、構造体の形状は同一であるが、前記の曝露工程を実施しない構造体を別個用意して比較対象とした。
図７に、ポリシリコン層１３２に印加する電圧の大きさと、そのときにポリシリコン層１３２と電極１３４間に流れる電流の大きさの関係を測定した結果を示す。図７（ａ）は、本実施例の構造体の結果であり、図７（ｂ）が比較対象の構造体の結果である。
図７（ｂ）に示すように、比較対象の構造体では、ポリシリコン層１３２に印加する電圧と、流れる電流との間に直線性が見られない。非オーミックな関係であるといえる。これは、ＧａＮ層１２４とポリシリコン層１３２の間に自然酸化膜である酸化ガリウムが存在しているからだと考えられる。一方、図７（ａ）に示すように、本実施例の構造体では、ポリシリコン層１３２に印加する電圧と流れる電流との間に直線性の関係が見られる。オーミックな関係であるといえる。
図７に、ポリシリコン層１３２に印加する電圧の大きさと、そのときにポリシリコン層１３２と電極１３４間に流れる電流の大きさの関係を測定した結果を示す。図７（ａ）は、本実施例の構造体の結果であり、図７（ｂ）が比較対象の構造体の結果である。
図７（ｂ）に示すように、比較対象の構造体では、ポリシリコン層１３２に印加する電圧と、流れる電流との間に直線性が見られない。非オーミックな関係であるといえる。これは、ＧａＮ層１２４とポリシリコン層１３２の間に自然酸化膜である酸化ガリウムが存在しているからだと考えられる。一方、図７（ａ）に示すように、本実施例の構造体では、ポリシリコン層１３２に印加する電圧と流れる電流との間に直線性の関係が見られる。オーミックな関係であるといえる。
図８に、得られた構造体のＧａＮ層１２４の表面の光学顕微鏡写真を示す。図８（ａ）は、本実施例の構造体の結果であり、図８（ｂ）が比較対象の構造体の結果である。光学顕微鏡写真の左上隅部には、ポリシリコン層１３２（Doped Poly Si：図中D-Poly-Siで示す）の一部が形成されている。このポリシリコン層１３２は透明であるので、ポリシリコン層１３２を通して、ポリシリコン層１３２とＧａＮ層１２４が接するＧａＮ層１２４側の表面の形状を見ることができる。
図８（ａ）に示すように、曝露工程を実施した本実施例の構造体では、その表面のモホロジー（凹凸の形状のことをいう）が劣化しているのが分かる。これは、曝露工程を実施することによって、ＧａＮ層１２４の表面に形成されている酸化ガリウムが還元除去され、ＧａＮ−Ｓｉ合金層が形成されたため考えられる。このモホロジーの劣化によって、ポリシリコン層１３２からＧａＮ層１２４に向けて、シリコン原子が拡散するという現象が生じていると考えられる。これにより、ＧａＮ層１２４とポリシリコン層１３２が接するＧａＮ層１２４の領域において、高濃度にシリコンが拡散したｎ型の不純物高濃度拡散半導体領域が形成される。したがって、ＧａＮ層１２４とポリシリコン層１３２のオーミック性が向上したのだと考えられる。
この結果から、ＧａＮ層１２４の表面にポリシリコン層１３２を形成するのに先立って、アンモニアガスを用いる曝露工程を実施することによって、ＧａＮ層１２４とポリシリコン層１３２のオーミック性を向上できることが判明した。これにより。例えばポリシリコン層１３２を電極とする半導体装置を形成した場合、オーミック性に優れた半導体装置を得ることができることが判明する。
図８（ａ）に示すように、曝露工程を実施した本実施例の構造体では、その表面のモホロジー（凹凸の形状のことをいう）が劣化しているのが分かる。これは、曝露工程を実施することによって、ＧａＮ層１２４の表面に形成されている酸化ガリウムが還元除去され、ＧａＮ−Ｓｉ合金層が形成されたため考えられる。このモホロジーの劣化によって、ポリシリコン層１３２からＧａＮ層１２４に向けて、シリコン原子が拡散するという現象が生じていると考えられる。これにより、ＧａＮ層１２４とポリシリコン層１３２が接するＧａＮ層１２４の領域において、高濃度にシリコンが拡散したｎ型の不純物高濃度拡散半導体領域が形成される。したがって、ＧａＮ層１２４とポリシリコン層１３２のオーミック性が向上したのだと考えられる。
この結果から、ＧａＮ層１２４の表面にポリシリコン層１３２を形成するのに先立って、アンモニアガスを用いる曝露工程を実施することによって、ＧａＮ層１２４とポリシリコン層１３２のオーミック性を向上できることが判明した。これにより。例えばポリシリコン層１３２を電極とする半導体装置を形成した場合、オーミック性に優れた半導体装置を得ることができることが判明する。
（第３実施例）
図９から図１６を用いて、ＭＯＳＦＥＴを製造する手順を説明する。
まず、図９に示すように、ＣＶＤ処理装置のチャンバー内に、ｐ型のＧａＮ層２５２を収容する。なお、ＧａＮ層２５２をチャンバー内に収容するのに先立って、前記の実施例と同一条件の洗浄工程により、ＧａＮ層２５２の表面を洗浄し、汚染物質を取り除いておく。
次に、第２実施例と同一条件によるアンモニアガスを用いた曝露工程を実施して、ＧａＮ層２５２の表面の酸化ガリウムの自然酸化膜を除去する。
次に、図１０に示すように、ＧａＮ層２５２の表面に不純物を含有するアモルファスシリコン層２５４を堆積する。なお、このアモルファスシリコン層２５４を堆積する条件は、第２実施例のそれと同一である。
次に、図１１に示すように、ＲＩＥ（Reactive Ion Etching）法等を利用して、アモルファスシリコン層２５４の一部を除去することによって、アモルファスシリコン層２５４を分断する。なお、分断されたアモルファスシリコン層２５４は、後に一対の主電極となる（例えば、紙面左側のアモルファスシリコン層２５４がソース電極となり、紙面右側のアモルファスシリコン層２５４がドレイン電極となる）。
次に、図１２に示すように、８３０℃で約２０分間アニール処理を実施する。このアニール処理によって、アモルファスシリコン層２５４はポリシリコン層２５４に変化する。このときに、アモルファスシリコン層２５４からＧａＮ層２５２内に向けて、シリコン原子が拡散するという現象が生じる。図１２に示すように、ＧａＮ層２５２とポリシリコン層２５４が接するＧａＮ層２５２側の領域に、高濃度にシリコンが拡散したｎ型不純物高濃度拡散半導体領域２５６が形成される。
次に、図１３に示すように、第１実施例と同一条件によって、ＧａＮ層２５２とポリシリコン層２５４の表面に、ＳｉＯ２層２６２を堆積する。
次に、図１４に示すように、不純物を含有するポリシリコンからなるゲート電極２６４をＳｉＯ２層２６２上に成膜した後に、一対の主電極２５４上に位置するＳｉＯ２層２６２及びゲート電極２６４を、ＲＩＥ法を利用して除去する。
次に、図１５に示すように、酸化シリコンからなる絶縁層２６６を成膜した後に、その絶縁層２６６の表面から紙面左右の一対の主電極２５４と紙面中央のゲート電極２６４まで到達するコンタクトホール２６６ａ、２６６ｂ、２６６ｃを形成する。
次に、図１６に示すように、このコンタクトホール２６６、２６６ｂ、２６６ｃを充填するアルミニウムからなるコンタクト電極２７２、２７３、２７４を形成する。形成されるコンタクト電極２７２、２７３、２７４のそれぞれは絶縁分離されており、紙面左側のコンタクト電極２７２は紙面左側の主電極２５４に接続され、紙面中央のコンタクト電極２７３は紙面中央のゲート電極２６４に接続され、紙面右側のコンタクト電極２７４は紙面右側の主電極２５４に接続される。
これらの工程を経て、ＭＯＳＦＥＴを得ることができる。
図９から図１６を用いて、ＭＯＳＦＥＴを製造する手順を説明する。
まず、図９に示すように、ＣＶＤ処理装置のチャンバー内に、ｐ型のＧａＮ層２５２を収容する。なお、ＧａＮ層２５２をチャンバー内に収容するのに先立って、前記の実施例と同一条件の洗浄工程により、ＧａＮ層２５２の表面を洗浄し、汚染物質を取り除いておく。
次に、第２実施例と同一条件によるアンモニアガスを用いた曝露工程を実施して、ＧａＮ層２５２の表面の酸化ガリウムの自然酸化膜を除去する。
次に、図１０に示すように、ＧａＮ層２５２の表面に不純物を含有するアモルファスシリコン層２５４を堆積する。なお、このアモルファスシリコン層２５４を堆積する条件は、第２実施例のそれと同一である。
次に、図１１に示すように、ＲＩＥ（Reactive Ion Etching）法等を利用して、アモルファスシリコン層２５４の一部を除去することによって、アモルファスシリコン層２５４を分断する。なお、分断されたアモルファスシリコン層２５４は、後に一対の主電極となる（例えば、紙面左側のアモルファスシリコン層２５４がソース電極となり、紙面右側のアモルファスシリコン層２５４がドレイン電極となる）。
次に、図１２に示すように、８３０℃で約２０分間アニール処理を実施する。このアニール処理によって、アモルファスシリコン層２５４はポリシリコン層２５４に変化する。このときに、アモルファスシリコン層２５４からＧａＮ層２５２内に向けて、シリコン原子が拡散するという現象が生じる。図１２に示すように、ＧａＮ層２５２とポリシリコン層２５４が接するＧａＮ層２５２側の領域に、高濃度にシリコンが拡散したｎ型不純物高濃度拡散半導体領域２５６が形成される。
次に、図１３に示すように、第１実施例と同一条件によって、ＧａＮ層２５２とポリシリコン層２５４の表面に、ＳｉＯ２層２６２を堆積する。
次に、図１４に示すように、不純物を含有するポリシリコンからなるゲート電極２６４をＳｉＯ２層２６２上に成膜した後に、一対の主電極２５４上に位置するＳｉＯ２層２６２及びゲート電極２６４を、ＲＩＥ法を利用して除去する。
次に、図１５に示すように、酸化シリコンからなる絶縁層２６６を成膜した後に、その絶縁層２６６の表面から紙面左右の一対の主電極２５４と紙面中央のゲート電極２６４まで到達するコンタクトホール２６６ａ、２６６ｂ、２６６ｃを形成する。
次に、図１６に示すように、このコンタクトホール２６６、２６６ｂ、２６６ｃを充填するアルミニウムからなるコンタクト電極２７２、２７３、２７４を形成する。形成されるコンタクト電極２７２、２７３、２７４のそれぞれは絶縁分離されており、紙面左側のコンタクト電極２７２は紙面左側の主電極２５４に接続され、紙面中央のコンタクト電極２７３は紙面中央のゲート電極２６４に接続され、紙面右側のコンタクト電極２７４は紙面右側の主電極２５４に接続される。
これらの工程を経て、ＭＯＳＦＥＴを得ることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２２、１２２：サファイア層
２４、１２４：ＧａＮ層
２６：ＳｉＯ２層
３２：第１電極
３４：第２電極
１３２：ポリシリコン層
１３４：電極
２４、１２４：ＧａＮ層
２６：ＳｉＯ２層
３２：第１電極
３４：第２電極
１３２：ポリシリコン層
１３４：電極
Claims (9)
- III-Ｖ族半導体層の表面に上部層が積層されている構造体を製造する方法であり、
上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、
前記ガスに曝露されたIII-Ｖ族半導体層の表面に上部層を積層する積層工程と、
を備えていることを特徴とする製造方法。 - 曝露工程を、８００℃以上で行うことを特徴とする請求項１の製造方法。
- III-Ｖ族半導体層が、ＧａＮ系半導体層であることを特徴とする請求項１又は２の製造方法。
- 曝露工程を、１０００℃以下で行うことを特徴とする請求項３の製造方法。
- 積層工程では、III-Ｖ族半導体層の表面に酸化シリコン層を積層することを特徴とする請求項１〜４のいずれかの製造方法。
- 積層工程では、III-Ｖ族半導体層の表面に不純物を含有するアモルファスシリコン層を積層し、
その後に、アニール処理する工程が付加されていることを特徴とする請求項１〜４のいずれかの製造方法。 - III-Ｖ族半導体層の表面に酸化シリコン層が積層されている構造体を製造する方法であり、
ＣＶＤ装置のチャンバー内に、上部層積層前のIII-Ｖ族半導体層を収容する工程と、
前記チャンバー内において、上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程と、
その後に、前記チャンバー内において、ＣＶＤ法によって、前記ガスに曝されたIII-Ｖ族半導体層の表面に酸化シリコン層を積層する工程と、
を備えていることを特徴とする製造方法。 - III-Ｖ族半導体層の表面に多結晶シリコン層が積層されている構造体を製造する方法であり、
ＣＶＤ装置のチャンバー内に上部層積層前のIII-Ｖ族半導体層を収容する工程と、
前記チャンバー内において、上部層積層前のIII-Ｖ族半導体層の表面を非プラズマ状態のアンモニアを含むガスに曝す工程と、
ＣＶＤ法によって、前記ガスに曝されたIII-Ｖ族半導体層の表面に不純物を含有するアモルファスシリコン層の上部層を積層する工程と、
その後に、アニール処理する工程と、
を備えていることを特徴とする製造方法。 - III-Ｖ族半導体層と、
そのIII-Ｖ族半導体層の表面に積層されているシリコンを含有する上部層を備え、
上部層と接するIII-Ｖ族半導体層の表面に、シリコンが高濃度で拡散しているｎ型の不純物高濃度拡散領域が形成されていることを特徴とする構造体。
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