JP2014029908A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】電流コラプスを低減することが可能な半導体装置などを提供すること。
【解決手段】半導体装置１は、第１半導体層１１を備える。第１半導体層１１とヘテロ接合している第２半導体層１２を備える。第２半導体層１２の表面の一部に接するソース電極２１を備える。第２半導体層１２の表面の一部に接しており、ソース電極２１から離れているドレイン電極２２を備える。第２半導体層１２の表面の一部に接しており、ソース電極２１とドレイン電極２２の間に位置しており、ソース電極２１とドレイン電極２２の双方から離れているｐ型の第３半導体層１３を備える。ドレイン電極２２と第３半導体層１３との間に位置する第２半導体層１２の表面に接するシリコン酸化膜層１４を備える。第２半導体層１２の表面とシリコン酸化膜層１４との間には、第２半導体層１２の自然酸化膜が存在していない。
【選択図】図１

Description

本明細書に開示される技術は、ｐ型の半導体層を利用したゲートを有する半導体装置および半導体装置の製造方法に関する。

特許文献１には、ｐＧａＮゲート型の、横型のＨＦＥＴ（Hetero-Junction-FET）が開示されている。従来技術に開示されている窒化物半導体装置は、基板と、ＧａＮからなるチャネル層と、ＡｌＧａＮからなるバリア層と、ｐ型ＧａＮからなるｐ型窒化物半導体層と、が順に積層されている構造を備える。ｐ型窒化物半導体層は、バリア層の一部に形成されている。ｐ型窒化物半導体層の両側方の領域に、ソース電極およびドレイン電極が形成されている。

特開２００５−２４４０７２号公報

ｐＧａＮゲート型のＨＦＥＴでは、電流コラプスが発生する場合がある。電流コラプスは、低電圧動作でのトランジスタのオン抵抗値と比べて、高電圧動作でのオン抵抗値が高くなってしまう現象である。電流コラプスの原因は、未だ解明されていないことが多い。本発明者らは、バリア層の表面の界面準位密度に着目した。本発明者らの検討の結果、このバリア層の表面の界面準位密度が高くなることで、この界面に電子がトラップされ、電流コラプスが発生することを突き止めた。

本明細書に記載されている技術は、上記の課題を解決する。すなわち本技術は、電流コラプスを低減することが可能な半導体装置および半導体装置の製造方法を提供することを目的としている。

本明細書に開示されている半導体装置は、第１半導体層、第２半導体層、ソース電極、ドレイン電極、第３半導体層、及びシリコン酸化膜層を備える。第２半導体層は、第１半導体層の表面とヘテロ接合している。ソース電極は、第２半導体層の表面の一部に接する。ドレイン電極は、第２半導体層の表面の一部に接しており、ソース電極から離れている。第３半導体層は、第２半導体層の表面の一部に接しており、ソース電極とドレイン電極の間に位置しており、ソース電極とドレイン電極の双方から離れており、ｐ型である。シリコン酸化膜層は、ドレイン電極と第３半導体層との間に位置する第２半導体層の表面に接する。第２半導体層の表面とシリコン酸化膜層との間には、第２半導体層の自然酸化膜が存在していない。

本明細書に開示されている半導体装置では、ドレイン電極と第３半導体層との間の領域において、第２半導体層の表面に第２半導体層の自然酸化膜が存在していない構成を備えている。これにより、当該領域の第２半導体層の表面における界面準位密度を低くすることができるため、電流コラプスを低減させることができる。また、当該領域の第２半導体層の表面がシリコン酸化膜層で覆われているため、第２半導体層の表面の自然酸化を防止することができる。よって、電流コラプスが低減する状態を維持することができる。

上記半導体装置では、第１半導体層、第２半導体層、及び第３半導体層が、窒化物半導体であることが好ましい。さらに、第１半導体層がＧａＮであり、第２半導体層がＡｌＧａＮであり、第３半導体層がｐ型のＧａＮであることが好ましい。これにより、ｐＧａＮゲート型のＨＦＥＴ（Hetero-Junction-FET）を形成することができる。

半導体装置の断面図を示す。 半導体装置の製造方法を説明するフローチャートである。 半導体装置の製造方法を説明する断面図である。 半導体装置の製造方法を説明する断面図である。 半導体装置の製造方法を説明する断面図である。 半導体装置の製造方法を説明する断面図である。 電流コラプスを説明する図である。

以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（特徴１） 本明細書に開示されている半導体装置は、第１半導体層、第２半導体層、ソース電極、ドレイン電極、第３半導体層、及びシリコン酸化膜層を備える。第１半導体層は、窒化物半導体である。第２半導体層は、窒化物半導体であり、第１半導体層の表面とヘテロ接合している。ソース電極は、第２半導体層の表面の一部に接する。ドレイン電極は、第２半導体層の表面の一部に接しており、ソース電極から離れている。第３半導体層は、第２半導体層の表面の一部に接しており、ソース電極とドレイン電極の間に位置しており、ソース電極とドレイン電極の双方から離れており、ｐ型の窒化物半導体である。シリコン酸化膜層は、ドレイン電極と第３半導体層との間に位置する第２半導体層の表面に接する。シリコン酸化膜層は、第２半導体層の表面を脱酸素雰囲気中において窒素を含むガスで処理した後に、その脱酸素雰囲気を維持しながら形成された層である。第２半導体層の表面において、エッチング等によるダメージによって、窒化物半導体を構成する窒素原子が抜けて未結合手が形成される場合がある。この場合、第２半導体層の表面の界面準位密度が高くなる。本明細書に開示されている半導体装置では、窒素を含むガスで処理することによって、未結合手に窒素原子を再結合させることができる。これにより、第２半導体層の表面の界面準位密度を低くすることが可能となる。また、窒素を含むガスによる処理後の第２半導体層の表面を酸素に曝さないようにして、第２半導体層の表面にシリコン酸化膜を形成することができる。これにより、第２半導体層の自然酸化膜が形成されてしまうことを防止することが可能となる。
（特徴２）窒素を含むガスは、アンモニアであることが好ましい。アンモニアガスは、窒素ガスなどに比して活性が高いため、第２半導体層の表面への各種の処理を効率よく行うことができる。
（特徴３）本明細書に開示されている半導体装置の製造方法は、第１半導体層の表面に第１半導体層とヘテロ接合する第２半導体層を形成する工程を備える。第２半導体層の表面にｐ型の第３半導体層を形成する工程を備える。第３半導体層の一部を除去し、第２半導体層を露出させる工程を備える。露出した第２半導体層の表面に形成されている第２半導体層の自然酸化膜を、脱酸素雰囲気中で除去する自然酸化膜除去工程を備える。自然酸化膜除去工程における脱酸素雰囲気を維持したまま、露出している第２半導体層の表面にシリコン酸化膜層を形成する工程を備える。第３半導体層を挟んで対向する位置に存在するシリコン酸化膜層の一部を除去して第２半導体層を露出させる工程を備える。露出している第２半導体層の一方の表面にソース電極を形成し、他方の表面にドレイン電極を形成する工程を備える。本明細書に開示されている半導体装置の製造方法では、第２半導体層の表面のうち、第３半導体層が形成されていない領域に、第２半導体層の自然酸化膜が存在していない半導体装置を形成することができる。これにより、これらの領域の第２半導体層の表面における界面準位密度を低くすることができるため、電流コラプスを低減させることができる。また、自然酸化膜除去工程によって自然酸化膜を除去した第２半導体層の表面を酸素に曝さないようにして、シリコン酸化膜層を形成することができる。これにより、第２半導体層の自然酸化膜が再度形成されてしまうことを防止できるため、電流コラプスを低減させることが可能となる。
（特徴４）本明細書に開示されている半導体装置の製造方法は、窒化物半導体の第１半導体層の表面に第１半導体層とヘテロ接合する窒化物半導体の第２半導体層を形成する工程を備える。第２半導体層の表面にｐ型の窒化物半導体の第３半導体層を形成する工程を備える。第３半導体層の一部を除去し、第２半導体層を露出させる工程を備える。露出した第２半導体層の表面を脱酸素雰囲気中において窒素を含むガスで処理する工程を備える。窒素を含むガスで処理する工程における脱酸素雰囲気を維持したまま、露出している第２半導体層の表面にシリコン酸化膜層を形成する工程を備える。第３半導体層を挟んで対向する位置に存在するシリコン酸化膜層の一部を除去して第２半導体層を露出させる工程を備える。露出している第２半導体層の一方の表面にソース電極を形成し、他方の表面にドレイン電極を形成する工程を備える。第２半導体層の表面において、第３半導体層の一部を除去する工程によるダメージによって、窒化物半導体を構成する窒素原子が抜けて未結合手が形成される場合がある。本明細書に開示されている半導体装置の製造方法では、窒素を含むガスで処理することによって、未結合手に窒素原子を再結合させることができる。これにより、第２半導体層の表面の界面準位密度を低くすることが可能となる。また、窒素を含むガスによる処理後の第２半導体層の表面を酸素に曝さないようにして、第２半導体層の表面にシリコン酸化膜を形成することができる。
（特徴５）窒素を含むガスで処理する工程は、アンモニアを含む雰囲気中でのアニール処理を備えていることが好ましい。アンモニアガスは、窒素ガスなどに比して活性が高い。また、雰囲気温度が高いほど、アンモニアガスの反応性を高めることができる。よって、第２半導体層の表面への各種の処理を効率よく行うことができる。
（特徴６）アニール工程で使用される温度は、第２半導体層の表面が荒れる臨界温度以下であることが好ましい。これにより、第２半導体層の表面へのダメージを抑えることができる。

＜接合型電界効果トランジスタ１の構造＞
まず、図１の断面図を参照して半導体装置１の概略構成を説明する。半導体装置１は、ｐＧａＮゲート型のＨＦＥＴである。基板１０は、サファイア（Ａｌ_２Ｏ_３）によって形成されている。なお、基板１０は、ＳｉやＳｉＣ基板であってもよい。基板１０の表面には、真性の化合物半導体であるｉ型の窒化ガリウムからなる、第１半導体層１１が形成されている。第１半導体層１１の表面には、化合物半導体であるＡｌＧａＮで形成されている、第２半導体層１２が積層されている。第１半導体層１１と第２半導体層１２とは、ヘテロ接合を形成している。第２半導体層１２はアルミニウム（Ａｌ）を含有しており、第２半導体層１２のバンドギャップは第１半導体層１１のバンドギャップより大きい。

第２半導体層１２の表面の一部には、ｐ型の化合物半導体であるｐＧａＮで形成されている、第３半導体層１３が積層されている。第３半導体層１３の上面には、ゲート電極２０が形成されている。また第２半導体層１２の表面には、第３半導体層１３を挟んで対向する位置に、ソース電極２１およびドレイン電極２２が形成されている。ゲート電極２０、ソース電極２１、ドレイン電極２２は、何れもアルミニウムを含んだ金属で形成されている。これらの電極は、熱処理（シンター）によって、半導体層とオーミック接合するように形成されている。第３半導体層１３は、ソース電極２１およびドレイン電極２２の双方から絶縁されているとともに、ソース電極２１とドレイン電極２２の間に伸びるチャネル領域に対向している。

ソース電極２１と第３半導体層１３との間の領域Ｒ１における第２半導体層１２の表面、ドレイン電極２２と第３半導体層１３との間の領域Ｒ２における第２半導体層１２の表面、第３半導体層１３の側面、第３半導体層１３の上面のうちゲート電極２０が形成されていない領域、の各々には、シリコン酸化膜層１４が形成されている。領域Ｒ１およびＲ２において、第２半導体層１２とシリコン酸化膜層１４との接合界面には、第２半導体層１２の自然酸化膜が存在していない。なお、第２半導体層１２の自然酸化膜は、典型的には、Ａｌ_２Ｏ_３やＧａ_２Ｏ_３を有する。一方、第２半導体層１２とソース電極２１との接合界面、第２半導体層１２とドレイン電極２２との接合界面、第２半導体層１２と第３半導体層１３との接合界面、の各々には、第２半導体層１２の自然酸化膜が存在する場合がある。

＜半導体装置１の製造方法＞
半導体装置１の製造方法を、図２〜図６を用いて説明する。図２は、製造方法を説明するフローチャートである。図３〜図６は、図１と同一断面における断面図である。

ステップＳ１において、まず、サファイアで形成された基板１０を用意する。有機金属気相エピタキシャル法を用いて、ｉ−ＧａＮからなる第１半導体層１１を、基板１０上に約２μｍの層厚で成膜する。ｉ−ＧａＮは、真性半導体である。このとき例えば、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)を用い、窒素原料としてアンモニアガス(ＮＨ_３)を用いてもよい。

ステップＳ２において、有機金属気相エピタキシャル法を用いて、第１半導体層１１の表面に、ＡｌＧａＮからなる第２半導体層１２を２５ｎｍの厚さで成膜する。アルミニウム原料には、例えば、トリメチルアルミニウム（ＴＭＡｌ）を用いても良い。

ステップＳ３において、有機金属気相エピタキシャル法を用いて、第２半導体層１２の表面に、ｐＧａＮからなる第３半導体層１３を１００ｎｍの厚さで成膜する。ｐ型の不純物材料には、例えば、シクロペンタジエニルマグネシウム（ＣＰ_２Ｍｇ）を用いてもよい。ステップＳ１〜Ｓ３により、図３に示す構造体が形成される。

ステップＳ４において、既知のフォトリソグラフィ技術およびドライエッチング技術を使用して、ゲート電極２０に対応する領域を残すように第３半導体層１３の一部がエッチングされる。ドライエッチングでは、高精度のエッチングが可能なＩＣＰ（Inductively Coupled Plasma）（誘導結合プラズマ）を用いても良い。これにより、図４に示す構造体が形成される。図４の構造体では、第２半導体層１２の表面の一部が露出している。

図４に示す構造体を大気中に晒すと、第２半導体層１２の露出している表面に、ＡｌＧａＮの自然酸化膜が必ず形成されてしまう。そこでステップＳ５において、第２半導体層１２の露出した表面に形成されているＡｌＧａＮの自然酸化膜を、脱酸素雰囲気中で除去する工程を行う。具体的に説明する。図４の構造体を、ＣＶＤ（Chemical Vapor Deposition）処理装置のチャンバ内に収容する。チャンバ内を略真空状態にした上で、チャンバ内にアンモニアガス（ＮＨ_３）を５００ｓｃｃｍの流量で約２０分間供給する。アンモニアガスはプラズマ化されていない。また、チャンバ内の雰囲気温度は約８３０℃とされる。チャンバ内の雰囲気温度は、第２半導体層１２の表面温度と略一致している。第２半導体層１２の露出した表面が非プラズマ状態のアンモニアガスに曝されることによって、第２半導体層１２の表面に形成されていたＡｌＧａＮの自然酸化膜が除去される。

ステップＳ６において、ステップＳ５における脱酸素雰囲気を維持したまま、第２半導体層１２の表面にシリコン酸化膜層１４を成膜する工程を行う。具体的に説明する。ステップＳ５の工程後、チャンバを開放することなく、チャンバ内を略真空状態にする。次に、約２５ｓｃｃｍの流量のシランガス（ＳｉＨ_４）と、約８００ｓｃｃｍの流量の一酸化窒素ガス（Ｎ_２Ｏ）をチャンバ内に供給する。また、チャンバ内の雰囲気温度を約８３０℃にする。これにより、ＨＴＯ（High Temperature Oxide：高温酸化シリコン層）からなるシリコン酸化膜層１４を堆積させることができる。シリコン酸化膜層１４の厚さは、１００μｍであってもよい。シリコン酸化膜層１４の成膜が終了すると、チャンバを開放して、ステップＳ６の工程を終了する。これにより、図５に示す構造体が形成される。

ステップＳ７において、既知のフォトリソグラフィ技術およびドライエッチング技術を使用して、ゲート電極２０、ソース電極２１、ドレイン電極２２に対応する領域のシリコン酸化膜層１４をエッチングして、第２半導体層１２を露出させる。ソース電極２１およびドレイン電極２２に対応する領域は、基板１０を上方から観測したときに、第３半導体層１３を挟んで対向する位置となる。これにより、図６に示す構造体が形成される。

ステップＳ８において、金属堆積法とフォトリソグラフィ技術を用いて、露出している第２半導体層１２の表面に、ゲート電極２０、ソース電極２１、ドレイン電極２２のそれぞれのアルミニウム電極を形成する。なおこれらの電極は、例えば、チタン（Ｔｉ）とニッケル（Ｎｉ）と金（Ａｕ）などの積層膜を堆積したものを利用してもよい。各電極を形成した後に、ＲＴＡ(Rapid Thermal Anneal)法によって熱処理を実施すると、各電極の半導体層に対する接触抵抗が低減され、オーミック接触が実現される。これにより、図１に示す半導体装置１が完成する。

＜半導体装置１の動作＞
本実施例に係る半導体装置１の動作を説明する。半導体装置１は、ノーマリオフ型の半導体装置として構成されている。例えば、ドレイン電極２２に５Ｖが印加され、ソース電極２１が接地された状態で、ゲート電極２０に０Ｖのゲート電圧Ｖｇを印加した状態では、第１半導体層１１と第２半導体層１２との接合界面のうちの第３半導体層１３の下方に位置する接合界面が空乏化され、２次元電子ガス層が発生しない。よって、半導体装置１がオフとされる。一方、半導体装置１がオフの状態から、ゲート電極２０に例えば５Ｖのゲート電圧Ｖｇを印加すると、第３半導体層１３の下方に位置する接合界面に２次元電子ガス層が形成され、第１半導体層１１と第２半導体層１２との接合界面の全領域に亘って２次元電子ガス層が発生する。これにより、半導体装置１は、ターンオンすることができる。

＜電流コラプスの説明＞
半導体装置１では、電流コラプスが発生する場合がある。電流コラプスは、低電圧動作での半導体装置１のオン抵抗値と比べて、高電圧動作でのオン抵抗値が高くなってしまう現象である。図７を用いて具体的に説明する。半導体装置１では、第１半導体層１１（ＧａＮ）と第２半導体層１２（ＡｌＧａＮ）との接合部近傍に、２次元電子ガス層３０が生成される。また半導体装置１では、第３半導体層１３のドレイン電極２２側の端部に、一番強い電界がかかる。この電界により、２次元電子ガス層３０の一部の電子３１は、第２半導体層１２のバリアをトンネルして、第２半導体層１２の表面に存在するトラップに捕獲される。すると、第２半導体層１２のトラップに捕獲された電子３１が２次元電子ガス層３０の電子を反発させるため、２次元電子ガス層３０の濃度が低下する。その結果、捕獲された電子３１の近傍に存在する２次元電子ガス層３０のオン抵抗が、上昇してしまう。

また、捕獲されていた電子３１がトラップから放出されることに応じて、２次元電子ガス層３０のオン抵抗は低下していく。そして、捕獲されていた全ての電子３１が放出されると、２次元電子ガス層３０のオン抵抗は元の状態に回復する。なお、トラップのエネルギは安定である（低い状態である）ため、ある程度の時間が経過することや、熱や電界などが印加されることがないと、捕獲された電子が放出されないという性質がある。

第２半導体層１２の表面にトラップが形成される第１の原因として、ＡｌＧａＮの自然酸化物が考えられる。第２半導体層１２の表面にＡｌＧａＮの自然酸化物が存在すると、第２半導体層１２の表面の界面準位密度が高くなる。界面準位密度が高くなると、トラップが形成される量が多くなる。

また、トラップが形成される第２の原因として、第２半導体層１２の表面に未結合手が存在することが考えられる。未結合手は、例えば、前述のステップＳ４におけるエッチングによるダメージによって、第２半導体層１２の表面から窒素原子が抜けることによって形成される。

＜半導体装置の特性評価＞
半導体装置１における、電流コラプスの低減効果の確認実験を行った。測定対象として、本明細書に開示されている半導体装置１、および、比較用の半導体装置を用意した。比較用の半導体装置は、シリコン酸化膜層１４が形成されていない点以外は、半導体装置１と同様の構造を備えている。そして、通常時のオン抵抗と、ストレス電圧を印加した直後のオン抵抗とを、半導体装置１および比較用の半導体装置の各々について測定した。測定回路は、ソース電極をＤＣ電源の−端子に接続し、ドレイン電極を負荷抵抗（１０ｋΩ）を介してＤＣ電源の＋端子に接続した構成を有している。オン抵抗は、ドレイン−ソース間電圧Ｖｄｓを、ドレイン電流Ｉｄで除して求めた。

オン抵抗の測定方法を具体的に説明する。まず、−５Ｖのゲート電圧Ｖｇを印加してゲートオフ状態とした状態で、ストレス電圧（ＤＣ：２００Ｖ）のドレイン電圧Ｖｄを１０秒間印加する。その後、ドレイン電圧Ｖｄを１Ｖに低下させて、ストレス電圧の印加を終了する。ストレス電圧の印加終了後、１０^−５ｓが経過した時点において、ゲート電圧Ｖｇを５Ｖへ上昇させてゲートをオンさせ、オン抵抗をオシロスコープで測定する。１０^−５ｓの経過後にオン抵抗を測定する理由は、半導体装置を実際に駆動させる際に想定される周波数（１００ｋＨｚ）下で、電流コラプスを測定するためである。

比較用の半導体装置では、ストレス電圧印加後のオン抵抗が、通常時のオン抵抗に比して約９０倍に上昇した。一方、本明細書の半導体装置１では、ストレス電圧印加後のオン抵抗は、通常時のオン抵抗の約１０倍までしか上昇しなかった。これにより、本明細書の半導体装置１は、比較用の半導体装置に比して、電流コラプスを約１／９まで低下させることができることが分かる。

なお、ストレス電圧の印加終了後、１ｓが経過した時点におけるオン抵抗も測定した。比較用の半導体装置では、ストレス電圧印加後のオン抵抗が、通常時のオン抵抗に比して約５倍に上昇した。一方、本明細書の半導体装置１では、ストレス電圧印加後のオン抵抗は、通常時のオン抵抗からほとんど上昇しなかった。これにより、電流コラプスの値は、ストレス電圧印加後の経過時間によって大きく変化することが分かる。これは、ストレス電圧の印加時にトラップに捕獲された電子が、ストレス電圧の印加が終了すると、時間経過と共に放出されていくためである。そのため、電流コラプスを議論するには、ストレス電圧の印加終了時点から、オン抵抗を測定するまでの間の経過時間が重要なパラメータであることが分かる。

＜効果＞
本明細書に開示されている半導体装置１では、ソース電極２１と第３半導体層１３との間の領域Ｒ１（図１）や、ドレイン電極２２と第３半導体層１３との間の領域Ｒ２（図１）において、第２半導体層１２の表面にＡｌＧａＮの自然酸化膜が存在していない構成を備えている。これにより、領域Ｒ１およびＲ２において、第２半導体層１２の表面における界面準位密度を低くすることができるため、電流コラプスを低減させることができる。

また、領域Ｒ１およびＲ２の第２半導体層１２の表面が、シリコン酸化膜層１４で覆われている構成を備えている。これにより、第２半導体層１２の表面が自然酸化してしまう事態を防止することができるため、電流コラプスを低減させた状態を維持することができる。またシリコン酸化膜層１４は、欠陥が少なく未結合手が少ない、ち密な膜である。従って、シリコン酸化膜層１４の方が、ＡｌＧａＮの自然酸化膜よりも界面準位密度が低く、トラップが少ない。よって、第２半導体層１２の表面をシリコン酸化膜層１４で被覆することにより、電流コラプスを低減させることができる。

シリコン酸化膜層１４は、第２半導体層１２の表面に形成されているＡｌＧａＮの自然酸化膜を脱酸素雰囲気中で除去する工程（ステップＳ５）と、脱酸素雰囲気を維持したままシリコン酸化膜層１４を成膜する工程（ステップＳ６）と、の連続処理によって形成される。これにより、ステップＳ５の処理によってＡｌＧａＮの自然酸化膜を除去した第２半導体層１２の表面を酸素に曝さないようにして、ステップＳ６の処理によってシリコン酸化膜層１４を積層することができる。これにより、ＡｌＧａＮの自然酸化膜が第２半導体層１２の表面に再度形成されてしまうことを防止できるため、電流コラプスを低減させることが可能となる。

第２半導体層１２の表面には、ステップＳ４で行われるエッチングによるダメージによって、ＡｌＧａＮを構成する窒素原子が抜けて未結合手が形成されている場合がある。未結合手が存在すると、第２半導体層１２の表面に電子が捕獲され易くなってしまう。本明細書に開示されている半導体装置では、ステップＳ５において、アンモニアを含む雰囲気中でのアニール処理を第２半導体層１２の表面に適用することによって、未結合手に窒素原子を再結合させることができる。これにより、第２半導体層１２の表面の界面準位密度を低くすることが可能となるため、電流コラプスを低減させることが可能となる。また、アンモニアを含む雰囲気中でのアニール処理によって、第２半導体層１２の表面に存在する、ＡｌＧａＮの自然酸化膜を除去することができる。

ステップＳ５において、アンモニアを含む雰囲気中でのアニール処理で使用される温度（８３０℃）は、第２半導体層１２の表面が荒れる臨界温度（８５０〜９００℃）以下にされている。これにより、第２半導体層１２の表面へのダメージを抑えることができる。

以上、本明細書に開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

＜変形例＞
半導体装置１で用いられる化合物半導体の組合せは、本実施例の組合せに限られない。第１半導体層１１／第２半導体層１２／第３半導体層１３の組合せとして、例えば、ＧａＮ／Ｉｎ_ＸＧａ_ＹＡｌ_ＺＮ／ｐＧａＮ（Ｘ＋Ｙ＋Ｚ＝１．０）の組合せや、ＧａＡｓ／ＡｌＧａＡｓ／ｐＡｌＧａＡｓの組合せを用いることも可能である。

ステップＳ５において、アンモニアガスに代えて、ＡｌＧａＮの自然酸化膜を除去する機能を有する還元性ガスを用いても良い。例えば、水素ガスを用いてもよい。

基板１０は、サファイアに限られない。例えば、シリコン基板、炭化ケイ素基板、ガリウムヒ素基板、窒化ガリウム基板等の材料からなる基板を利用することもできる。

シリコン酸化膜層１４は、ＨＴＯに限られず、ＵＳＧ膜（Undoped Silicate Glass）、ＮＳＧ膜（None-doped Silicate Glass）などであってもよい。また、シリコン酸化膜層１４に代えて、ＳｉＮやＡｌＯなどの他の種類の絶縁膜層を用いてもよい。この場合、第２半導体層１２の表面に形成されているＡｌＧａＮの自然酸化膜を還元性ガスを用いて脱酸素雰囲気中で除去する工程（ステップＳ５）と、脱酸素雰囲気を維持したまま他の種類の絶縁膜層を成膜する工程（ステップＳ６）と、の連続処理を行っても良い。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１１：第１半導体層
１２：第２半導体層
１３：第３半導体層
１４：シリコン酸化膜層
２１：ソース電極
２２：ドレイン電極

Claims (9)

1. 第１半導体層と、
   前記第１半導体層の表面とヘテロ接合している第２半導体層と、
   前記第２半導体層の表面の一部に接するソース電極と、
   前記第２半導体層の表面の一部に接しており、前記ソース電極から離れているドレイン電極と、
   前記第２半導体層の表面の一部に接しており、前記ソース電極と前記ドレイン電極の間に位置しており、前記ソース電極と前記ドレイン電極の双方から離れているｐ型の第３半導体層と、
   前記ドレイン電極と前記第３半導体層との間に位置する前記第２半導体層の表面に接するシリコン酸化膜層と、
   を備え、
   前記第２半導体層の表面と前記シリコン酸化膜層との間には、前記第２半導体層の自然酸化膜が存在していないことを特徴とする半導体装置。
2. 前記第１半導体層、前記第２半導体層、及び前記第３半導体層は、窒化物半導体である請求項１に記載の半導体装置。
3. 前記第１半導体層はＧａＮであり、
   前記第２半導体層はＡｌＧａＮであり、
   前記第３半導体層はｐ型のＧａＮである請求項１または２に記載の半導体装置。
4. 窒化物半導体の第１半導体層と、
   前記第１半導体層の表面とヘテロ接合している窒化物半導体の第２半導体層と、
   前記第２半導体層の表面の一部に接するソース電極と、
   前記第２半導体層の表面の一部に接しており、前記ソース電極から離れているドレイン電極と、
   前記第２半導体層の表面の一部に接しており、前記ソース電極と前記ドレイン電極の間に位置しており、前記ソース電極と前記ドレイン電極の双方から離れているｐ型の窒化物半導体の第３半導体層と、
   前記ドレイン電極と前記第３半導体層との間に位置する前記第２半導体層の表面に接するシリコン酸化膜層と、
   を備え、
   前記シリコン酸化膜層は、前記第２半導体層の表面を脱酸素雰囲気中において窒素を含むガスで処理した後に、その脱酸素雰囲気を維持しながら形成された層である半導体装置。
5. 前記窒素を含むガスは、アンモニアである請求項４に記載の半導体装置。
6. 第１半導体層の表面に前記第１半導体層とヘテロ接合する第２半導体層を形成する工程と、
   前記第２半導体層の表面にｐ型の第３半導体層を形成する工程と、
   前記第３半導体層の一部を除去し、前記第２半導体層を露出させる工程と、
   露出した前記第２半導体層の表面に形成されている前記第２半導体層の自然酸化膜を、脱酸素雰囲気中で除去する自然酸化膜除去工程と、
   前記自然酸化膜除去工程における脱酸素雰囲気を維持したまま、露出している前記第２半導体層の表面にシリコン酸化膜層を形成する工程と、
   前記第３半導体層を挟んで対向する位置に存在する前記シリコン酸化膜層の一部を除去して前記第２半導体層を露出させる工程と、
   露出している前記第２半導体層の一方の表面にソース電極を形成し、他方の表面にドレイン電極を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
7. 窒化物半導体の第１半導体層の表面に前記第１半導体層とヘテロ接合する窒化物半導体の第２半導体層を形成する工程と、
   前記第２半導体層の表面にｐ型の窒化物半導体の第３半導体層を形成する工程と、
   前記第３半導体層の一部を除去し、前記第２半導体層を露出させる工程と、
   露出した前記第２半導体層の表面を脱酸素雰囲気中において窒素を含むガスで処理する工程と、
   前記窒素を含むガスで処理する工程における脱酸素雰囲気を維持したまま、露出している前記第２半導体層の表面にシリコン酸化膜層を形成する工程と、
   前記第３半導体層を挟んで対向する位置に存在する前記シリコン酸化膜層の一部を除去して前記第２半導体層を露出させる工程と、
   露出している前記第２半導体層の一方の表面にソース電極を形成し、他方の表面にドレイン電極を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
8. 前記窒素を含むガスで処理する工程は、アンモニアを含む雰囲気中でのアニール処理を備えている請求項７に記載の半導体装置。
9. 前記アニール処理で使用される温度は、前記第２半導体層の表面が荒れる臨界温度以下である請求項８に記載の半導体装置の製造方法。
   

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