TW201330258A - 半導體裝置及製造其之方法 - Google Patents

半導體裝置及製造其之方法 Download PDF

Info

Publication number
TW201330258A
TW201330258A TW101131337A TW101131337A TW201330258A TW 201330258 A TW201330258 A TW 201330258A TW 101131337 A TW101131337 A TW 101131337A TW 101131337 A TW101131337 A TW 101131337A TW 201330258 A TW201330258 A TW 201330258A
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
gate electrode
semiconductor
semiconductor device
layer
Prior art date
Application number
TW101131337A
Other languages
English (en)
Inventor
Junji Kotani
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW201330258A publication Critical patent/TW201330258A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體裝置包括：一形成在一基體上的第一半導體層；一形成在該第一半導體層上的第二半導體層；一形成在該第二半導體層上的第三半導體層；一形成在該第三半導體層上的閘極電極；及形成與該第二半導體層接觸的一源極電極和一汲極電極，其中，該第三半導體層的半導體材料是摻雜有一p-型雜質元件；且該第三半導體層具有一朝設置有汲極電極之一側突伸超過該閘極電極之邊緣的突出區域。

Description

半導體裝置及製造其之方法 發明領域
於此中所討論的實施例是有關於半導體裝置及它們的製造方法。
發明背景
像是GaN、AlN、InN等等的氮化物半導體，或者是為那些氮化物半導體之混合晶體的材料具有一寬能隙(wide band gap)，而且是被使用於高功率電子裝置、短波長發光裝置等等。在那些裝置當中，關於場效電晶體(FETs)，或者更明確地，關於高電子遷移率電晶體(HEMTs)的技術業已被發展。如此的氮化物半導體基底HEMTs是用於高功率與高效率放大器、高功率切換裝置等等。
例如，GaN，其中一種氮化物半導體，具有比Si之能帶隙(1.1 eV)或GaAs之能帶隙(1.4 eV)寬之3.4 eV的能帶隙，以及一高崩潰電場強度。在該GaN基底HEMT中，一AlGaN/GaN異質結構是形成，且GaN是用作一電子通道層而AlGaN是用作一電子捐獻層。這AlGaN/GaN異質結構因在該AlGaN與GaN之間之晶格常數上之差異而起的晶格畸變(lattice distortions)而誘發壓電極化(piezoelectric polarization)，在該GaN層中於該介面附近產生高濃度二維電子氣(highly-concentrated two dimensional electron gas(2DEG))。如此之GaN基底HEMTs之特別是對於高效率切換 元件、電動車用的高耐壓電力元件(high withstand voltage power elements)等等的應用是正被研究。
強烈地希望的是，有鑑於電路設計或其類似，如此的高耐壓電力元件具有一常關特徵。然而，由於高濃度2DEG是因極化差異而產生，具有AlGaN/GaN異質結構的HEMT是難以成為常關。
作為一種在沒有增加ON-電阻之下使得具有AlGaN/GaN異質結構之HEMT成為常關的方法，一p-GaN層是正好積層在一閘極電極下面的一種結構是被揭露。
根據如此之結構，電洞會從該正好在閘極電極下面的p-GaN層注射出來，使得降低在電子通道層中之2DEG的電子濃度是有可能的。據此，一臨界電壓會轉移到正側，允許該HEMT在沒有增加該ON-電阻之下成為常關。
[專利文件]日本早期公開專利公告第2002-359256號案
[專利文件]日本早期公開專利公告第2008-98434號案
一具有一p-GaN層之習知HEMT的範例現在將會配合第1A和1B圖來詳細地作描述。在該具有這結構的HEMT中，一緩衝層912、一電子通道層913、和一電子捐獻層914是形成在一由Si或其類似形成的基體911上。再者，一p-GaN層915是形成在該電子捐獻層914上位於一要形成有一閘極電極921的區域處。
該閘極電極921是形成在該p-GaN層915上。一源極電極922與一汲極電極923是形成在該電子捐獻層914上。在該具有這結構的HEMT中，2DEG 913a是產生在該電子通道層 913中於形成電子通道層913之i-GaN與形成電子捐獻層914之i-AlGaN的界面附近。然而，該p-GaN層915的形成能夠耗盡該2DEG 913a之正好在閘極電極921下面之部份的電子，使得成為常關是有可能的。注意的是，在該具有如此之結構的HEMT中，由於希望耗盡該2DEG 913a之正好在閘極電極921下面之部份的電子，該p-GaN層915典型地是形成成一實質上與閘極電極921之形狀相同的形狀。
當一電壓是施加在p-GaN層915是如在第1A圖中所示形成之該HEMT的源極與汲極之間時，一電場是如在第1B圖中所示產生。更明確地，該電場高峰是位在閘極電極921之較接近汲極電極923的一側，藉此產生電場是匯聚在該位置處的一種狀態。當該電場是如上所述匯聚時，HEMT的總耐壓降低。這會降低HEMT的可靠度且甚至因施加在源極與汲極之間的電壓而導致HEMT的損壞。
發明概要
在使用像是GaN等等般之氮化物半導體作為半導體材料的半導體裝置中，這些實施例的目的是在於提供可以在沒有增加ON-電阻之下被設定成常關的高可靠半導體裝置，及其之製造方法。
根據該等實施例的一特徵，一半導體裝置包括：一形成於一基體上的第一半導體層；一形成於該第一半導體層上的第二半導體層；一形成於該第二半導體層上的第三半導體層；一形成於該第三半導體層上的閘極電極；及形成 與該第二半導體層接觸的一源極電極和一汲極電極，其中，該第三半導體層的半導體材料是摻雜有p-型雜質元件；且該第三半導體層具有一朝設置有汲極電極之一側突伸超過閘極電極之邊緣的突出區域。
本發明之目的和優點將會藉著在申請專利範圍中所特別指出的元件與組合來被實現與達成。
要了解的是，前面的大致說明以及後面的詳細描述皆是為範例與解說而已並非是本發明的限制。
圖式簡單說明
第1A圖是為一習知GaN基礎HEMT的結構圖，而第1B圖是為一描繪其之電場強度的圖示；第2A圖是為一第一實施例之半導體裝置的說明圖，而第2B圖是為一描繪其之電場強度的圖示；第3A-3C圖是為該第一實施例之半導體裝置之製造方法的製程圖(1)；第4A和4B圖是為該第一實施例之半導體裝置之製造方法的製程圖(2)；第5圖是為在該第一實施例之半導體裝置中之汲極電壓和汲極電流的特性圖；第6圖是為一第二實施例之半導體裝置的結構圖；第7A-7C圖是為該第二實施例之半導體裝置之製造方法的製程圖(1)；第8A-8C圖是為該第二實施例之半導體裝置之製造方法的製程圖(2)； 第9圖是為該第二實施例之半導體裝置之製造方法的製程圖(3)；第10圖是為在該第二實施例之半導體裝置中之突出區域之厚度與汲極電壓的特性圖；第11圖是為一第三實施例之半導體裝置的結構圖；第12A-12C圖是為該第三實施例之半導體裝置之製造方法的製程圖(1)；第13A-13C圖是為該第三實施例之半導體裝置之製造方法的製程圖(2)；第14圖是為該第三實施例之半導體裝置之製造方法的製程圖(3)；第15圖是為一第四實施例之半導體裝置的結構圖；第16A-16C圖是為該第四實施例之半導體裝置之製造方法的製程圖(1)；第17A-17C圖是為該第四實施例之半導體裝置之製造方法的製程圖(2)；第18圖是為一第五實施例之分離封裝半導體裝置的解說圖；第19圖是為該第五實施例之電源供應器裝置的電路圖；及第20圖是為該第五實施例之高功率放大器的結構圖。
較佳實施例之詳細說明
於此後，實施例將會作說明。注意的是，相同的標號 標示相同的元件，而且其之說明是被省略。
第一實施例
半導體裝置
該第一實施例的半導體裝置是配合第2A和2B圖來作說明。如在第2A圖中所示，在本實施例的半導體裝置中，一緩衝層12、一作用如一第一半導體層的電子通道層13、和一作用如一第二半導體層的電子捐獻層14是相繼地形成在一基體11上。在該電子捐獻層14的預定區域上，一作用如一第三半導體層的p-GaN層15是形成，而且在如此形成的p-GaN層15上，一閘極電極21是形成。再者，一源極電極22和一汲極電極23是形成在該電子捐獻層14上。在本實施例中，該p-GaN層15使用摻雜有Mg的GaN，Mg是為一造成p-型的雜質元件。因此，在本實施例中，該p-GaN層15也可以被稱為一p-型摻雜層。再者，該第三半導體層可以是任何層，只要它是由p-型氮化物半導體形成即可。
在本實施例中，該p-GaN層15和該閘極電極21是形成以致於，在朝向汲極電極23的一側，該p-GaN層15的一邊緣15a是比該閘極電極21的一邊緣21a更接近該汲極電極23。在本實施例的說明中，是假設該p-GaN層15的一邊緣15b與該閘極電極21的一邊緣21b在朝向源極電極22的一側是彼此對準。或者，邊緣15b與邊緣21b不是彼此對準。
據此，該p-GaN層15之在一個從源極電極22到汲極電極23之方向上的寬度15W是形成以致於該寬度15W是比該閘極電極21之在該從源極電極22到汲極電極23之方向上的寬 度21W大。因此，在該p-GaN層15中，一個朝汲極電極23突出超過閘極電極21的突出區域16是形成。當該p-GaN層15的邊緣15b與該閘極電極21的邊緣21b是彼此對準時，該突出區域16之在該朝汲極電極23之方向上的寬度W1是15W-21W。
如上所述之本實施例之半導體裝置的結構產生像是由在第2B圖中之實線2A所示般的電場分佈。注意的是，一虛線1A是為在第1B圖中所示的一者，而且是由在第1A圖中所示的結構產生。在本實施例的半導體裝置中，如由實線2A描繪，該電場匯聚在兩個地方，一個接近閘極電極21的邊緣21a而另一個接近p-GaN層15的邊緣15a。據此，該電場強度的高峰在電場匯聚的地方會被降低。為何電場是如上所述匯聚在該兩個地方是被推斷為在2DEG 13a中的電子總數在正好在閘極電極21以及p-GaN層15下面的區域處是減少，藉此引致電場伸展，如在下面所述。據此，藉由在朝汲極電極23之該側形成該p-GaN層15的邊緣15a比閘極電極21之邊緣21a更接近汲極電極23，電場強度的高峰會降低，而該半導體裝置的總耐壓會增加。
因此，在本實施例中，該具有一個正好位在p-GaN層15下面之電子耗盡區域的2DEG 13a是形成在該電子通道層13中於該電子通道層13與該電子捐獻層14的界面附近。
當該p-GaN層15的邊緣15a是形成比閘極電極21的邊緣21a太靠近該汲極電極23時，在該2DEG 13a中的電子耗盡區域擴大。如此的配置因增加ON-電阻而不可取。據此，是希 望該突出區域16的寬度W1滿足W10.8 x D，或者更好的是W10.5 x D，其中，D是為在閘極電極21與汲極電極23之間的距離。
當0<W1時，本實施例的效果會被得到。然而，當該p-GaN層15的邊緣15a與該閘極電極21的邊緣21a是彼此太靠近時，電場匯聚未緩和。據此，是希望該突出區域16的寬度W1滿足100 nmW1，或者更好的是200 nmW1。
半導體裝置製造方法
接著，一種製造該第一實施例之半導體裝置的方法是配合第3A-3C和4A-4B圖來作說明。
首先，如在第3A圖中所示，緩衝層12、電子通道層13、電子捐獻層14、與要形成p-GaN層15之p-GaN薄膜15A的氮化物半導體層是藉由MOVPE方法外延生長個別的層來形成在該基體11上。在本實施例中，該緩衝層12可以，例如，藉由首先形成大約160 nm厚的AlN緩衝層而然後形成大約500 nm厚的AlGaN緩衝層在如此形成的AlN緩衝層上來形成。作用如該第一半導體層的電子通道層13是由大約1 μm厚的GaN形成。作用如該第二半導體層的電子捐獻層14是由大約20 nm厚的AlGaN形成。該形成該作用如第三半導體層之p-GaN層15的p-GaN薄膜15A是形成俾可具有大約100 nm厚度，而且是摻雜有作為雜質元件的Mg。該p-GaN薄膜15A可以更包括In、Al、等等。
當藉由MOVPE形成那些氮化物半導體層的薄膜時，TMA(三甲基鋁)被使用作為Al的來源氣體，TMG(三甲基鎵) 被使用作為Ga的來源氣體，而NH3(氨)被使用作為N的來源氣體。再者，Cp2Mg(環戊二烯鎂)被使用作為Mg的來源氣體。那些來源氣體是與氫(H2)載氣一起被供應到一MOVPE裝置的反應室。
當該等氮化物半導體層被形成時，氨氣是以100-10000 sccm的流速供應。再者，當該等氮化物半導體層被形成時，一生長壓力是為50-300 Torr而一生長溫度是1000-1200℃。取代MOVPE，以上所述的半導體層可以選擇地由分子束磊晶(MBE)沉積形成。
就該基體11而言，一藍寶石基體、一Si基體、或者一SiC基體是可以被使用，例如。在本實施例中，一Si(111)基體被使用作為該基體11。
在該緩衝層12中的AlGaN緩衝物是形成以致於當該AlGaN緩衝物是被展現如AlXGa1_XN，X的值滿足0.2<X<0.8。
當該電子捐獻層14被展現如AlXGa1-XN時，電子捐獻層14是形成以致於X具有0.1-0.3的值。在本實施例中，該電子捐獻層14是形成以致於X的值是0.2或者Al0.2Ga0.8N。該電子捐獻層14可以是i-AlGaN或n-AlGaN。當該n-AlGaN被形成時，Si被摻雜為該雜質元件以致於Si濃度為1x1018-1x1020cm-3，或者例如，1x1019cm-3。在如此的情況中，SiH4或其類似可以被使用作為該Si來源氣體，例如。
形成該p-GaN層15的p-GaN薄膜15A是由摻雜有Mg作為雜質元件的GaN形成以致於該雜質濃度是為 5x1018-5x1020cm-3。在本實施例中，該p-GaN薄膜15A是摻雜有Mg以致於該雜質濃度變成1x1019cm-3。恰好在沉積之後的該p-GaN薄膜15A包括在該薄膜之內的氫原子，而如此的氫原子是與Mg結合。因此，Mg未被激活，而該薄膜是依然高阻抗。因此，一熱處理或其類似是在該沉積之後於氮環境下被執行來引致氫原子之從該p-GaN薄膜15A之薄膜的去吸附(desorption)俾可造成該薄膜p-型。在本實施例的半導體裝置中，該p-GaN薄膜15A是形成俾可具有在10-150 nm之範圍之內的薄膜厚度。
接著，如在第3B圖中所示，一光阻圖案31是形成在該p-GaN薄膜15A上。明確地，該光阻圖案31是藉由塗佈光阻於該p-GaN薄膜15A之上而然後使用光刻裝置執行曝光和顯影製程來形成在一個形成有p-GaN層15的區域之上。
接著，如在第3C圖中所示，乾蝕刻是利用反應離子蝕刻(RIE)或其類似來執行俾可把該p-GaN薄膜15A從一無形成有光阻圖案31的露出區域移除，藉此形成該p-GaN層15。這樣，該p-GaN層15可以形成在該電子捐獻層14之預定的區域之上。在藉由該RIE或其類似的乾蝕刻中，像是Cl2、BCl3等等般的氯氣可以被使用作為一蝕刻氣體。在那之後，光阻圖案31是藉由有機溶劑或其類似來移除。
接著，如在第4A圖中所示，該源極電極22與該汲極電極23是形成在該電子捐獻層14上。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該電子捐獻層14之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖 案具有開孔在要形成有源極電極22與汲極電極23的區域之上。隨後，一Ti/Al多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ti/Al多層金屬薄膜與該光阻圖案本身一起移除。因此，由Ti/Al製成的該源極電極22與該汲極電極23是形成。在該Ti/Al多層金屬薄膜中，Ti的厚度是大約30 nm，而Al的厚度是大約300 nm。隨後，迅速熱回火(RTA)是在大約600℃的溫度下執行俾可形成歐姆接點。
接著，如在第4B圖所示，該閘極電極21是形成在該p-GaN層15上。該閘極電極21是形成以致於該p-GaN層15具有該預定的突出區域16。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該p-GaN層15之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有開孔在一個要形成有閘極電極21的區域之上。隨後，一Ni/Au多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似俾可藉由剝離法來把沉積在光阻圖案上的Ni/Au多層金屬薄膜與該光阻圖案本身一起移除。因此，由Ni/Au製成的該閘極電極21是形成。在該Ni/Au多層金屬薄膜中，Ni的厚度是大約100 nm，而Au的厚度是大約300 nm。在以上所述形成之本實施例的半導體裝置中，在該p-GaN層15上之該突出區域16的寬度W1是大約2 μm。
在該第一實施例之半導體裝置中之汲極電壓與汲極電流之間的關係是描繪為在第5圖中的範例1。一比較範例1是為一具有在第1圖中所示之結構的半導體裝置，在該比較範 例1中除了無突出區域是形成在p-GaN層915上之外，它是在實質上與範例1之條件相同的條件下製成。如在第5圖中所示，本實施例之範例1之半導體裝置的耐壓是大約90 V或以上而該比較範例1之半導體裝置的耐壓是大約40V。據此，一絕緣耐壓會被改進。該範例1之半導體裝置之絕緣耐壓是如上所述被改進的原因是為該電場匯聚是由於具有在該p-GaN層15上的突出區域16而被緩和。
第二實施例
接著，第二實施例的半導體裝置是作說明。如在第6圖中所示，在本實施例的半導體裝置中，一緩衝層12、一作用為一第一半導體層的電子通道層13、和一作用為一第二半導體層的電子捐獻層14是相繼地形成在一基體11上。在該電子捐獻層14的一預定區域上，一作用為一第三半導體層的p-GaN層115是形成，而一閘極電極21是形成在該如此形成的p-GaN層115上。再者，在該電子捐獻層14上，一源極電極22和一汲極電極23是形成。在本實施例中，該p-GaN層115使用摻雜有是為造成p-型之雜質元件之Mg的GaN。
該p-GaN層115是形成以致於在朝汲極電極23的一側，該p-GaN層115的一邊緣115a朝汲極電極23突出超過該閘極電極21的一邊緣21a，藉此形成一突出區域116。該突出區域116是形成在該p-GaN層115的邊緣115a與一部份115c之間，該部份115c是與該閘極電極21之在朝汲極電極23之該側的邊緣21a對準。在該突出區域116中，一朝汲極電極23的寬度--即一從該p-GaN層115之部份115c到邊緣115a的寬 度--將會被稱為W2。再者，該p-GaN層115的突出區域116是形成以致於其之厚度，--即一個從該p-GaN層115之部份115c到邊緣115a之區域的厚度H2--是比正好在閘極電極21下面之該p-GaN層115的厚度H1小。再者，在朝源極電極22的一側，該p-GaN層115的邊緣115b與該閘極電極21的邊緣21b是彼此對準。
在本實施例的半導體裝置中，該突出區域116的厚度是較薄。結果，在2DEG 13a中位於一正好在突出區域116下面之區域的電子被允許離開，儘管電子濃度是比一正好在一未形成有p-GaN層115之區域下面之區域的電子濃度低。據此，ON-電阻增加會被進一下緩和而電場匯聚是被緩和。
當該p-GaN層115的邊緣115a是形成比閘極電極21的邊緣21a太靠近該汲極電極23時，在該2DEG 13a之內之具有較低電子濃度的區域擴大。因此，如此的配置因增加ON-電阻而不可取。據此，是希望該突出區域116的寬度W2滿足W20.8 x D，或者更好的是W20.5 x D，其中，D是為在閘極電極21與汲極電極23之間的距離。
當0<W2時，本實施例的效果會被得到。然而，當該p-GaN層115的邊緣115a與該閘極電極21的邊緣21a是彼此太靠近時，電場匯聚未緩和。據此，是希望該突出區域116的寬度W2滿足100 nmW2，或者更好的是200 nmW2。
半導體裝置製造方法
接著，一種製造該第二實施例之半導體裝置的方法是配合第7A-7C、8A-8C和9圖來作說明。
首先，如在第7A圖中所示，緩衝層12、電子通道層13、電子捐獻層14、與要形成p-GaN層115之p-GaN薄膜115A的氮化物半導體層是藉由MOVPE方法外延生長個別的層來形成在該基體11上。在本實施例中，該緩衝層12可以，例如，藉由首先形成大約160 nm厚的AlN緩衝層而然後形成大約500 nm厚的AlGaN緩衝層在如此形成的AlN緩衝層上來形成。作用如該第一半導體層的電子通道層13是由大約1 μm厚的GaN形成。作用如該第二半導體層的電子捐獻層14是由大約20 nm厚的AlGaN形成。該形成該作用如第三半導體層之p-GaN層115的p-GaN薄膜115A是形成俾可具有大約100 nm厚度，而且是摻雜有作為雜質元件的Mg。該p-GaN薄膜115A可以更包括In、Al、等等。
接著，如在第7B圖中所示，一光阻圖案31是形成在該p-GaN薄膜115A上。明確地，該光阻圖案31是藉由塗佈光阻於該p-GaN薄膜115A之上而然後使用光刻裝置執行曝光和顯影製程來形成在一個形成有p-GaN層115的區域之上。
接著，如在第7C圖中所示，乾蝕刻是利用RIE或其類似來執行俾可把該p-GaN薄膜115A從一無形成有光阻圖案31的露出區域移除，藉此形成該p-GaN層115。在藉由該RIE或其類似的乾蝕刻中，像是Cl2、BCl3等等般的氯氣可以被使用作為一蝕刻氣體。在那之後，光阻圖案31是藉由有機溶劑或其類似來移除。
接著，如在第8A圖中所示，一光阻圖案132是形成在該p-GaN層115上。該光阻圖案132具有一開孔在一形成有突出 區域116的區域處。明確地，該光阻圖案132，其具有開孔在形成有突出區域116的區域處，是藉由塗佈光阻在該p-GaN層115之上而然後利用光刻裝置執行曝光與顯影製程來形成。
接著，如在第8B圖中所示，乾蝕刻是利用一RIE或其類似來執行俾可把位在一無形成光阻圖案132之露出區域的部份的p-GaN層115移除來使它變薄，藉此形成該突出區域116。在那之後，該光阻圖案132是藉有機溶劑或其類似來移除。因此，具有突出區域116的p-GaN層115是形成在該電子捐獻層14之預定的區域上。
接著，如在第8C圖中所示，該源極電極22與該汲極電極23是形成在該電子捐獻層14上。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該電子捐獻層14之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有開孔在要形成有源極電極22與汲極電極23的區域之上。隨後，一Ti/Al多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ti/Al多層金屬薄膜以及該光阻圖案移除。因此，由Ti/Al製成的該源極電極22與該汲極電極23是形成。在該Ti/Al多層金屬薄膜中，Ti的厚度是大約30 nm，而Al的厚度是大約300 nm。隨後，迅速熱回火是在大約600℃的溫度下執行俾可形成歐姆接點。
接著，如在第9圖所示，該閘極電極21是形成在該p-GaN層115上位於一個除了一形成有突出區域116之區域之外的 區域處。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該p-GaN層115之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有開孔在一個要形成有閘極電極21的區域之上。隨後，一Ni/Au多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ni/Au多層金屬薄膜與該光阻圖案本身一起移除。因此，由Ni/Au製成的該閘極電極21是形成。在該Ni/Au多層金屬薄膜中，Ni的厚度是大約100 nm，而Au的厚度是大約300 nm。
在如上所述之本實施例的半導體裝置中，在該p-GaN層115中之一朝汲極電極23突伸超過該閘極電極之邊緣的區域--即該p-GaN層115的突出區域116--具有大約2 μm的寬度W2。
第10圖描繪在本實施例之半導體裝置中之作用為該耐壓之汲極電壓Vsd與該p-GaN層115之突出區域116之厚度H2之間的關係。如在第10圖中所示，大約100 V或以上的汲極電壓可以藉由形成該突出區域116以致於該厚度H2是相等於10 nm或以上來得到。
在本實施例中，該p-GaN層115的突出區域116可以形成成一梯級狀形狀。明確地，該突出區域116可以藉由重覆該形成一在第8A圖中所示之想要之光阻圖案的步驟以及在第8B圖中所示之乾蝕刻的步驟來形成成一梯級狀形狀。
除了以上所述的事件之外，本實施例的內容是與該第一實施例的那些相同。
第三實施例
接著，該第三實施例的半導體裝置是作說明。如在第11圖中所示，在本實施例的半導體裝置中，一緩衝層12、一作用為一第一半導體層的電子通道層13、和一作用為一第二半導體層的電子捐獻層14是相繼地形成在一基體11上。在該電子捐獻層14的一預定區域上，一作用為一第三半導體層的p-GaN層215是形成，而一閘極電極21是形成在該如此形成的p-GaN層215上。再者，在該電子捐獻層14上，一源極電極22和一汲極電極23是形成。在本實施例中，該p-GaN層215使用摻雜有是為造成p-型之雜質元件之Mg的GaN。
該p-GaN層215是形成以致於在朝汲極電極23的一側，該p-GaN層215的一邊緣215a朝汲極電極23突出超過該閘極電極21的一邊緣21a，藉此形成一突出區域216。該突出區域216是形成在該p-GaN層215的邊緣215a與一部份215c之間，該部份215c是與該閘極電極21之在朝汲極電極23之該側的邊緣21a對準。在朝源極電極22的一側，該p-GaN層215的邊緣215b與該閘極電極21的邊緣21b是彼此對準。再者，該突出區域216是形成以致於其之厚度隨著從該部份215c朝該邊緣215a之距離增加--即，隨著從閘極電極21之該側在一朝一設置有汲極電極23之位置之方向上之距離增加而減小。
藉由形成如上所述之具有逐漸下降厚度的突出區域216，在正好在突出區域216下面之2DEG 13a中的電子被允 許分佈以致於電子濃度隨著從一正好在邊緣215a下面之位置朝一正好在該部份215c下面之位置之距離增加而逐漸地降低。據此，該ON-電阻增加會被緩和而電場匯聚是進一步被緩和。在該突出區域216中，一個朝汲極電極23的寬度--即一個從該p-GaN層215之該部份215c到該邊緣215a的寬度--將會被稱為W3。
當該p-GaN層215的邊緣215a是形成比閘極電極21的邊緣21a太靠近該汲極電極23時，在該2DEG 13a之內的電子耗盡區域擴大。如此的配置因增加該ON-電阻而不可取。據此，是希望該突出區域216的寬度W3滿足W30.8 x D，或者更好的是W30.5 x D，其中，D是為在閘極電極21與汲極電極23之間的距離。
當0<W3時，本實施例的效果會被得到。然而，當該p-GaN層215的邊緣215a與該閘極電極21的邊緣21a是彼此太靠近時，電場匯聚未緩和。據此，是希望該突出區域216的寬度W3滿足100 nmW3，或者更好的是200 nmW3。
半導體裝置製造方法
接著，一種製造該第三實施例之半導體裝置的方法是配合第12A-12C、13A-13C和14圖來作說明。
首先，如在第12A圖中所示，緩衝層12、電子通道層13、電子捐獻層14、與要形成p-GaN層215之p-GaN薄膜215A的氮化物半導體層是藉由MOVPE方法外延生長個別的層來形成在該基體11上。在本實施例中，該緩衝層12可以，例如，藉由首先形成大約160 nm厚的AlN緩衝層而然後形成大 約500 nm厚的AlGaN緩衝層在如此形成的AlN緩衝層上來形成。作用如該第一半導體層的電子通道層13是由大約1 μm厚的GaN形成。作用如該第二半導體層的電子捐獻層14是由大約20 nm厚的AlGaN形成。該形成該作用如第三半導體層之p-GaN層215的p-GaN薄膜215A是形成俾可具有大約100 nm厚度，而且是摻雜有作為雜質元件的Mg。該p-GaN薄膜215A可以更包括In、Al、等等。
接著，如在第12B圖中所示，一光阻圖案31是形成在該p-GaN薄膜215A上。明確地，該光阻圖案31是藉由塗佈光阻於該p-GaN薄膜215A之上而然後使用光刻裝置執行曝光和顯影製程來形成在一個形成有p-GaN層215的區域之上。
接著，如在第12C圖中所示，乾蝕刻是利用RIE或其類似來執行俾可把該p-GaN薄膜215A從一無形成有光阻圖案31的露出區域移除，藉此形成該p-GaN層215。在藉由該RIE或其類似的乾蝕刻中，像是Cl2、BCl3等等般的氯氣可以被使用作為一蝕刻氣體。在那之後，光阻圖案31是藉由有機溶劑或其類似來移除。
接著，如在第13A圖中所示，一光阻圖案232是形成在該p-GaN層215上。該光阻圖案232具有一開孔在一形成有突出區域216的區域處。明確地，該光阻圖案232，其具有開孔在形成有突出區域216的區域處，是藉由塗佈光阻在該p-GaN層215之上而然後利用光刻裝置執行曝光與顯影製程來形成。
接著，如在第13B圖中所示，乾蝕刻是利用一RIE或其 類似來執行俾可把位在一無形成光阻圖案232之露出區域處的部份的p-GaN層215移除俾可形成一坡道狀形狀，藉此形成該突出區域216。明確地，具有一坡道狀形狀的該突出區域216是在該乾蝕刻期間藉由相對於該基體11傾斜地注入離子來形成。在那之後，該光阻圖案232是藉有機溶劑或其類似來移除。因此，具有突出區域216的p-GaN層215是形成在該電子捐獻層14之預定的區域上。
接著，如在第13C圖中所示，該源極電極22與該汲極電極23是形成在該電子捐獻層14上。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該電子捐獻層14之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有開孔在要形成有源極電極22與汲極電極23的區域之上。隨後，一Ti/Al多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ti/Al多層金屬薄膜以及該光阻圖案移除。因此，由Ti/Al製成的該源極電極22與該汲極電極23是形成。在該Ti/Al多層金屬薄膜中，Ti的厚度是大約30 nm，而Al的厚度是大約300 nm。隨後，迅速熱回火是在大約600℃的溫度下執行俾可形成歐姆接點。
接著，如在第14圖所示，該閘極電極21是形成在該p-GaN層215上位於一個除了一形成有突出區域116之區域之外的區域處。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該p-GaN層215之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有一開孔在一個要 形成有閘極電極21的區域之上。隨後，一Ni/Au多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ni/Au多層金屬薄膜與該光阻圖案本身一起移除。因此，由Ni/Au製成的該閘極電極21是形成。在該Ni/Au多層金屬薄膜中，Ni的厚度是大約100 nm，而Au的厚度是大約300 nm。
在如上所述之本實施例的半導體裝置中，該p-GaN層215的突出區域216--即在該p-GaN層215中之一個朝該汲極電極23突伸超過該閘極電極之邊緣的區域--具有大約2 μm的寬度W3。
除了以上所述的事件之外，本實施例的內容是與該第二實施例的那些相同。
第四實施例
半導體裝置
接著，該第四實施例的半導體裝置是配合第15圖來作說明。如在第15圖中所示，在本實施例的半導體裝置中，一緩衝層12、一作用為一第一半導體層的電子通道層13、和一作用為一第二半導體層的電子捐獻層14是相繼地形成在一基體11上。在該電子捐獻層14的一預定區域上，一作用為一第三半導體層的p-GaN層215是形成，而一作用為一閘極絕緣薄膜的絕緣薄膜350是形成在如此形成的p-GaN層15上。再者，在該p-GaN層15之上，一閘極電極21是在該絕緣薄膜350位在其間之下形成。再者，一源極電極22和一汲極電極23是形成在該電子捐獻層14上。在本實施例中，該 p-GaN層15使用摻雜有是為造成p-型之雜質元件之Mg的GaN。
在本實施例中，該p-GaN層15與該閘極電極21是形成以致於在朝汲極電極23的一側，該p-GaN層15的一邊緣15a被定位比該閘極電極21的一邊緣21a更靠近該汲極電極23。在本實施例的說明中，是假設該p-GaN層15的邊緣15b與該閘極電極21的邊緣21b在朝源極電極22的一側是彼此對準。或者，該邊緣15b與該邊緣21b是不彼此對準。
因此，在該p-GaN層15中，一個朝汲極電極23突出超過該閘極電極21的突出區域16是形成。在該突出區域16中，一個朝汲極電極23的寬度--即一個從閘極電極21之邊緣21a到該p-GaN層15之邊緣15a的寬度-將會被稱為W1。
在本實施例的半導體裝置中，一閘極漏電流由於作用為閘極絕緣薄膜的絕緣薄膜350是形成而能夠進一步減少。
因此，如同第一實施例的情況一樣，在本實施例中，具有一正好在該p-GaN層15下面之電子耗盡區域的2DEG 13a是形成在該電子通道層13中於該電子通道層13與該電子捐獻層14的界面附近。
半導體裝置製造方法
接著，一種製造該第四實施例之半導體裝置的方法是配合第16A-16C和17A-17C圖來作說明。
首先，如在第16A圖中所示，緩衝層12、電子通道層13、電子捐獻層14、與要形成p-GaN層15之p-GaN薄膜15A的氮化物半導體層是藉由MOVPE方法外延生長個別的層來形 成在該基體11上。在本實施例中，該緩衝層12可以，例如，藉由首先形成大約160 nm厚的AlN緩衝層而然後形成大約500 nm厚的AlGaN緩衝層在如此形成的AlN緩衝層上來形成。作用如該第一半導體層的電子通道層13是由大約1 μm厚的GaN形成。作用如該第二半導體層的電子捐獻層14是由大約20 nm厚的AlGaN形成。該形成該作用如第三半導體層之p-GaN層15的p-GaN薄膜15A是形成俾可具有大約100 nm厚度，而且是摻雜有作為雜質元件的Mg。該p-GaN層15可以更包括In、Al、等等。
接著，如在第16B圖中所示，一光阻圖案31是形成在該p-GaN薄膜15A上。明確地，該光阻圖案31是藉由塗佈光阻於該p-GaN薄膜15A之上而然後使用光刻裝置執行曝光和顯影製程來形成在一個形成有p-GaN層15的區域之上。
接著，如在第16C圖中所示，乾蝕刻是利用RIE或其類似來執行俾可把該p-GaN薄膜15A從一無形成有光阻圖案31的露出區域移除，藉此形成該p-GaN層15。這樣，該p-GaN層15會形成在該電子捐獻層14之預定的區域之上。在藉由該RIE或其類似的乾蝕刻中，像是Cl2、BCl3等等般的氯氣可以被使用作為一蝕刻氣體。在那之後，光阻圖案31是藉由有機溶劑或其類似來移除。
接著，如在第17A圖中所示，該源極電極22與該汲極電極23是形成在該電子捐獻層14上。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該電子捐獻層14之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖 案具有開孔在要形成有源極電極22與汲極電極23的區域之上。隨後，一Ti/Al多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ti/Al多層金屬薄膜以及該光阻圖案移除。因此，由Ti/Al製成的該源極電極22與該汲極電極23是形成。在該Ti/Al多層金屬薄膜中，Ti的厚度是大約30 nm，而Al的厚度是大約300 nm。隨後，迅速熱回火是在大約600℃的溫度下執行俾可形成歐姆接點。
接著，如在第17B圖中所示，該作用為閘極絕緣薄膜的絕緣薄膜350是形成在該p-GaN層15上。明確地，原子層沉積(ALD)的製程是執行來沉積一氧化鋁薄膜俾可具有大約10 nm的厚度。
接著，如在第17C圖中所示，該閘極電極21是在該絕緣薄膜350位於其間之下形成在該p-GaN層15上。該閘極電極21是形成以致於該p-GaN層15具有該預定的突出區域16。明確地，一光阻圖案(未在圖式中顯示)是藉由塗佈光阻在該絕緣薄膜層350之上而然後利用光刻裝置執行曝光與顯影製程來形成。該光阻圖案具有一開孔在一個要形成有閘極電極21的區域之上。隨後，一Ni/Au多層金屬薄膜被沉積，而然後是浸泡到有機溶劑或其類似內俾可藉由剝離法來把沉積在光阻圖案上的Ni/Au多層金屬薄膜與該光阻圖案本身一起移除。因此，由Ni/Au製成的該閘極電極21是形成。在該Ni/Au多層金屬薄膜中，Ni的厚度是大約100 nm，而Au的厚度是大約300 nm。在如上所述形成之本實施例的半導 體裝置中，在該p-GaN層15上之突出區域16的寬度W1是大約2 μm。
除了以上所述的事件之外，本實施例的內容是與該第二實施例的那些相同。
第五實施例
接著，該第五實施例是作說明。本實施例是有關於一種封裝半導體裝置、一種電源供應器、及一種高頻放大器。
本實施例的封裝半導體裝置是藉由分離地封裝該第一至第四實施例之半導體裝置中之一者來形成。如此的分離封裝半導體裝置是配合第18圖來作說明。注意的是，第18圖示意地描繪該分離封裝半導體裝置的內部結構，而且一電極佈置等等也許與在第一至第四實施例中所示的不同。
首先，是為GaN基礎半導體HEMTs的半導體晶片410是藉由使用切割或其類似切割依據該第一至第四實施例中之一者製成的半導體裝置來形成。該半導體晶片410是利用像焊錫等等般的固晶劑430來固定在一導線架420上。該半導體晶片410相當於該第一至第四實施例之半導體裝置中之一者。
接著，一閘極電極411是由一導線431來連接至一閘極接腳421，一源極電極412是由一導線432來連接至一源極極接腳422，而一汲極電極413是由一導線433來連接至一汲極接腳423。該等導線431,432,433是由像是Al等等般的金屬材料製成。再者，在本實施例中，該閘極電極411是為一閘極電極墊，它是連接到該第一至第四實施例之半導體裝置中 之一者的閘極電極21。該源極電極412是為一源極電極墊，它是連接到該第一至第四實施例之半導體裝置中之一者的源極電極22。該汲極電極413是為一閘極電極墊，它是連接到該第一至第四實施例之半導體裝置中之一者的汲極電極23。
接著，樹脂密封是藉轉移模製法以模製樹脂440執行。因此，GaN基礎半導體HEMT的分離封裝半導體裝置能夠被製成。
接著，本實施例的一電源供應器和一高頻放大器是作說明。本實施例的電源供應器和高頻放大器各使用該第一至第四實施例之半導體裝置中之一者。
首先，本實施例的電源供應器是配合第19圖來作說明。本實施例的電源供應器460包括一高壓主要側電路461、一低壓次要側電路462和一設置在該高壓主要側電路461與該低壓次要側電路462之間的變壓器463。該主要側電路461包括一AC電源源464、一個所謂的橋式整流器電路(bridge rectifier circuit)465、數個切換元件466(在第19圖中所示的範例中四個)、一個單一切換元件467等等。該次要側電路462包括數個切換元件468(在第19圖中所示的範例中三個)。在第19圖的範例中，該第一至第四實施例的半導體裝置是被用作該主要側電路461的該等切換元件466,467。最好的是，該主要側電路461的該等切換元件466,467是為常關半導體裝置。在該次要側電路462中所使用的切換元件468是為由矽形成的典型金屬絕緣半導體場 效電晶體(MISFETs)。
接著，本實施例的高頻放大器是配合第20圖來作說明。本實施例的高頻放大器470可以使用作為，例如，一行動電話基地台的功率放大器。該高頻放大器470包括一數位預失真電路471、混合器472、一功率放大器473，和一定向耦合器474。該數位預失真電路471補償一輸入訊號的非線性失真。該混合器472把非線性失真被補償的該輸入訊號與一AC訊號混合。該功率放大器473把該與AC訊號混合的輸入訊號放大。在第20圖中所示的的範例中，該功率放大器473包括該第一至第四實施例之半導體裝置中之一者。該定向耦合器474監視該輸入訊號及/或一輸出訊號，或者執行其他處理。在第20圖中所示的電路可以，例如，藉由轉動一開關，由該混合器472把該輸出訊號與該AC訊號混合而然後發送一混合訊號到該數位預失真電路471。
於此中所述的所有例子和條件語言是傾向於為了幫助讀者了解本發明及由發明人所提供之促進工藝之概念的教育用途，並不是把本發明限制為該等特定例子和條件，且在說明書中之該等例子的組織也不是涉及本發明之優劣的展示。雖然本發明的實施例業已詳細地作描述，應要了解的是，在沒有離開本發明的精神與範疇之下，對於本發明之實施例之各式各樣的改變、替換、與變化是能夠完成。
1A‧‧‧虛線
2A‧‧‧實線
11‧‧‧基體
12‧‧‧緩衝層
13‧‧‧電子通道層
14‧‧‧電子捐獻層
15‧‧‧p-GaN層
15A‧‧‧p-GaN薄膜
15a‧‧‧邊緣
15b‧‧‧邊緣
15W‧‧‧寬度
16‧‧‧突出區域
21‧‧‧閘極電極
21a‧‧‧邊緣
21b‧‧‧邊緣
21W‧‧‧寬度
22‧‧‧源極電極
23‧‧‧汲極電極
31‧‧‧光阻圖案
115‧‧‧p-GaN層
115A‧‧‧p-GaN薄膜
115a‧‧‧邊緣
115b‧‧‧邊緣
115c‧‧‧部份
116‧‧‧突出區域
132‧‧‧光阻圖案
215‧‧‧p-GaN層
215A‧‧‧p-GaN薄膜
215a‧‧‧邊緣
215b‧‧‧邊緣
215c‧‧‧部份
216‧‧‧突出區域
232‧‧‧光阻圖案
350‧‧‧絕緣薄膜
410‧‧‧半導體晶片
411‧‧‧閘極電極
412‧‧‧源極電極
413‧‧‧汲極電極
420‧‧‧導線架
421‧‧‧閘極接腳
422‧‧‧源極接腳
423‧‧‧汲極接腳
430‧‧‧固晶劑
431‧‧‧導線
432‧‧‧導線
433‧‧‧導線
460‧‧‧電源供應器
461‧‧‧高壓主要側電路
462‧‧‧低壓次要側電路
463‧‧‧變壓器
464‧‧‧AC電源
465‧‧‧橋式整流器電路
466‧‧‧切換元件
467‧‧‧切換元件
468‧‧‧切換元件
470‧‧‧高頻放大器
471‧‧‧數位預失真電路
472‧‧‧混合器
473‧‧‧功率放大器
474‧‧‧定向耦合器
911‧‧‧基體
912‧‧‧緩衝層
913‧‧‧電子通道層
913a‧‧‧2DEG
914‧‧‧電子捐獻層
915‧‧‧p-GaN層
921‧‧‧閘極電極
922‧‧‧源極電極
923‧‧‧汲極電極
D‧‧‧距離
H1‧‧‧厚度
H2‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
第1A圖是為一習知GaN基礎HEMT的結構圖，而第1B圖是為一描繪其之電場強度的圖示； 第2A圖是為一第一實施例之半導體裝置的說明圖，而第2B圖是為一描繪其之電場強度的圖示；第3A-3C圖是為該第一實施例之半導體裝置之製造方法的製程圖(1)；第4A和4B圖是為該第一實施例之半導體裝置之製造方法的製程圖(2)；第5圖是為在該第一實施例之半導體裝置中之汲極電壓和汲極電流的特性圖；第6圖是為一第二實施例之半導體裝置的結構圖；第7A-7C圖是為該第二實施例之半導體裝置之製造方法的製程圖(1)；第8A-8C圖是為該第二實施例之半導體裝置之製造方法的製程圖(2)；第9圖是為該第二實施例之半導體裝置之製造方法的製程圖(3)；第10圖是為在該第二實施例之半導體裝置中之突出區域之厚度與汲極電壓的特性圖；第11圖是為一第三實施例之半導體裝置的結構圖；第12A-12C圖是為該第三實施例之半導體裝置之製造方法的製程圖(1)；第13A-13C圖是為該第三實施例之半導體裝置之製造方法的製程圖(2)；第14圖是為該第三實施例之半導體裝置之製造方法的製程圖(3)； 第15圖是為一第四實施例之半導體裝置的結構圖；第16A-16C圖是為該第四實施例之半導體裝置之製造方法的製程圖(1)；第17A-17C圖是為該第四實施例之半導體裝置之製造方法的製程圖(2)；第18圖是為一第五實施例之分離封裝半導體裝置的解說圖；第19圖是為該第五實施例之電源供應器裝置的電路圖；及第20圖是為該第五實施例之高功率放大器的結構圖。
11‧‧‧基體
12‧‧‧緩衝層
13‧‧‧電子通道層
13a‧‧‧2DEG
14‧‧‧電子捐獻層
15‧‧‧p-GaN層
15a‧‧‧邊緣
15b‧‧‧邊緣
16‧‧‧突出區域
21‧‧‧閘極電極
21a‧‧‧邊緣
21b‧‧‧邊緣
22‧‧‧源極電極
23‧‧‧汲極電極
15W‧‧‧寬度
21W‧‧‧寬度
W1‧‧‧寬度
D‧‧‧距離

Claims (20)

  1. 一種半導體裝置，包含：一形成於一基體上的第一半導體層；一形成於該第一半導體層上的第二半導體層；一形成於該第二半導體層上的第三半導體層；一形成於該第三半導體層上的閘極電極；及形成與該第二半導體層接觸的一源極電極和一汲極電極，其中，該第三半導體層的半導體材料是摻雜有一p-型雜質元件；且該第三半導體層具有一朝設置有該汲極電極之一側突伸超過該閘極電極之一邊緣的突出區域。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該突出區域具有一個在一朝該汲極電極之方向上相等於或者大於100 nm的寬度；且該寬度是相等於或者小於0.8 x D，其中，D是為一個在該閘極電極與該汲極電極之間的距離。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，在該突出區域內的該第三半導體層是比在一個形成有該閘極電極之區域內的該第三半導體層薄。
  4. 如申請專利範圍第3項所述之半導體裝置，其中，該突出區域的厚度是相等於或者大於10 nm。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，在該突出區域內之該第三半導體層的厚度是隨 著一個從一形成有該閘極電極之區域之邊緣朝形成有該汲極電極之一側的距離增加而減小。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，一絕緣薄膜是設置在該第三半導體層與該閘極電極之間。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，該絕緣薄膜是由氧化鋁形成。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，該p-型雜質元件是為Mg。
  9. 如申請專利範圍第1項所述之半導體裝置，其中，該第一半導體層、該第二半導體層、與該第三半導體層是為從個別的氮化物半導體形成。
  10. 如申請專利範圍第1項所述之半導體裝置，其中，該第三半導體層的半導體材料是為一包括GaN的材料。
  11. 如申請專利範圍第1項所述之半導體裝置，其中，該第一半導體層是由一包括GaN的材料形成。
  12. 如申請專利範圍第1項所述之半導體裝置，其中，該第二半導體層是由一包括AlGaN的材料形成。
  13. 一種包含該半導體裝置的電源供應器，其中，一半導體裝置包括：一形成於一基體上的第一半導體層；一形成於該第一半導體層上的第二半導體層； 一形成於該第二半導體層上的第三半導體層；一形成於該第三半導體層上的閘極電極；及形成與該第二半導體層接觸的一源極電極和一汲極電極，其中，該第三半導體層的半導體材料是摻雜有一p-型雜質元件；且該第三半導體層具有一朝設置有該汲極電極之一側突伸超過該閘極電極之邊緣的突出區域。
  14. 一種包含該半導體裝置的放大器，其中，一半導體裝置包括：一形成於一基體上的第一半導體層；一形成於該第一半導體層上的第二半導體層；一形成於該第二半導體層上的第三半導體層；一形成於該第三半導體層上的閘極電極；及形成與該第二半導體層接觸的一源極電極和一汲極電極，其中，該第三半導體層的半導體材料是摻雜有一p-型雜質元件；且該第三半導體層具有一朝設置有該汲極電極之一側突伸超過該閘極電極之邊緣的突出區域。
  15. 一種製造半導體裝置的方法，包含：相繼地沉積一第一半導體層與一第二半導體層於一基體上；形成一第三半導體層在該第二半導體層上於一預定 區域處，該第三半導體層包括一p-型雜質元件；形成與該第二半導體層接觸的一源極電極和一汲極電極；及形成一閘極電極於該第三半導體層上；共中，該第三半導體層之在汲極電極側的邊緣是形成比該閘極電極之在汲極電極側的邊緣靠近該汲極電極。
  16. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中，該第三半導體層的形成包括：沉積一包括該p-型雜質元件的薄膜在該第二半導體層上；及隨後把該包括該p-型雜質元件的薄膜從一個除了該預定區域之外的區域移除。
  17. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中，在該第三半導體層中，一個在該汲極電極側之未形成有該閘極電極的區域是為一突出區域，該方法更包含，在該第三半導體層的形成之後，使在該突出區域內之該第三半導體層的厚度與一正好在乾閘極電極下面之區域的厚度比較起來變薄。
  18. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中，該第三半導體層之一在汲極電極側之未形成有該閘極電極的區域是為一突出區域；且在該第三半導體層的形成之後，該第三半導體層的一部份是藉由離子是相對於該基體傾斜地注入的乾蝕刻來移除以致於該第三半導體層的厚度隨著一位置從 設置有閘極電極之一側移動到設置有該汲極電極之一側而逐漸地減小。
  19. 如申請專利範圍第15項所述之製造半導體裝置的方法，更包含：形成一絕緣薄膜於該第三半導體層上；其中，該閘極電極是在該絕緣薄膜在其間之下形成在該第三半導體層之上。
  20. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中，該p-型雜質元件是為Mg。
TW101131337A 2011-09-27 2012-08-29 半導體裝置及製造其之方法 TW201330258A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011211562A JP2013074070A (ja) 2011-09-27 2011-09-27 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201330258A true TW201330258A (zh) 2013-07-16

Family

ID=47910280

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101131337A TW201330258A (zh) 2011-09-27 2012-08-29 半導體裝置及製造其之方法

Country Status (5)

Country Link
US (1) US20130075752A1 (zh)
JP (1) JP2013074070A (zh)
KR (1) KR101357357B1 (zh)
CN (1) CN103022121B (zh)
TW (1) TW201330258A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567984B (zh) * 2015-11-19 2017-01-21 環球晶圓股份有限公司 半導體元件及其製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103582962B (zh) * 2010-09-01 2017-03-22 无限科技全球公司 发光或动力生成装置
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
US9991225B2 (en) * 2015-06-23 2018-06-05 Texas Instruments Incorporated High voltage device with multi-electrode control
JP6639260B2 (ja) * 2016-02-12 2020-02-05 トヨタ自動車株式会社 半導体装置
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
CN106876458B (zh) * 2017-01-11 2020-08-21 西安电子科技大学 一种槽栅增强型AlGaN/GaN异质结场效应晶体管
CN106783963A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种具有部分本征GaN帽层的AlGaN/GaN异质结场效应晶体管
CN106783962A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种p‑GaN增强型AlGaN/GaN高电子迁移率晶体管
CN106783961A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种具有部分P型GaN帽层的AlGaN/GaN异质结场效应晶体管
CN106783960A (zh) * 2017-01-11 2017-05-31 西安电子科技大学 一种阶梯p‑GaN增强型AlGaN/GaN异质结场效应晶体管
CN106876457B (zh) * 2017-01-11 2020-08-21 西安电子科技大学 一种槽栅增强型MIS结构AlGaN/GaN异质结场效应晶体管
CN107644915B (zh) * 2017-09-28 2019-09-13 英诺赛科(苏州)半导体有限公司 具有局部p型帽层的晶体管器件
CN108110054B (zh) * 2017-12-22 2020-09-04 苏州闻颂智能科技有限公司 一种GaN基HEMT器件及其制备方法
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
CN111682066A (zh) * 2020-06-19 2020-09-18 英诺赛科（珠海）科技有限公司 具有改善栅极漏电流的半导体器件
CN111682065B (zh) * 2020-06-19 2023-04-18 英诺赛科（珠海）科技有限公司 具有非对称栅极结构的半导体器件
WO2022000403A1 (en) * 2020-07-02 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
CN114256343A (zh) 2020-09-24 2022-03-29 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN112470289B (zh) * 2020-10-28 2023-07-21 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法
EP4012782A1 (en) * 2020-12-08 2022-06-15 Imec VZW Method of manufacturing a iii-n enhancement mode hemt device
CN112670341B (zh) * 2020-12-23 2023-08-15 广东省科学院半导体研究所 增强型功率半导体器件结构及其制备方法
CN113178480B (zh) * 2021-05-12 2022-10-18 华南师范大学 具有栅漏复合阶梯场板结构的增强型hemt射频器件及其制备方法
CN113972270A (zh) * 2021-09-10 2022-01-25 华为技术有限公司 场效应管、其制备方法及电子电路
WO2023050085A1 (en) * 2021-09-28 2023-04-06 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
DE102006052611A1 (de) * 2006-11-08 2008-05-15 Eads Deutschland Gmbh Leistungsbreitbandverstärker
JP4712683B2 (ja) * 2006-12-21 2011-06-29 パナソニック株式会社 トランジスタおよびその製造方法
CN101312207B (zh) * 2007-05-21 2011-01-05 西安捷威半导体有限公司 增强型hemt器件及其制造方法
CN100481349C (zh) * 2007-10-26 2009-04-22 中国电子科技集团公司第五十五研究所 一种制造变异势垒氮化镓场效应管的方法
JP5587564B2 (ja) * 2009-06-19 2014-09-10 ルネサスエレクトロニクス株式会社 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2011142358A (ja) * 2011-04-22 2011-07-21 Panasonic Corp 窒化物半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI567984B (zh) * 2015-11-19 2017-01-21 環球晶圓股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
KR20130033962A (ko) 2013-04-04
KR101357357B1 (ko) 2014-02-03
CN103022121B (zh) 2015-08-19
CN103022121A (zh) 2013-04-03
JP2013074070A (ja) 2013-04-22
US20130075752A1 (en) 2013-03-28

Similar Documents

Publication Publication Date Title
US9818840B2 (en) Semiconductor device and manufacturing method of semiconductor device
TW201330258A (zh) 半導體裝置及製造其之方法
KR101502662B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US8962409B2 (en) Semiconductor device and fabrication method
US9728618B2 (en) Semiconductor device and manufacturing method thereof
US9620616B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US9269782B2 (en) Semiconductor device
TWI518900B (zh) 半導體裝置及半導體裝置的製造方法
JP2014183125A (ja) 半導体装置
TW201344902A (zh) 半導體裝置及其製造方法
US10964805B2 (en) Compound semiconductor device
JP6106951B2 (ja) 半導体装置及び半導体装置の製造方法
JP7102796B2 (ja) 半導体装置及び半導体装置の製造方法
US20240006526A1 (en) Semiconductor device, method for manufacturing semiconductor device, and electronic device