TWI567984B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。

在積體電路領域中，常使用III-V族半導體化合物（Group III-Group IV semiconductor compound）以形成多種半導體元件，例如高功率場效電晶體（high power field-effect transistors）、高頻電晶體（high efficiency transistors）或高電子遷移率電晶體（high electron mobility transistors，HEMT）等。

高電子遷移率電晶體（HEMT）是一種場效電晶體，其可採用介於不同能隙的兩種材料之間之一接面（即異質接面，heterojunction）作為通道（channel），使得所述通道具有高電子遷移率的二維電子氣（2-dimensional electron gas，2DEG）。因此，一般又將高電子遷移率元件稱為異質場效電晶體（heterojunction field-effect transistor，HFET）。近年來，由於高電子遷移率電晶體具有高功率效能表現，因此已逐漸受到矚目。

本發明提供一種半導體元件及其製造方法，其可提升臨界電壓（Threshold Voltage），以避免開啟電壓過低而導致漏電流（leakage current）的問題。

本發明提供一種半導體元件及其製造方法，其可增加二維電子氣的效果。

本發明提供一種半導體元件包括基板、通道層、具有第一導電型的第一半導體層、具有第二導電型的兩個第二半導體層以及具有第二導電型的第三半導體層。通道層位於基板上。第一半導體層位於通道層上。兩個第二半導體層位於通道層上，其中第一半導體層位於兩個第二半導體層之間。第三半導體層位於第一半導體層上。

在本發明的一實施例中，上述第一導電型為P型，其摻質為Mg、Ca、Zn、Be、C、Fe或其組合。

在本發明的一實施例中，上述第二導電型為N型，其摻質為Si、O或其組合。

在本發明的一實施例中，上述第三半導體層的摻雜濃度小於第一半導體層的摻雜濃度。

在本發明的一實施例中，上述第三半導體層的厚度等於第一半導體層的厚度。

在本發明的一實施例中，上述第三半導體層的厚度介於5 nm至50 nm之間。

在本發明的一實施例中，上述第一半導體層的頂面與兩個第二半導體層的頂面為共平面。

在本發明的一實施例中，上述半導體元件更包括緩衝層位於基板與通道層之間。

在本發明的一實施例中，上述半導體元件更包括一源極電極、汲極電極以及閘極電極。源極電極與汲極電極分別配置在兩個第二半導體層上。閘極電極配置在第三半導體層上。

本發明提供一種半導體元件的製造方法，其步驟如下。形成通道層於基板上。形成具有第一導電型的第一半導體層於通道層上。分別形成具有第二導電型的兩個第二半導體層於第一半導體層的兩側。形成具有第二導電型的第三半導體層於第一半導體層上。

在本發明的一實施例中，分別形成兩個第二半導體層於第一半導體層的兩側的步驟如下。藉由第一磊晶製程，形成第一半導體材料層於通道層上。移除部分第一半導體材料層，以暴露通道層的表面。藉由第二磊晶製程，形成第二半導體材料層於通道層上。第二半導體材料層覆蓋通道層的頂面以及第一半導體層的頂面與側面。

在本發明的一實施例中，上述第二半導體材料層的摻雜濃度小於第一半導體材料層的摻雜濃度。

在本發明的一實施例中，上述第二半導體材料層的厚度等於第一半導體材料層的厚度。

在本發明的一實施例中，上述製造方法更包括形成緩衝層於基板與通道層之間。

在本發明的一實施例中，上述製造方法更包括分別形成源極電極與汲極電極於兩個第二半導體層上。形成閘極電極於第三半導體層上。

本發明提供一種半導體元件包括基板、通道層、二極體以及具有第二導電型的兩個第二III-V族化合物層。通道層位於基板上。二極體位於通道層上。二極體包括具有第一導電型的第一III-V族化合物層以及具有第二導電型的第三III-V族化合物層。第三III-V族化合物層位於第一III-V族化合物層上。兩個第二III-V族化合物層分別位於二極體的兩側。

在本發明的一實施例中，上述二極體包括PN接面二極體，其P型摻質為Mg、Ca、Zn、Be、C、Fe或其組合，其N型摻質為Si、O或其組合。

在本發明的一實施例中，上述第三III-V族化合物層的摻雜濃度小於第一III-V族化合物層的摻雜濃度。

在本發明的一實施例中，上述第三III-V族化合物層的厚度等於第一III-V族化合物層的厚度。

在本發明的一實施例中，上述第一III-V族化合物層的頂面與兩個第二III-V族化合物層的頂面為共平面。

基於上述，本發明藉由第一磊晶製程形成第一半導體層（亦即p-AlGaN層）於通道層上，並藉由第二磊晶製程分別形成兩個第二半導體層（亦即n-AlGaN層）於第一半導體層的兩側。相較於未經摻雜或非刻意摻雜的AlGaN，本發明之第二半導體層可更進一步提升二維電子氣，或是更加提高載子通道的電子遷移率。另外，本發明將第三半導體層配置在第一半導體層上，以形成PN接面二極體。所述PN接面二極體可提升本發明之半導體元件的臨界電壓，以避免開啟電壓過低而導致漏電流的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。

在一實施例中，p型摻質可例如是Mg、Ca、Zn、Be、C、Fe或其組合；n型摻質可例如是Si、O或其組合，但本發明並不以此為限。在本實施例中，是以第一導電型為p型，第二導電型為n型為例來說明，但本發明並不以此為限。

圖1A至圖1E為本發明之一實施例的半導體元件的製造流程的剖面示意圖。

本實施例提供一種半導體元件的製造方法，其步驟如下。請參照圖1A，提供基板100。在一實施例中，基板100可視為一成長基板，其材料可例如是藍寶石（Sapphire）、碳化矽（SiC）、氮化鋁（AlN）、矽（Si）、鍺（Ge）、砷化鎵（GaAs）、磷化銦（InP）、磷化鎵（GaP）、氮化鎵（GaN）或其組合。

接著，為了提高後續的磊晶品質，以避免晶格缺陷的產生，可形成緩衝層102於基板100上。在本實施例中，緩衝層102的材料可例如是AlGaN。但本發明不以此為限，在其他實施例中，緩衝層102的材料可為III-V族半導體材料，例如是AlN、InN、GaN與InGaN等六方晶系的材料、等軸晶系（isometric system）或其組合，其形成方法可例如是有機金屬化學氣相沈積法（Metal-organic Chemical Vapor Deposition，MOCVD）或分子束磊晶法（Molecular Beam Epitaxy，MBE）。

然後，形成通道層104於緩衝層102上，使得緩衝層102介於通道層104與基板100之間。在一實施例中，通道層104可與後續形成的第二半導體層112（如後續圖1D所示）之間形成異質接面，使得通道層104接近第二半導體層112的區域中形成具有高電子遷移率的二維電子氣（2DEG）。在一實施例中，通道層104的材料包括III-V族半導體材料，其可例如是未經摻雜（undoped）或非刻意摻雜（unintentionally doped）的GaN。但本發明不以此為限，在其他實施例中，只要通道層104的材料的能隙與後續形成的第二半導體層112的材料的能隙不同，所述通道層104的材料皆可為本發明的範疇。通道層104的形成方法可例如是有機金屬化學氣相沈積法或分子束磊晶法。

請參照圖1B，藉由第一磊晶製程，形成具有第一導電型的第一半導體材料層106於通道層104上。在一實施例中，第一半導體材料層106的材料包括III-V族半導體材料，其可例如是但不限於p-AlGaN，其形成方法可例如是有機金屬化學氣相沈積法或分子束磊晶法。第一半導體材料層106的摻雜濃度可例如是1.0´10 ¹⁶/cm ³至1.0´10 ¹⁸/cm ³，其厚度T1可介於5 nm至50 nm之間。值得注意的是，由於離子植入製程容易造成通道層104、第一半導體材料層106或其界面的缺陷，進而導致漏電流的情況產生。本發明利用第一磊晶製程來形成第一半導體材料層106，其可減少上述通道層104、第一半導體材料層106或其界面的缺陷，以減少漏電流的情況產生。

請參照圖1C，先形成圖案化罩幕層（未繪示）於第一半導體材料層106上，其中圖案化罩幕層暴露出第一半導體材料層106的部分頂面。然後，進行非等向性蝕刻法，移除部分第一半導體材料層106，以暴露通道層104的表面。在一實施例中，所述非等向性蝕刻法可例如是反應性離子蝕刻法（Reactive Ion Etching，RIE）。之後，移除所述圖案化罩幕層。

請參考圖1D，藉由第二磊晶製程，形成具有第二導電型的第二半導體材料層110於通道層104上。詳細地說，第二半導體材料層110覆蓋通道層104的頂面以及第一半導體層106a的頂面與側面。在一實施例中，第二半導體材料層110的材料包括III-V族半導體材料，其可例如是但不限於n-AlGaN，其形成方法可例如是有機金屬化學氣相沈積法或分子束磊晶法。第二半導體材料層110的摻雜濃度可例如是1.0´10 ¹⁵/cm ³至1.0´10 ¹⁷/cm ³，其厚度T2可介於5 nm至50 nm之間。在本實施例中，第二半導體材料層110的厚度T2可等於第一半導體材料層106的厚度T1，其使得配置於第一半導體層106a的兩側的部分第二半導體材料層110（亦即第二半導體層112）的頂面與第一半導體層106a的頂面為共平面。但本發明不以此為限，在其他實施例中，第二半導體材料層110的厚度T2亦可大於或小於第一半導體材料層106的厚度T1。

值得注意的是，配置於第一半導體層106a的兩側的部分第二半導體材料層110可視為第二半導體層112（可例如是第二III-V族化合物層）。由於第二半導體層112與通道層104之間具有能隙的不連續性（band gap discontinuity）。在第二半導體層112內的電子會因為壓電效應（piezoelectric effect）而進入通道層104中，而在通道層104中產生了具有極高遷移導電電子之二維電子氣（2-DEG），且形成了一載子通道（carrier channel，以下稱為載子通道108）。此載子通道108位於第二半導體層112與通道層104之間。另外，由於通道層104可例如是未經摻雜或非刻意摻雜的GaN，因此載子通道108可具有極高之電子遷移率。也就是說，載子通道108中的電子可自由地移動而不易與摻質產生碰撞。此外，由於本實施例之第二半導體層112的材料可例如是n-AlGaN，相較於未經摻雜或非刻意摻雜的AlGaN，本實施例可更進一步提升二維電子氣，或是更加提高載子通道108的電子遷移率。

另一方面，由於第一半導體層106a的材料可例如是p-AlGaN，其主要載子為電洞。所述電洞可空乏第一半導體層106a下方之載子通道108的電子，使得第一半導體層106a下方之載子通道108中產生空乏區116。此時，本實施例之半導體元件可視為一種加強型（Enhancement-mode）高電子遷移率電晶體。換言之，在未施加閘極電壓下，載子通道108可例如是常關（normally-off）狀態；而施加閘極電壓下，則可開啟此加強型高電子遷移率電晶體之載子通道108。此外，配置於第一半導體層106a上的部分第二半導體材料層110可視為第三半導體層114。由於第一半導體層106a（可例如是第一III-V族化合物層）與第三半導體層114（可例如是第三III-V族化合物層）直接接觸，其可視為一種寄生二極體，所述寄生二極體可例如是PN接面二極體。在本實施例中，第三半導體層114的摻雜濃度可小於第一半導體層106a的摻雜濃度，其可提升本實施例之半導體元件的臨界電壓，以避免開啟電壓過低而導致漏電流的問題。

接著，請參考圖1E，分別形成源極電極S與汲極電極D於第二半導體層112上。另一方面，亦形成閘極電極G於第三半導體層114上。在一實施例中，源極電極S、汲極電極D以及閘極電極G包括一種或一種以上的導電材料，所述導電材料可例如是金屬材料、金屬化合物或其組合。金屬材料可例如是Ti、Al、Ni、Au、W或其組合；金屬化合物可例如TiN、TiW、TiWN、WN或其組合。源極電極S、汲極電極D以及閘極電極G的形成方法可例如是化學氣相沈積法、物理氣相沈積法或其他適當的形成方法。在一實施例中，在形成源極電極S、汲極電極D以及閘極電極G之後，可進行退火製程，使得源極電極S以及汲極電極D與其下方的第二半導體層，以及閘極電極G與其下方的第三半導體層反應形成合金，以產生有效的電性連接。在一實施例中，所述退火製程可例如是快速熱退火（Rapid Thermal Annealing，RTA）製程。

綜上所述，本發明藉由第一磊晶製程形成第一半導體層（亦即p-AlGaN層）於通道層上，並藉由第二磊晶製程分別形成兩個第二半導體層（亦即n-AlGaN層）於第一半導體層的兩側。相較於未經摻雜或非刻意摻雜的AlGaN，本發明之第二半導體層可更進一步提升二維電子氣，或是更加提高載子通道的電子遷移率。另外，本發明將第三半導體層配置在第一半導體層上，以形成PN接面二極體。所述PN接面二極體可提升本發明之半導體元件的臨界電壓，以避免開啟電壓過低而導致漏電流的問題。

此外，本發明利用第一磊晶製程來形成第一半導體材料層以及利用第二磊晶製程來形成第二半導體材料層，其可減少通道層、第一半導體材料層、第二半導體材料層或其界面的缺陷，以減少漏電流的情況產生。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧基板
102‧‧‧緩衝層
104‧‧‧通道層
106‧‧‧第一半導體材料層
106a‧‧‧第一半導體層
108‧‧‧二維電子氣、載子通道
110‧‧‧第二半導體材料層
112‧‧‧第二半導體層
114‧‧‧第三半導體層
116‧‧‧空乏區
D‧‧‧汲極電極
G‧‧‧閘極電極
S‧‧‧源極電極
T1、T2‧‧‧厚度

圖1A至圖1E為本發明之一實施例的半導體元件的製造流程的剖面示意圖。

100‧‧‧基板

102‧‧‧緩衝層

104‧‧‧通道層

106a‧‧‧第一半導體層

108‧‧‧二維電子氣、載子通道

110‧‧‧第二半導體材料層

112‧‧‧第二半導體層

114‧‧‧第三半導體層

116‧‧‧空乏區

D‧‧‧汲極電極

G‧‧‧閘極電極

S‧‧‧源極電極

T1、T2‧‧‧厚度

Claims (20)

1. 一種半導體元件，包括： 一基板； 一通道層，位於該基板上； 具有一第一導電型的一第一半導體層，位於該通道層上； 具有一第二導電型的兩個第二半導體層，位於該通道層上，其中該第一半導體層位於該兩個第二半導體層之間；以及 具有該第二導電型的一第三半導體層，位於該第一半導體層上。
2. 如申請專利範圍第1項所述的半導體元件，其中該第一導電型為P型，其摻質為Mg、Ca、Zn、Be、C、Fe或其組合。
3. 如申請專利範圍第1項所述的半導體元件，其中該第二導電型為N型，其摻質為Si、O或其組合。
4. 如申請專利範圍第1項所述的半導體元件，其中該第三半導體層的摻雜濃度小於該第一半導體層的摻雜濃度。
5. 如申請專利範圍第1項所述的半導體元件，其中該第三半導體層的厚度等於該第一半導體層的厚度。
6. 如申請專利範圍第1項所述的半導體元件，其中該第三半導體層的厚度介於5 nm至50 nm之間。
7. 如申請專利範圍第1項所述的半導體元件，其中該第一半導體層的頂面與該兩個第二半導體層的頂面為共平面。
8. 如申請專利範圍第1項所述的半導體元件，更包括一緩衝層位於該基板與該通道層之間。
9. 如申請專利範圍第1項所述的半導體元件，更包括： 一源極電極與一汲極電極分別配置在該兩個第二半導體層上；以及 一閘極電極配置在該第三半導體層上。
10. 一種半導體元件的製造方法，包括： 形成一通道層於該基板上； 形成具有一第一導電型的一第一半導體層於該通道層上； 分別形成具有一第二導電型的兩個第二半導體層於該第一半導體層的兩側；以及 形成具有該第二導電型的一第三半導體層於該第一半導體層上。
11. 如申請專利範圍第10項所述的半導體元件的製造方法，其中分別形成該兩個第二半導體層於該第一半導體層的兩側的步驟包括： 藉由一第一磊晶製程，形成一第一半導體材料層於該通道層上； 移除部分該第一半導體材料層，以暴露該通道層的表面；以及 藉由一第二磊晶製程，形成一第二半導體材料層於該通道層上，其中該第二半導體材料層覆蓋該通道層的頂面以及該第一半導體層的頂面與側面。
12. 如申請專利範圍第11項所述的半導體元件的製造方法，其中該第二半導體材料層的摻雜濃度小於該第一半導體材料層的摻雜濃度。
13. 如申請專利範圍第11項所述的半導體元件的製造方法，其中該第二半導體材料層的厚度等於該第一半導體材料層的厚度。
14. 如申請專利範圍第10項所述的半導體元件的製造方法，更包括形成一緩衝層於該基板與該通道層之間。
15. 如申請專利範圍第10項所述的半導體元件的製造方法，更包括： 分別形成一源極電極與一汲極電極於該兩個第二半導體層上；以及 形成一閘極電極於該第三半導體層上。
16. 一種半導體元件，包括： 一基板； 一通道層，位於該基板上； 一個二極體，位於該通道層上，其中該二極體包括： 具有一第一導電型的一第一III-V族化合物層；以及 具有一第二導電型的一第三III-V族化合物層，其中該第三III-V族化合物層位於該第一III-V族化合物層上；以及 具有該第二導電型的兩個第二III-V族化合物層，分別位於該二極體的兩側。
17. 如申請專利範圍第16項所述的半導體元件，其中該二極體包括PN接面二極體，其P型摻質為Mg、Ca、Zn、Be、C、Fe或其組合，其N型摻質為Si、O或其組合。
18. 如申請專利範圍第16項所述的半導體元件，其中該第三III-V族化合物層的摻雜濃度小於該第一III-V族化合物層的摻雜濃度。
19. 如申請專利範圍第16項所述的半導體元件，其中該第三III-V族化合物層的厚度等於該第一III-V族化合物層的厚度。
20. 如申請專利範圍第16項所述的半導體元件，其中該第一III-V族化合物層的頂面與該兩個第二III-V族化合物層的頂面為共平面。