JPH0794409A - Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 - Google Patents
Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法Info
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- JPH0794409A JPH0794409A JP23341393A JP23341393A JPH0794409A JP H0794409 A JPH0794409 A JP H0794409A JP 23341393 A JP23341393 A JP 23341393A JP 23341393 A JP23341393 A JP 23341393A JP H0794409 A JPH0794409 A JP H0794409A
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Abstract
(57)【要約】
【目的】基板上にIII-Ｖ族化合物半導体薄膜を結晶性よ
くヘテロエピタキシャル成長させ、III-Ｖ族化合物半導
体薄膜に形成する素子の歩留りを向上することができる
III-Ｖ族化合物半導体薄膜の形成方法を提供することを
目的とする。 【構成】第１の装置を用い、Ｈ2 流量５〜５０SLM 、圧
力５０〜７６０Torr、基板温度９５０〜１０５０℃で、
Ｓｉ基板１４表面の自然酸化膜３０をＨ2 還元により除
去し（第１の工程）、基板温度約４５０℃で、Ｓｉ基板
１４上にＡｓ薄膜３２を数ｎｍ〜数十ｎｍの膜厚に蒸着
し（第２の工程）、第２の装置を用い、圧力７６Torr、
Ｈ2 流量５〜１５SLM 、基板温度約７００℃で、Ｓｉ基
板１４上のＡｓ薄膜３２を除去し（第３の工程）、Ａｓ
Ｈ3 及びＴＭＧを用いて、Ｓｉ基板１４上にＧａＡｓバ
ッファ薄膜３４及びＧａＡｓ薄膜３６を順にヘテロエピ
タキシャル成長させる（第４の工程）。
くヘテロエピタキシャル成長させ、III-Ｖ族化合物半導
体薄膜に形成する素子の歩留りを向上することができる
III-Ｖ族化合物半導体薄膜の形成方法を提供することを
目的とする。 【構成】第１の装置を用い、Ｈ2 流量５〜５０SLM 、圧
力５０〜７６０Torr、基板温度９５０〜１０５０℃で、
Ｓｉ基板１４表面の自然酸化膜３０をＨ2 還元により除
去し（第１の工程）、基板温度約４５０℃で、Ｓｉ基板
１４上にＡｓ薄膜３２を数ｎｍ〜数十ｎｍの膜厚に蒸着
し（第２の工程）、第２の装置を用い、圧力７６Torr、
Ｈ2 流量５〜１５SLM 、基板温度約７００℃で、Ｓｉ基
板１４上のＡｓ薄膜３２を除去し（第３の工程）、Ａｓ
Ｈ3 及びＴＭＧを用いて、Ｓｉ基板１４上にＧａＡｓバ
ッファ薄膜３４及びＧａＡｓ薄膜３６を順にヘテロエピ
タキシャル成長させる（第４の工程）。
Description
【０００１】
【産業上の利用分野】本発明はIII-Ｖ族化合物半導体薄
膜の形成方法に関する。近年、高集積III-Ｖ族化合物半
導体集積回路の市場拡大に伴い、その生産性を向上させ
るため、大口径基板が必要とされている。しかし、III-
Ｖ族化合物半導体からなる基板は割れやすく、また大き
な結晶を得にくいため、大口径基板を作ることが困難で
ある。そこで、例えばＳｉ（シリコン）基板上にIII-Ｖ
族化合物半導体薄膜をヘテロエピタキシャル成長させた
ものをIII-Ｖ族化合物半導体基板として用いる方法が注
目されている。
膜の形成方法に関する。近年、高集積III-Ｖ族化合物半
導体集積回路の市場拡大に伴い、その生産性を向上させ
るため、大口径基板が必要とされている。しかし、III-
Ｖ族化合物半導体からなる基板は割れやすく、また大き
な結晶を得にくいため、大口径基板を作ることが困難で
ある。そこで、例えばＳｉ（シリコン）基板上にIII-Ｖ
族化合物半導体薄膜をヘテロエピタキシャル成長させた
ものをIII-Ｖ族化合物半導体基板として用いる方法が注
目されている。
【０００２】
【従来の技術】ところで、Ｓｉ基板上にIII-Ｖ族化合物
半導体薄膜をヘテロエピタキシャル成長させる場合、通
常、Ｓｉ基板表面には自然酸化膜と呼ばれるＳｉＯ2 膜
からなる酸化被膜が形成されている。従って、Ｓｉ基板
上にIII-Ｖ族化合物半導体薄膜を結晶性よく形成するた
めには、そのヘテロエピタキシャル成長に先立って、予
めＳｉ基板表面から酸化被膜を除去しておく必要があ
る。
半導体薄膜をヘテロエピタキシャル成長させる場合、通
常、Ｓｉ基板表面には自然酸化膜と呼ばれるＳｉＯ2 膜
からなる酸化被膜が形成されている。従って、Ｓｉ基板
上にIII-Ｖ族化合物半導体薄膜を結晶性よく形成するた
めには、そのヘテロエピタキシャル成長に先立って、予
めＳｉ基板表面から酸化被膜を除去しておく必要があ
る。
【０００３】そのため、従来においては、還元雰囲気中
又は高真空中で、Ｓｉ基板を約１０００℃の高温で予備
加熱（プレヒート）し、Ｓｉ基板表面の酸化被膜を除去
した後、例えば７００℃前後の基板温度に冷却して、Ｓ
ｉ基板上に所望のIII-Ｖ族化合物半導体薄膜をヘテロエ
ピタキシャル成長させていた。
又は高真空中で、Ｓｉ基板を約１０００℃の高温で予備
加熱（プレヒート）し、Ｓｉ基板表面の酸化被膜を除去
した後、例えば７００℃前後の基板温度に冷却して、Ｓ
ｉ基板上に所望のIII-Ｖ族化合物半導体薄膜をヘテロエ
ピタキシャル成長させていた。
【０００４】
【発明が解決しようとする課題】しかし、このような酸
化被膜の除去処理とIII-Ｖ族化合物半導体膜の成長処理
とを同一の装置を用いて複数回行うと、III-Ｖ族化合物
半導体膜の成長時に装置内に残留したIII-Ｖ族化合物
が、次回のプレヒート時の加熱によって蒸発・分解し、
蒸気圧の低いＧａ、Ａｌ、Ｉｎ等のIII 族元素のみがＳ
ｉ基板上に凝集するため、ヘテロエピタキシャル膜の結
晶性が悪くなる。
化被膜の除去処理とIII-Ｖ族化合物半導体膜の成長処理
とを同一の装置を用いて複数回行うと、III-Ｖ族化合物
半導体膜の成長時に装置内に残留したIII-Ｖ族化合物
が、次回のプレヒート時の加熱によって蒸発・分解し、
蒸気圧の低いＧａ、Ａｌ、Ｉｎ等のIII 族元素のみがＳ
ｉ基板上に凝集するため、ヘテロエピタキシャル膜の結
晶性が悪くなる。
【０００５】このような装置内に残留したIII-Ｖ族化合
物の蒸発・分解によりIII 族元素がＳｉ基板上に凝集し
てヘテロエピタキシャル膜の結晶性を悪化させることに
対する対策として、例えばＧａＡｓ薄膜をエピタキシャ
ル成長させる場合、プレヒートの際にＡｓＨ3 （アルシ
ン）を導入して、装置内に残留するＧａＡｓの分解を防
止しようとする技術が知られている（特開昭５９−１４
６０１２号公報、特開昭６１−７０７１５号公報参
照）。
物の蒸発・分解によりIII 族元素がＳｉ基板上に凝集し
てヘテロエピタキシャル膜の結晶性を悪化させることに
対する対策として、例えばＧａＡｓ薄膜をエピタキシャ
ル成長させる場合、プレヒートの際にＡｓＨ3 （アルシ
ン）を導入して、装置内に残留するＧａＡｓの分解を防
止しようとする技術が知られている（特開昭５９−１４
６０１２号公報、特開昭６１−７０７１５号公報参
照）。
【０００６】しかしながら、この方法では、ある程度の
III-Ｖ族化合物の分解を抑制することはできても、分解
元素の発生を完全に防止することはできない。また、II
I-Ｖ族化合物の分解抑制のためのＡｓＨ3 が分解して生
じたラジカルがＳｉ基板表面を荒らして、その後に成長
させるヘテロエピタキシャル膜の結晶性を却って損なう
原因になるという問題もある。
III-Ｖ族化合物の分解を抑制することはできても、分解
元素の発生を完全に防止することはできない。また、II
I-Ｖ族化合物の分解抑制のためのＡｓＨ3 が分解して生
じたラジカルがＳｉ基板表面を荒らして、その後に成長
させるヘテロエピタキシャル膜の結晶性を却って損なう
原因になるという問題もある。
【０００７】また、別の対策として、装置をプレヒート
用とIII-Ｖ族化合物半導体成長用とに分離独立させ、両
者を真空配管で接続し、この中をＳｉ基板を搬送するよ
うにして、プレヒート時に基板上にIII 族元素が凝集す
るのを防止しようとする方法も知られている（特開昭６
３−２４５７８０号公報参照）。しかしながら、この方
法では、プレヒート後のＳｉ基板を搬送する過程でＳｉ
基板表面が汚染され易く、加えて処理装置の構造が大型
化かつ複雑化し、製造コストが高く取り扱いが不便であ
るという問題がある。
用とIII-Ｖ族化合物半導体成長用とに分離独立させ、両
者を真空配管で接続し、この中をＳｉ基板を搬送するよ
うにして、プレヒート時に基板上にIII 族元素が凝集す
るのを防止しようとする方法も知られている（特開昭６
３−２４５７８０号公報参照）。しかしながら、この方
法では、プレヒート後のＳｉ基板を搬送する過程でＳｉ
基板表面が汚染され易く、加えて処理装置の構造が大型
化かつ複雑化し、製造コストが高く取り扱いが不便であ
るという問題がある。
【０００８】更に、別の対策として、Ｓｉ基板表面の自
然酸化膜を除去し、続いて温度７００〜６００℃でＡｓ
Ｈ3 を導入し、Ｓｉ基板表面をＡｓ（砒素）膜でパッシ
ベーションした後、Ｓｉ基板を別の装置に移して、Ｓｉ
基板上にＧａＡｓ薄膜をヘテロエピタキシャル成長させ
る方法も知られている（特開平２−９４４３１号公報参
照）。
然酸化膜を除去し、続いて温度７００〜６００℃でＡｓ
Ｈ3 を導入し、Ｓｉ基板表面をＡｓ（砒素）膜でパッシ
ベーションした後、Ｓｉ基板を別の装置に移して、Ｓｉ
基板上にＧａＡｓ薄膜をヘテロエピタキシャル成長させ
る方法も知られている（特開平２−９４４３１号公報参
照）。
【０００９】しかしながら、この方法では、Ａｓ膜でパ
ッシベーションしたＳｉ基板を空気中に１時間以上放置
した後、ＧａＡｓ薄膜をヘテロエピタキシャル成長させ
たところ、白濁したＧａＡｓ薄膜しかエピタキシャル成
長することができず、良好な結晶性を有するエピタキシ
ャル膜を得ることができないという問題がある。これ
は、ＡｓＨ3 の熱分解によっては、Ｓｉ基板表面を有効
にパッシベーションするのに充分な厚さのＡｓ膜を堆積
することができないことによると考えられる。
ッシベーションしたＳｉ基板を空気中に１時間以上放置
した後、ＧａＡｓ薄膜をヘテロエピタキシャル成長させ
たところ、白濁したＧａＡｓ薄膜しかエピタキシャル成
長することができず、良好な結晶性を有するエピタキシ
ャル膜を得ることができないという問題がある。これ
は、ＡｓＨ3 の熱分解によっては、Ｓｉ基板表面を有効
にパッシベーションするのに充分な厚さのＡｓ膜を堆積
することができないことによると考えられる。
【００１０】そこで本発明は、基板上にIII-Ｖ族化合物
半導体薄膜を結晶性よくヘテロエピタキシャル成長さ
せ、このIII-Ｖ族化合物半導体薄膜に形成する素子の製
造歩留りを向上することができるIII-Ｖ族化合物半導体
薄膜の形成方法を提供することを目的とする。
半導体薄膜を結晶性よくヘテロエピタキシャル成長さ
せ、このIII-Ｖ族化合物半導体薄膜に形成する素子の製
造歩留りを向上することができるIII-Ｖ族化合物半導体
薄膜の形成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題は、第１の装置
を用い、還元雰囲気中又は真空中において基板を加熱
し、前記基板表面の酸化被膜を除去する第１の工程と、
前記酸化被膜を除去した後、前記第１の装置を用い、前
記基板上にＶ族元素薄膜を形成する第２の工程と、前記
第１の装置と異なる第２の装置を用い、前記基板上の前
記Ｖ族元素薄膜を除去する第３の工程と、前記Ｖ族元素
薄膜を除去した後、前記第２の装置にIII族元素及びＶ
族元素を供給し、前記基板上にIII-Ｖ族化合物半導体薄
膜を成長させる第４の工程とを有することを特徴とする
III-Ｖ族化合物半導体薄膜の形成方法によって達成され
る。
を用い、還元雰囲気中又は真空中において基板を加熱
し、前記基板表面の酸化被膜を除去する第１の工程と、
前記酸化被膜を除去した後、前記第１の装置を用い、前
記基板上にＶ族元素薄膜を形成する第２の工程と、前記
第１の装置と異なる第２の装置を用い、前記基板上の前
記Ｖ族元素薄膜を除去する第３の工程と、前記Ｖ族元素
薄膜を除去した後、前記第２の装置にIII族元素及びＶ
族元素を供給し、前記基板上にIII-Ｖ族化合物半導体薄
膜を成長させる第４の工程とを有することを特徴とする
III-Ｖ族化合物半導体薄膜の形成方法によって達成され
る。
【００１２】上記のIII-Ｖ族化合物半導体薄膜の形成方
法において、前記第１の工程における還元雰囲気が、水
素雰囲気であることが望ましい。上記のIII-Ｖ族化合物
半導体薄膜の形成方法において、前記第１の工程におけ
る真空が、１０-6Torr以下の真空であることが望まし
い。上記のIII-Ｖ族化合物半導体薄膜の形成方法におい
て、前記第２の工程が、基板温度４００℃乃至６００℃
の条件で、Ｖ族元素を前記基板上に蒸着し、前記Ｖ族元
素薄膜を形成する工程であることを特徴とするIII-Ｖ族
化合物半導体薄膜の形成方法によって達成される。
法において、前記第１の工程における還元雰囲気が、水
素雰囲気であることが望ましい。上記のIII-Ｖ族化合物
半導体薄膜の形成方法において、前記第１の工程におけ
る真空が、１０-6Torr以下の真空であることが望まし
い。上記のIII-Ｖ族化合物半導体薄膜の形成方法におい
て、前記第２の工程が、基板温度４００℃乃至６００℃
の条件で、Ｖ族元素を前記基板上に蒸着し、前記Ｖ族元
素薄膜を形成する工程であることを特徴とするIII-Ｖ族
化合物半導体薄膜の形成方法によって達成される。
【００１３】上記課題は、のIII-Ｖ族化合物半導体薄膜
の形成方法において、前記第４の工程が、有機金属気相
成長法又は分子線エピタキシー法を用いて、前記III-Ｖ
族化合物半導体薄膜を成長させる工程であることを特徴
とするIII-Ｖ族化合物半導体薄膜の形成方法によって達
成される。上記のIII-Ｖ族化合物半導体薄膜の形成方法
において、前記基板が、Ｓｉ基板又はＧｅ基板からなる
ことを特徴とするIII-Ｖ族化合物半導体薄膜の形成方法
によって達成される。
の形成方法において、前記第４の工程が、有機金属気相
成長法又は分子線エピタキシー法を用いて、前記III-Ｖ
族化合物半導体薄膜を成長させる工程であることを特徴
とするIII-Ｖ族化合物半導体薄膜の形成方法によって達
成される。上記のIII-Ｖ族化合物半導体薄膜の形成方法
において、前記基板が、Ｓｉ基板又はＧｅ基板からなる
ことを特徴とするIII-Ｖ族化合物半導体薄膜の形成方法
によって達成される。
【００１４】上記のIII-Ｖ族化合物半導体薄膜の形成方
法において、前記III-Ｖ族化合物半導体薄膜が、Ａｌ、
Ｇａ、又はＩｎのIII 族元素とＡｓ又はＰのＶ族元素と
の化合物薄膜又は混晶薄膜であることを特徴とするIII-
Ｖ族化合物半導体薄膜の形成方法によって達成される。
法において、前記III-Ｖ族化合物半導体薄膜が、Ａｌ、
Ｇａ、又はＩｎのIII 族元素とＡｓ又はＰのＶ族元素と
の化合物薄膜又は混晶薄膜であることを特徴とするIII-
Ｖ族化合物半導体薄膜の形成方法によって達成される。
【００１５】
【作用】本発明は、基板表面の酸化被膜を除去し、続い
て基板上にＶ族元素薄膜を形成する第１の装置と、基板
上のＶ族元素薄膜を除去し、続いて基板上にIII-Ｖ族化
合物半導体薄膜を成長させる第２の装置とを別個独立に
することにより、第１の装置内にIII-Ｖ族化合物が残存
することがなくなるため、酸化被膜を除去した基板表面
へのIII 族元素の凝集を防止することができる。
て基板上にＶ族元素薄膜を形成する第１の装置と、基板
上のＶ族元素薄膜を除去し、続いて基板上にIII-Ｖ族化
合物半導体薄膜を成長させる第２の装置とを別個独立に
することにより、第１の装置内にIII-Ｖ族化合物が残存
することがなくなるため、酸化被膜を除去した基板表面
へのIII 族元素の凝集を防止することができる。
【００１６】また、基板表面の酸化被膜を除去した後、
基板温度４００℃以上の条件においてＶ族元素を基板上
に蒸着してＶ族元素薄膜を形成することにより、基板表
面を数ｎｍ〜数十ｎｍの充分な厚さのＶ族元素薄膜によ
って保護することができるため、例えば第１の装置から
第２の装置に移す際に空気中に長時間放置しても、基板
表面が汚染されることは全くない。
基板温度４００℃以上の条件においてＶ族元素を基板上
に蒸着してＶ族元素薄膜を形成することにより、基板表
面を数ｎｍ〜数十ｎｍの充分な厚さのＶ族元素薄膜によ
って保護することができるため、例えば第１の装置から
第２の装置に移す際に空気中に長時間放置しても、基板
表面が汚染されることは全くない。
【００１７】しかも、この基板上のＶ族元素薄膜は、基
板温度６００℃以下の条件において蒸着されていること
により、５００℃〜７００℃程度の低い温度で除去でき
るため、ＭＯＣＶＤ（有機金属気相成長）法又はＭＢＥ
（分子線エピタキシー）法を用いてIII-Ｖ族化合物半導
体薄膜を成長させる際に、従来のような高温のプレヒー
トを行う必要がなくなる。
板温度６００℃以下の条件において蒸着されていること
により、５００℃〜７００℃程度の低い温度で除去でき
るため、ＭＯＣＶＤ（有機金属気相成長）法又はＭＢＥ
（分子線エピタキシー）法を用いてIII-Ｖ族化合物半導
体薄膜を成長させる際に、従来のような高温のプレヒー
トを行う必要がなくなる。
【００１８】こうして、Ｖ族元素薄膜を除去した後の汚
染の全くない、大口径のＳｉ基板又はＧｅ（ゲルマニウ
ム）基板全面に、所望のIII-Ｖ族化合物半導体薄膜を結
晶性よく成長させることができる。従って、このIII-Ｖ
族化合物半導体薄膜に形成した素子の不良率を低減する
ことができる。
染の全くない、大口径のＳｉ基板又はＧｅ（ゲルマニウ
ム）基板全面に、所望のIII-Ｖ族化合物半導体薄膜を結
晶性よく成長させることができる。従って、このIII-Ｖ
族化合物半導体薄膜に形成した素子の不良率を低減する
ことができる。
【００１９】
【実施例】以下、図面を参照しながら、本発明によるII
I-Ｖ族化合物半導体薄膜の形成方法の各実施例を説明す
る。図１は本発明の一実施例によるＧａＡｓ薄膜の形成
方法を説明するための工程図、図２は図１に示す各工程
における基板温度履歴を示すグラフ、図３は基板表面の
酸化被膜を除去する第１の工程及び基板上にＡｓ薄膜を
蒸着する第２の工程で使用する第１の装置を示す概略構
成図である。尚、基板上のＡｓ薄膜を除去する第３の工
程及び基板上にＧａＡｓ薄膜を成長させる第４の工程で
使用する第２の装置は、通常のＭＯＣＶＤ装置であるた
め、その図示を省略する。
I-Ｖ族化合物半導体薄膜の形成方法の各実施例を説明す
る。図１は本発明の一実施例によるＧａＡｓ薄膜の形成
方法を説明するための工程図、図２は図１に示す各工程
における基板温度履歴を示すグラフ、図３は基板表面の
酸化被膜を除去する第１の工程及び基板上にＡｓ薄膜を
蒸着する第２の工程で使用する第１の装置を示す概略構
成図である。尚、基板上のＡｓ薄膜を除去する第３の工
程及び基板上にＧａＡｓ薄膜を成長させる第４の工程で
使用する第２の装置は、通常のＭＯＣＶＤ装置であるた
め、その図示を省略する。
【００２０】図３に示す第１の装置の構成を簡単に説明
する。基板処理部となるチャンバ１０内には、例えばＳ
ｉＣをコーティングしたカーボンからなるサセプタ１２
が設置され、例えばＳｉ基板１４を下向きに装填するよ
うになっている。また、このサセプタ１２は、装置上部
に設けられたサセプタ駆動系１６によって回転されるよ
うになっている。
する。基板処理部となるチャンバ１０内には、例えばＳ
ｉＣをコーティングしたカーボンからなるサセプタ１２
が設置され、例えばＳｉ基板１４を下向きに装填するよ
うになっている。また、このサセプタ１２は、装置上部
に設けられたサセプタ駆動系１６によって回転されるよ
うになっている。
【００２１】また、サセプタ１２に装填されたＳｉ基板
１４下方には、Ａｓ坩堝１８が設置されており、Ｓｉ基
板１４上方には、ヒータ２０が設置されている。また、
チャンバ１０底壁にはＨ2 （水素）ガスを供給するＨ2
導入管２２が接続され、チャンバ１０上壁には排気管２
４が接続されている。更に、チャンバ１０側方には、ゲ
ートバルブ２６を介して、処理前後のＳｉ基板１４を収
納するローディング・チャンバ２８が接続されている。
１４下方には、Ａｓ坩堝１８が設置されており、Ｓｉ基
板１４上方には、ヒータ２０が設置されている。また、
チャンバ１０底壁にはＨ2 （水素）ガスを供給するＨ2
導入管２２が接続され、チャンバ１０上壁には排気管２
４が接続されている。更に、チャンバ１０側方には、ゲ
ートバルブ２６を介して、処理前後のＳｉ基板１４を収
納するローディング・チャンバ２８が接続されている。
【００２２】次に、図１及び図２を用いて、Ｓｉ基板上
にＧａＡｓ薄膜をヘテロエピタキシャル成長させる方法
を説明する。先ず、第１の工程として、図１（ａ）に示
されるような、表面に自然酸化膜３０がある大口径のＳ
ｉ基板１４を、上記図３に示す第１の装置のローディン
グ・チャンバ２８からゲートバルブ２６を介してチャン
バ１０内に移動させ、サセプタ１２に下向きに装填した
後、サセプタ駆動系１６によって回転させる。
にＧａＡｓ薄膜をヘテロエピタキシャル成長させる方法
を説明する。先ず、第１の工程として、図１（ａ）に示
されるような、表面に自然酸化膜３０がある大口径のＳ
ｉ基板１４を、上記図３に示す第１の装置のローディン
グ・チャンバ２８からゲートバルブ２６を介してチャン
バ１０内に移動させ、サセプタ１２に下向きに装填した
後、サセプタ駆動系１６によって回転させる。
【００２３】そしてＨ2 導入管２２より流量５〜５０SL
M （Standard Litter per Minute）のＨ2 をチャンバ１
０内に供給しながら、ヒータ２０によりＳｉ基板１４を
温度９５０〜１０５０℃に昇温し、圧力５０〜７６０To
rrの条件で、１０〜２０分間加熱する。これにより、Ｓ
ｉ基板１４表面の自然酸化膜３０をＨ2 によって還元
し、その表面から除去する。
M （Standard Litter per Minute）のＨ2 をチャンバ１
０内に供給しながら、ヒータ２０によりＳｉ基板１４を
温度９５０〜１０５０℃に昇温し、圧力５０〜７６０To
rrの条件で、１０〜２０分間加熱する。これにより、Ｓ
ｉ基板１４表面の自然酸化膜３０をＨ2 によって還元
し、その表面から除去する。
【００２４】次いで、第２の工程として、Ｓｉ基板１４
の温度を約４５０℃まで降下させた後、Ａｓ坩堝１８を
加熱してＡｓを蒸発させて、サセプタ１２に下向きに装
填されたＳｉ基板１４上にＡｓ蒸着を行う。こうして、
図１（ｂ）に示されるように、Ｓｉ基板１４上に、Ａｓ
薄膜３２を数ｎｍ〜数十ｎｍの膜厚に形成する。尚、こ
のＡｓ蒸着工程において、Ｓｉ基板１４の基板温度及び
Ａｓ薄膜３２の膜厚を上記のような値に設定したのは、
以下の理由によるものである。
の温度を約４５０℃まで降下させた後、Ａｓ坩堝１８を
加熱してＡｓを蒸発させて、サセプタ１２に下向きに装
填されたＳｉ基板１４上にＡｓ蒸着を行う。こうして、
図１（ｂ）に示されるように、Ｓｉ基板１４上に、Ａｓ
薄膜３２を数ｎｍ〜数十ｎｍの膜厚に形成する。尚、こ
のＡｓ蒸着工程において、Ｓｉ基板１４の基板温度及び
Ａｓ薄膜３２の膜厚を上記のような値に設定したのは、
以下の理由によるものである。
【００２５】第１の理由は、仮にＳｉ基板１４の基板温
度を８００℃以上にすると、Ｓｉ基板１４内部にＡｓが
拡散し始めるからである。そしてＡｓ元素はｎ型ドーパ
ントであるため、その拡散度合いが高いと、Ｓｉ基板１
４自体の比抵抗制御が困難になる恐れがある。また、第
２の理由は、Ｓｉ基板１４の基板温度が３００℃以下で
あり、Ａｓ薄膜３２の膜厚が数ｎｍ以下の場合、このＡ
ｓ薄膜３２は緻密な蒸着膜とはいい難く、また十分な厚
さでもないからである。従って、この第２の工程と次の
第３の工程との間にＳｉ基板１４を保管する際に、大気
中に晒されたＳｉ基板１４表面に酸化被膜ができる恐れ
がある。
度を８００℃以上にすると、Ｓｉ基板１４内部にＡｓが
拡散し始めるからである。そしてＡｓ元素はｎ型ドーパ
ントであるため、その拡散度合いが高いと、Ｓｉ基板１
４自体の比抵抗制御が困難になる恐れがある。また、第
２の理由は、Ｓｉ基板１４の基板温度が３００℃以下で
あり、Ａｓ薄膜３２の膜厚が数ｎｍ以下の場合、このＡ
ｓ薄膜３２は緻密な蒸着膜とはいい難く、また十分な厚
さでもないからである。従って、この第２の工程と次の
第３の工程との間にＳｉ基板１４を保管する際に、大気
中に晒されたＳｉ基板１４表面に酸化被膜ができる恐れ
がある。
【００２６】更に、第３の理由は、Ａｓ蒸着後のヘテロ
エピタキシャル成長工程において、ＡｓＨ3 の分解によ
ってラジカルを生ずることのない５００℃〜７００℃程
度の加熱によって短時間にＡｓ薄膜３２を除去しなけれ
ばならないが、そのためには、基板温度が６００℃以下
であって、Ａｓ薄膜３２の膜厚が数十ｎｍ以下であれば
よいことが本発明者らの実験によって判明したからであ
る。
エピタキシャル成長工程において、ＡｓＨ3 の分解によ
ってラジカルを生ずることのない５００℃〜７００℃程
度の加熱によって短時間にＡｓ薄膜３２を除去しなけれ
ばならないが、そのためには、基板温度が６００℃以下
であって、Ａｓ薄膜３２の膜厚が数十ｎｍ以下であれば
よいことが本発明者らの実験によって判明したからであ
る。
【００２７】以上の各理由により、これら全ての条件を
満足するものとして、Ｓｉ基板１４の基板温度及びＡｓ
薄膜３２の膜厚が上記のように設定されている。従っ
て、この第２の工程後、Ａｓ薄膜３２を蒸着したＳｉ基
板１４を空気中に長時間放置しても、Ｓｉ基板１４表面
が汚染されることは全くない。次いで、Ａｓ薄膜３２を
蒸着したＳｉ基板１４を、第２の装置、即ち通常のＭＯ
ＣＶＤ装置（図示せず）に移した後、第３の工程とし
て、リアクタ（反応炉）内の圧力を５０〜７６０Torrの
範囲の内、例えば７６Torrに設定し、例えば流量５〜１
５SLM のＨ2 を供給し、Ｓｉ基板１４の基板温度を約７
００℃に加熱して、図１（ｃ）に示されるように、Ｓｉ
基板１４上のＡｓ薄膜３２を除去する。
満足するものとして、Ｓｉ基板１４の基板温度及びＡｓ
薄膜３２の膜厚が上記のように設定されている。従っ
て、この第２の工程後、Ａｓ薄膜３２を蒸着したＳｉ基
板１４を空気中に長時間放置しても、Ｓｉ基板１４表面
が汚染されることは全くない。次いで、Ａｓ薄膜３２を
蒸着したＳｉ基板１４を、第２の装置、即ち通常のＭＯ
ＣＶＤ装置（図示せず）に移した後、第３の工程とし
て、リアクタ（反応炉）内の圧力を５０〜７６０Torrの
範囲の内、例えば７６Torrに設定し、例えば流量５〜１
５SLM のＨ2 を供給し、Ｓｉ基板１４の基板温度を約７
００℃に加熱して、図１（ｃ）に示されるように、Ｓｉ
基板１４上のＡｓ薄膜３２を除去する。
【００２８】次いで、第４の工程の第１段階として、基
板温度を４００〜４５０℃に降温し、Ｈ2 ガスと共に流
量０．１〜０．５SLM のＡｓＨ3 及び流量５０〜２００
SCCMのＴＭＧ（トリメチルガリウム）をそれぞれ外部か
らリアクタ内に導入し、Ａｓ薄膜３２を除去した後の汚
染の全くないＳｉ基板１４上に、ＧａＡｓバッファ薄膜
３４を約１０〜２０ｎｍの膜厚にヘテロエピタキシャル
成長させる。
板温度を４００〜４５０℃に降温し、Ｈ2 ガスと共に流
量０．１〜０．５SLM のＡｓＨ3 及び流量５０〜２００
SCCMのＴＭＧ（トリメチルガリウム）をそれぞれ外部か
らリアクタ内に導入し、Ａｓ薄膜３２を除去した後の汚
染の全くないＳｉ基板１４上に、ＧａＡｓバッファ薄膜
３４を約１０〜２０ｎｍの膜厚にヘテロエピタキシャル
成長させる。
【００２９】続いて、第４工程の第２段階として、Ｓｉ
基板１４の基板温度を６５０〜７５０℃まで昇温して、
流量３０〜１４０SCCMのＡｓＨ3 及び流量２．５SCCMの
ＴＭＧをそれぞれ導入し、ＧａＡｓ薄膜３６を約２μｍ
の膜厚にエピタキシャル成長させる。尚、最初に形成し
たＧａＡｓバッファ薄膜３４は、その後の本来のＧａＡ
ｓエピタキシャル成長に先立ち、その結晶性を高めるた
めのバッファ層となるものであり、第２段階の昇温過程
において、このＧａＡｓバッファ薄膜３４はアニールさ
れる。この結果、ＧａＡｓバッファ薄膜３４上に成長す
るＧａＡｓ薄膜３６は、表面欠陥が含まれない高品質の
III-Ｖ族化合物半導体薄膜となる。
基板１４の基板温度を６５０〜７５０℃まで昇温して、
流量３０〜１４０SCCMのＡｓＨ3 及び流量２．５SCCMの
ＴＭＧをそれぞれ導入し、ＧａＡｓ薄膜３６を約２μｍ
の膜厚にエピタキシャル成長させる。尚、最初に形成し
たＧａＡｓバッファ薄膜３４は、その後の本来のＧａＡ
ｓエピタキシャル成長に先立ち、その結晶性を高めるた
めのバッファ層となるものであり、第２段階の昇温過程
において、このＧａＡｓバッファ薄膜３４はアニールさ
れる。この結果、ＧａＡｓバッファ薄膜３４上に成長す
るＧａＡｓ薄膜３６は、表面欠陥が含まれない高品質の
III-Ｖ族化合物半導体薄膜となる。
【００３０】次に、Ｓｉ基板１４上にＧａＡｓ薄膜３６
を形成した第４の工程の後に大気中に放置した時間と、
その後このＳｉ基板１４上のＧａＡｓ薄膜３６を用いて
作製したＨＥＭＴ（High Electron Mobility Transisto
r ）（特開昭５９−５３７１４号公報、M.Abe et al.,I
EEE J.Quantum Electronics, Vol.QE-22,1870(1986)参
照）のスレッショルド電圧ＶTHの不良率との関係を、図
４のグラフに示す。
を形成した第４の工程の後に大気中に放置した時間と、
その後このＳｉ基板１４上のＧａＡｓ薄膜３６を用いて
作製したＨＥＭＴ（High Electron Mobility Transisto
r ）（特開昭５９−５３７１４号公報、M.Abe et al.,I
EEE J.Quantum Electronics, Vol.QE-22,1870(1986)参
照）のスレッショルド電圧ＶTHの不良率との関係を、図
４のグラフに示す。
【００３１】尚、参考のために、プレヒートの際にＡｓ
Ｈ3 を導入して、装置内に残留するＧａＡｓの分解を防
止しようとする特開昭６１−７０７１５号公報等に開示
された従来技術（以下、「従来技術Ａ」と呼ぶ）を用い
た場合の不良率、及びＳｉ基板表面の自然酸化膜を除去
した後、ＡｓＨ3 の熱分解によってＳｉ基板表面をＡｓ
膜でパッシベーションし、更にこのＳｉ基板を別の装置
に移してＳｉ基板上にＧａＡｓ薄膜をヘテロエピタキシ
ャル成長させる特開平２−９４４３１号公報に開示され
た従来技術（以下、「従来技術Ｂ」と呼ぶ）を用いた場
合の不良率をも併せてプロットした。
Ｈ3 を導入して、装置内に残留するＧａＡｓの分解を防
止しようとする特開昭６１−７０７１５号公報等に開示
された従来技術（以下、「従来技術Ａ」と呼ぶ）を用い
た場合の不良率、及びＳｉ基板表面の自然酸化膜を除去
した後、ＡｓＨ3 の熱分解によってＳｉ基板表面をＡｓ
膜でパッシベーションし、更にこのＳｉ基板を別の装置
に移してＳｉ基板上にＧａＡｓ薄膜をヘテロエピタキシ
ャル成長させる特開平２−９４４３１号公報に開示され
た従来技術（以下、「従来技術Ｂ」と呼ぶ）を用いた場
合の不良率をも併せてプロットした。
【００３２】この図４のグラフからも明らかなように、
本実施例によりＳｉ基板１４上に形成したＧａＡｓ薄膜
３６を用いてＨＥＭＴを作製した場合、ＧａＡｓ薄膜３
６を形成したＳｉ基板１４の大気中への放置時間が長時
間になるにつれて、ＨＥＭＴの不良率は増加する傾向を
見せるが、それでも上記従来技術Ａ，Ｂを用いて作製さ
れたＨＥＭＴの不良率よりも格段に低いことが分かる。
本実施例によりＳｉ基板１４上に形成したＧａＡｓ薄膜
３６を用いてＨＥＭＴを作製した場合、ＧａＡｓ薄膜３
６を形成したＳｉ基板１４の大気中への放置時間が長時
間になるにつれて、ＨＥＭＴの不良率は増加する傾向を
見せるが、それでも上記従来技術Ａ，Ｂを用いて作製さ
れたＨＥＭＴの不良率よりも格段に低いことが分かる。
【００３３】また、Ｓｉ基板１４上にＡｓ薄膜３２を形
成した第２の工程の後、大気中に数日間放置してから、
Ｓｉ基板１４上のＡｓ薄膜３２を除去する第３の工程
と、Ａｓ薄膜３２を除去した後のＳｉ基板１４上に、Ｇ
ａＡｓバッファ薄膜３４及びＧａＡｓ薄膜３６を順にエ
ピタキシャル成長させる第４の工程を行っても、鏡面を
なす良好な表面状態及び良好な結晶性を有するＧａＡｓ
薄膜３６を得ることができた。そしてこのＧａＡｓ薄膜
３６を用いても、良好なＨＥＭＴを作製することができ
た。
成した第２の工程の後、大気中に数日間放置してから、
Ｓｉ基板１４上のＡｓ薄膜３２を除去する第３の工程
と、Ａｓ薄膜３２を除去した後のＳｉ基板１４上に、Ｇ
ａＡｓバッファ薄膜３４及びＧａＡｓ薄膜３６を順にエ
ピタキシャル成長させる第４の工程を行っても、鏡面を
なす良好な表面状態及び良好な結晶性を有するＧａＡｓ
薄膜３６を得ることができた。そしてこのＧａＡｓ薄膜
３６を用いても、良好なＨＥＭＴを作製することができ
た。
【００３４】他方、特開平２−９４４３１号公報に開示
された従来技術Ｂの場合、ＡｓＨ3の熱分解によってＳ
ｉ基板表面をＡｓ膜でパッシベーションした後、大気中
に１時間以上放置してから、更にＳｉ基板を別の装置に
移してＳｉ基板上にＧａＡｓ薄膜をヘテロエピタキシャ
ル成長させたところ、白濁したＧａＡｓ薄膜しかエピタ
キシャル成長させることができなかった。
された従来技術Ｂの場合、ＡｓＨ3の熱分解によってＳ
ｉ基板表面をＡｓ膜でパッシベーションした後、大気中
に１時間以上放置してから、更にＳｉ基板を別の装置に
移してＳｉ基板上にＧａＡｓ薄膜をヘテロエピタキシャ
ル成長させたところ、白濁したＧａＡｓ薄膜しかエピタ
キシャル成長させることができなかった。
【００３５】以上のように、本発明の一実施例によれ
ば、第１の装置を用いて、Ｓｉ基板１４表面の自然酸化
膜３０を除去する第１の工程と、Ｓｉ基板１４の基板温
度を約４５０℃とするＡｓの蒸着により、Ｓｉ基板１４
上に厚さ数ｎｍ〜数十ｎｍのＡｓ薄膜３２を形成する第
２の工程を実行することにより、Ｓｉ基板１４は不活性
化され、汚染から完全に保護される。従って、次の工程
を行う第２の装置、即ちＭＯＣＶＤ装置への搬送過程に
おいて、大気中に長時間放置しても、Ｓｉ基板１４表面
が汚染される恐れを極めて低くすることができる。
ば、第１の装置を用いて、Ｓｉ基板１４表面の自然酸化
膜３０を除去する第１の工程と、Ｓｉ基板１４の基板温
度を約４５０℃とするＡｓの蒸着により、Ｓｉ基板１４
上に厚さ数ｎｍ〜数十ｎｍのＡｓ薄膜３２を形成する第
２の工程を実行することにより、Ｓｉ基板１４は不活性
化され、汚染から完全に保護される。従って、次の工程
を行う第２の装置、即ちＭＯＣＶＤ装置への搬送過程に
おいて、大気中に長時間放置しても、Ｓｉ基板１４表面
が汚染される恐れを極めて低くすることができる。
【００３６】また、Ａｓ薄膜３２を形成したＳｉ基板１
４を大気中に長時間放置することが可能となることによ
り、第１の装置や第２の装置を効率よく運転することが
できるため、量産性の向上に寄与することができる。ま
た、Ｓｉ基板１４上のＡｓ薄膜３２は、５００℃〜７０
０℃程度の低い温度で除去できるため、ＭＯＣＶＤ法を
用いてＧａＡｓバッファ薄膜３４及びＧａＡｓ薄膜３４
をエピタキシャル成長させる際に、従来のような１００
０℃程度の高温プレヒートを行う必要がなくなる。
４を大気中に長時間放置することが可能となることによ
り、第１の装置や第２の装置を効率よく運転することが
できるため、量産性の向上に寄与することができる。ま
た、Ｓｉ基板１４上のＡｓ薄膜３２は、５００℃〜７０
０℃程度の低い温度で除去できるため、ＭＯＣＶＤ法を
用いてＧａＡｓバッファ薄膜３４及びＧａＡｓ薄膜３４
をエピタキシャル成長させる際に、従来のような１００
０℃程度の高温プレヒートを行う必要がなくなる。
【００３７】また、Ｓｉ基板１４表面の自然酸化膜３０
を除去する第１の工程及びＳｉ基板１４上にＡｓ薄膜３
２を形成する第２の工程に用いる第１の装置と、Ｓｉ基
板１４上のＡｓ薄膜３２を除去する第３の工程及びＳｉ
基板１４上にＧａＡｓバッファ薄膜３４及びＧａＡｓ薄
膜３４をエピタキシャル成長させる第４の工程に用いる
第２の装置と別個独立にすることにより、第１の装置内
にはＧａＡｓが残存することはないため、自然酸化膜３
０を除去したＳｉ基板１４表面にＧａが凝集することは
ない。
を除去する第１の工程及びＳｉ基板１４上にＡｓ薄膜３
２を形成する第２の工程に用いる第１の装置と、Ｓｉ基
板１４上のＡｓ薄膜３２を除去する第３の工程及びＳｉ
基板１４上にＧａＡｓバッファ薄膜３４及びＧａＡｓ薄
膜３４をエピタキシャル成長させる第４の工程に用いる
第２の装置と別個独立にすることにより、第１の装置内
にはＧａＡｓが残存することはないため、自然酸化膜３
０を除去したＳｉ基板１４表面にＧａが凝集することは
ない。
【００３８】このようにして、Ｓｉ基板１４上に良好な
結晶性を有するＧａＡｓ薄膜３６をヘテロエピタキシャ
ル成長させることができる。従って、このＧａＡｓ薄膜
３６を用いて、良好なＨＥＭＴを作製することができ、
その歩留まりの向上を実現することが可能となる。尚、
上記実施例においては、上記図３に示す第１の装置を用
いて、Ｓｉ基板１４表面の自然酸化膜３０を除去する第
１の工程及びＳｉ基板１４上にＡｓ薄膜３２を形成する
第２の工程を行っているが、この第１の装置の代わり
に、図５に示す第１の装置を用いてもよい。
結晶性を有するＧａＡｓ薄膜３６をヘテロエピタキシャ
ル成長させることができる。従って、このＧａＡｓ薄膜
３６を用いて、良好なＨＥＭＴを作製することができ、
その歩留まりの向上を実現することが可能となる。尚、
上記実施例においては、上記図３に示す第１の装置を用
いて、Ｓｉ基板１４表面の自然酸化膜３０を除去する第
１の工程及びＳｉ基板１４上にＡｓ薄膜３２を形成する
第２の工程を行っているが、この第１の装置の代わり
に、図５に示す第１の装置を用いてもよい。
【００３９】以下、図５に示す第１の装置の構成を簡単
に説明する。尚、上記図３に示す第１の装置と同一の構
成要素には同一の符号を付して説明を省略する。基板処
理部となるチャンバ１０内には、サセプタ１２が設置さ
れ、Ｓｉ基板１４を下向きに装填するようになってい
る。また、このサセプタ１２は、装置上部に設けられた
サセプタ駆動系１６によって回転されるようになってい
る。
に説明する。尚、上記図３に示す第１の装置と同一の構
成要素には同一の符号を付して説明を省略する。基板処
理部となるチャンバ１０内には、サセプタ１２が設置さ
れ、Ｓｉ基板１４を下向きに装填するようになってい
る。また、このサセプタ１２は、装置上部に設けられた
サセプタ駆動系１６によって回転されるようになってい
る。
【００４０】また、サセプタ１２に装填されたＳｉ基板
１４下方には、Ａｓ坩堝１８が設置され、Ｓｉ基板１上
方には、ヒータ２０が設置されている。また、チャンバ
１０底壁には排気管２４が接続され、更にこの排気管２
４は真空ポンプ（図示せず）に接続されている。また、
チャンバ１０内には、真空度を保つための液体窒素シュ
ラウド３８が設置されている。更に、チャンバ１０側方
には、ゲートバルブ２６を介して、ローディング・チャ
ンバ２８が接続されている。
１４下方には、Ａｓ坩堝１８が設置され、Ｓｉ基板１上
方には、ヒータ２０が設置されている。また、チャンバ
１０底壁には排気管２４が接続され、更にこの排気管２
４は真空ポンプ（図示せず）に接続されている。また、
チャンバ１０内には、真空度を保つための液体窒素シュ
ラウド３８が設置されている。更に、チャンバ１０側方
には、ゲートバルブ２６を介して、ローディング・チャ
ンバ２８が接続されている。
【００４１】この図５に示す第１の装置を用いる場合に
おいては、第１の工程として、表面に自然酸化膜３０が
ある大口径のＳｉ基板１４をサセプタ１２に下向きに装
填した後、排気管２４に接続されている真空ポンプを用
いてチャンバ１０内を１０-6Torr以下の真空にすると共
に、ヒータ２０によりＳｉ基板１４を温度９００〜１０
００℃で、約１０分間加熱する。これにより、Ｓｉ基板
１４表面の自然酸化膜３０をその表面から除去する。
おいては、第１の工程として、表面に自然酸化膜３０が
ある大口径のＳｉ基板１４をサセプタ１２に下向きに装
填した後、排気管２４に接続されている真空ポンプを用
いてチャンバ１０内を１０-6Torr以下の真空にすると共
に、ヒータ２０によりＳｉ基板１４を温度９００〜１０
００℃で、約１０分間加熱する。これにより、Ｓｉ基板
１４表面の自然酸化膜３０をその表面から除去する。
【００４２】次いで、第２の工程として、Ｓｉ基板１４
の温度を約４５０℃まで降下させた後、Ａｓ坩堝１８を
加熱してＡｓを蒸発させると共にＡｓ坩堝１８のシャッ
タ−を開放して、サセプタ１２に下向きに装填されたＳ
ｉ基板１４上にＡｓを蒸着させる。こうして、Ｓｉ基板
１４上に、厚さ数ｎｍ〜数十ｎｍのＡｓ薄膜３２を形成
する。
の温度を約４５０℃まで降下させた後、Ａｓ坩堝１８を
加熱してＡｓを蒸発させると共にＡｓ坩堝１８のシャッ
タ−を開放して、サセプタ１２に下向きに装填されたＳ
ｉ基板１４上にＡｓを蒸着させる。こうして、Ｓｉ基板
１４上に、厚さ数ｎｍ〜数十ｎｍのＡｓ薄膜３２を形成
する。
【００４３】このように、Ｈ2 還元ガスを用いてＳｉ基
板１４上の自然酸化膜３０を除去する上記図３に示す第
１の装置の代わりに、上記図５に示す第１の装置を用い
て、高真空下で加熱することによりＳｉ基板１４上の自
然酸化膜３０を除去してもよい。また、上記実施例にお
いては、ＭＯＣＶＤ法を用いて、Ｓｉ基板１４上のＡｓ
薄膜３２を除去する第３の工程及びＳｉ基板１４上にＧ
ａＡｓ薄膜３６を成長させる第３の工程を行っている
が、このＭＯＣＶＤ法の代わりに、ＭＢＥ法を用いても
よい。
板１４上の自然酸化膜３０を除去する上記図３に示す第
１の装置の代わりに、上記図５に示す第１の装置を用い
て、高真空下で加熱することによりＳｉ基板１４上の自
然酸化膜３０を除去してもよい。また、上記実施例にお
いては、ＭＯＣＶＤ法を用いて、Ｓｉ基板１４上のＡｓ
薄膜３２を除去する第３の工程及びＳｉ基板１４上にＧ
ａＡｓ薄膜３６を成長させる第３の工程を行っている
が、このＭＯＣＶＤ法の代わりに、ＭＢＥ法を用いても
よい。
【００４４】このＭＢＥ法を用いる場合においては、第
３の工程として、ＭＢＥ装置のサセプタ上に搭載したＳ
ｉ基板１４の基板温度を６００〜７００℃に加熱して、
Ｓｉ基板１４上のＡｓ薄膜３２を除去する。次いで、第
４の工程の第１段階として、基板温度を３００〜４００
℃に降温し、Ａｓ／Ｇａフラックス比１〜５の条件にお
いて、ＧａＡｓバッファ薄膜３４を５０〜１００ｎｍの
膜厚にヘテロエピタキシャル成長させる。続いて、第４
工程の第２段階として、Ｓｉ基板１４の基板温度を５５
０〜６５０℃まで昇温し、Ａｓ／Ｇａフラックス比０．
２〜２の条件において、ＧａＡｓ薄膜３６を約１．５〜
２μｍの膜厚にエピタキシャル成長させる。こうして、
Ｓｉ基板１４上に、ＧａＡｓバッファ薄膜３４及びＧａ
Ａｓ薄膜３６を形成する。
３の工程として、ＭＢＥ装置のサセプタ上に搭載したＳ
ｉ基板１４の基板温度を６００〜７００℃に加熱して、
Ｓｉ基板１４上のＡｓ薄膜３２を除去する。次いで、第
４の工程の第１段階として、基板温度を３００〜４００
℃に降温し、Ａｓ／Ｇａフラックス比１〜５の条件にお
いて、ＧａＡｓバッファ薄膜３４を５０〜１００ｎｍの
膜厚にヘテロエピタキシャル成長させる。続いて、第４
工程の第２段階として、Ｓｉ基板１４の基板温度を５５
０〜６５０℃まで昇温し、Ａｓ／Ｇａフラックス比０．
２〜２の条件において、ＧａＡｓ薄膜３６を約１．５〜
２μｍの膜厚にエピタキシャル成長させる。こうして、
Ｓｉ基板１４上に、ＧａＡｓバッファ薄膜３４及びＧａ
Ａｓ薄膜３６を形成する。
【００４５】このように、ＭＯＣＶＤ法を用いる代わり
に、ＭＢＥ法を用いて、Ｓｉ基板１４上のＡｓ薄膜３２
を除去し、Ｓｉ基板１４上にＧａＡｓバッファ薄膜３４
及びＧａＡｓ薄膜３６を順に成長させてもよい。しか
も、この場合、分子ビームによる特殊な結晶成長法によ
って、ＭＯＣＶＤ法を用いる場合よりも不純物や結晶欠
陥の極めて少ないＧａＡｓバッファ薄膜３４及びＧａＡ
ｓ薄膜３６をより低温で作製することができるメリット
がある。
に、ＭＢＥ法を用いて、Ｓｉ基板１４上のＡｓ薄膜３２
を除去し、Ｓｉ基板１４上にＧａＡｓバッファ薄膜３４
及びＧａＡｓ薄膜３６を順に成長させてもよい。しか
も、この場合、分子ビームによる特殊な結晶成長法によ
って、ＭＯＣＶＤ法を用いる場合よりも不純物や結晶欠
陥の極めて少ないＧａＡｓバッファ薄膜３４及びＧａＡ
ｓ薄膜３６をより低温で作製することができるメリット
がある。
【００４６】また、上記実施例においては、ＧａＡｓ薄
膜３６をヘテロエピタキシャル成長させる基板としてＳ
ｉ基板１４を用いる場合について説明したが、本発明の
適用対象となる基板はＳｉ基板に限定されるものではな
く、例えばＧｅ基板を使用してもよい。また、形成され
る半導体薄膜もＧａＡｓ薄膜３６に限定されず、III-Ｖ
族化合物半導体薄膜であれば、Ａｌ、Ｇａ、又はＩｎの
III 族元素とＡｓ又はＰのＶ族元素との化合物薄膜又は
混晶薄膜に広く本発明を適用することが可能である。
膜３６をヘテロエピタキシャル成長させる基板としてＳ
ｉ基板１４を用いる場合について説明したが、本発明の
適用対象となる基板はＳｉ基板に限定されるものではな
く、例えばＧｅ基板を使用してもよい。また、形成され
る半導体薄膜もＧａＡｓ薄膜３６に限定されず、III-Ｖ
族化合物半導体薄膜であれば、Ａｌ、Ｇａ、又はＩｎの
III 族元素とＡｓ又はＰのＶ族元素との化合物薄膜又は
混晶薄膜に広く本発明を適用することが可能である。
【００４７】更に、上記実施例においては、Ｓｉ基板１
４上にＧａＡｓ薄膜３６を形成したいわゆるＧａＡｓ基
板を用いて作製したデバイスとしてＨＥＭＴを例にその
不良率の低下等を示したが、これに限定されず、ＩｎＧ
ａＡｓ薄膜やＩｎＧａＡｓＰ薄膜を用いたＨＥＭＴや、
その他、ＭＥＳＦＥＴ（Metal Semiconductor FieldEff
ect Transistor ）、ＨＢＴ（Heterojunction Bipolar
Transistor ）、発光ダイオード或いはレーザダイオー
ド等、Ｓｉ基板又はＧｅ基板上にIII-Ｖ族化合物半導体
薄膜を形成したIII-Ｖ族化合物半導体基板を用い、かつ
その作製方法が類似するデバイスには、本発明を広く適
用し、その歩留まりを改善することができる。
４上にＧａＡｓ薄膜３６を形成したいわゆるＧａＡｓ基
板を用いて作製したデバイスとしてＨＥＭＴを例にその
不良率の低下等を示したが、これに限定されず、ＩｎＧ
ａＡｓ薄膜やＩｎＧａＡｓＰ薄膜を用いたＨＥＭＴや、
その他、ＭＥＳＦＥＴ（Metal Semiconductor FieldEff
ect Transistor ）、ＨＢＴ（Heterojunction Bipolar
Transistor ）、発光ダイオード或いはレーザダイオー
ド等、Ｓｉ基板又はＧｅ基板上にIII-Ｖ族化合物半導体
薄膜を形成したIII-Ｖ族化合物半導体基板を用い、かつ
その作製方法が類似するデバイスには、本発明を広く適
用し、その歩留まりを改善することができる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
第１の装置を用い、還元雰囲気中又は真空中において基
板を加熱し、基板表面の酸化被膜を除去する第１の工程
と、酸化被膜を除去した後、第１の装置を用い、基板上
にＶ族元素薄膜を形成する第２の工程と、第１の装置と
異なる第２の装置を用い、基板上のＶ族元素薄膜を除去
する第３の工程と、Ｖ族元素薄膜を除去した後、第２の
装置にIII 族元素及びＶ族元素を供給し、基板上にIII-
Ｖ族化合物半導体薄膜を成長させる第４の工程とを有す
ることにより、表面の酸化被膜を除去した後の基板上に
充分な厚さのＶ族元素薄膜を形成して基板表面を保護す
ることが可能であるため、例えば第１の装置から第２の
装置に移す際に空気中に長時間放置しても、基板表面が
汚染されることは全くない。しかも、この基板上のＶ族
元素薄膜は低い温度で除去できるため、III-Ｖ族化合物
半導体薄膜を成長させる際に、高温のプレヒートを行う
必要がなくなる。
第１の装置を用い、還元雰囲気中又は真空中において基
板を加熱し、基板表面の酸化被膜を除去する第１の工程
と、酸化被膜を除去した後、第１の装置を用い、基板上
にＶ族元素薄膜を形成する第２の工程と、第１の装置と
異なる第２の装置を用い、基板上のＶ族元素薄膜を除去
する第３の工程と、Ｖ族元素薄膜を除去した後、第２の
装置にIII 族元素及びＶ族元素を供給し、基板上にIII-
Ｖ族化合物半導体薄膜を成長させる第４の工程とを有す
ることにより、表面の酸化被膜を除去した後の基板上に
充分な厚さのＶ族元素薄膜を形成して基板表面を保護す
ることが可能であるため、例えば第１の装置から第２の
装置に移す際に空気中に長時間放置しても、基板表面が
汚染されることは全くない。しかも、この基板上のＶ族
元素薄膜は低い温度で除去できるため、III-Ｖ族化合物
半導体薄膜を成長させる際に、高温のプレヒートを行う
必要がなくなる。
【００４９】こうして、Ｖ族元素薄膜を除去した後の汚
染の全くない大口径の基板全面に、所望のIII-Ｖ族化合
物半導体薄膜を結晶性よく成長させることができる。従
って、このIII-Ｖ族化合物半導体薄膜を用いて形成する
デバイスの不良率を低減し、歩留りの向上を実現するこ
とができる。
染の全くない大口径の基板全面に、所望のIII-Ｖ族化合
物半導体薄膜を結晶性よく成長させることができる。従
って、このIII-Ｖ族化合物半導体薄膜を用いて形成する
デバイスの不良率を低減し、歩留りの向上を実現するこ
とができる。
【図１】本発明の一実施例によるＧａＡｓ薄膜の形成方
法を説明するための工程図である。
法を説明するための工程図である。
【図２】図１の各工程における基板温度履歴を示すグラ
フである。
フである。
【図３】本発明の一実施例において用いられる第１の装
置を示す概略構成図である。
置を示す概略構成図である。
【図４】Ｓｉ基板上にＧａＡｓ薄膜を形成した後の大気
中への放置時間と、Ｓｉ基板上のＧａＡｓ薄膜を用いて
作製したＨＥＭＴのＶTHの不良率との関係を示すグラフ
である。
中への放置時間と、Ｓｉ基板上のＧａＡｓ薄膜を用いて
作製したＨＥＭＴのＶTHの不良率との関係を示すグラフ
である。
【図５】本発明の他の実施例において用いられる第１の
装置を示す概略構成図である。
装置を示す概略構成図である。
１０…チャンバ １２…サセプタ １４…Ｓｉ基板 １６…サセプタ駆動系 １８…Ａｓ坩堝 ２０…ヒータ ２２…Ｈ2 導入管 ２４…排気管 ２６…ゲートバルブ ２８…ローディング・チャンバ ３０…自然酸化膜 ３２…Ａｓ薄膜 ３４…ＧａＡｓバッファ薄膜 ３６…ＧａＡｓ薄膜 ３８…液体窒素シュラウド
Claims (7)
- 【請求項１】 第１の装置を用い、還元雰囲気中又は真
空中において基板を加熱し、前記基板表面の酸化被膜を
除去する第１の工程と、 前記酸化被膜を除去した後、前記第１の装置を用い、前
記基板上にＶ族元素薄膜を形成する第２の工程と、 前記第１の装置と異なる第２の装置を用い、前記基板上
の前記Ｖ族元素薄膜を除去する第３の工程と、 前記Ｖ族元素薄膜を除去した後、前記第２の装置にIII
族元素及びＶ族元素を供給し、前記基板上にIII-Ｖ族化
合物半導体薄膜を成長させる第４の工程とを有すること
を特徴とするIII-Ｖ族化合物半導体薄膜の形成方法。 - 【請求項２】 請求項１記載のIII-Ｖ族化合物半導体薄
膜の形成方法において、 前記第１の工程における還元雰囲気が、水素雰囲気であ
ることを特徴とするIII-Ｖ族化合物半導体薄膜の形成方
法。 - 【請求項３】 請求項１記載のIII-Ｖ族化合物半導体薄
膜の形成方法において、 前記第１の工程における真空が、１０-6Torr以下の真空
であることを特徴とするIII-Ｖ族化合物半導体薄膜の形
成方法。 - 【請求項４】 請求項１乃至３のいずれかに記載のIII-
Ｖ族化合物半導体薄膜の形成方法において、 前記第２の工程が、基板温度４００℃乃至６００℃の条
件で、Ｖ族元素を前記基板上に蒸着し、前記Ｖ族元素薄
膜を形成する工程であることを特徴とするIII-Ｖ族化合
物半導体薄膜の形成方法。 - 【請求項５】 請求項１乃至４のいずれかに記載のIII-
Ｖ族化合物半導体薄膜の形成方法において、 前記第４の工程が、有機金属気相成長法又は分子線エピ
タキシー法を用いて、前記III-Ｖ族化合物半導体薄膜を
成長させる工程であることを特徴とするIII-Ｖ族化合物
半導体薄膜の形成方法。 - 【請求項６】 請求項１乃至５のいずれかに記載のIII-
Ｖ族化合物半導体薄膜の形成方法において、 前記基板が、Ｓｉ基板又はＧｅ基板からなることを特徴
とするIII-Ｖ族化合物半導体薄膜の形成方法。 - 【請求項７】 請求項１乃至６のいずれかに記載のIII-
Ｖ族化合物半導体薄膜の形成方法において、 前記III-Ｖ族化合物半導体薄膜が、Ａｌ、Ｇａ、又はＩ
ｎのIII 族元素とＡｓ又はＰのＶ族元素との化合物薄膜
又は混晶薄膜であることを特徴とするIII-Ｖ族化合物半
導体薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341393A JPH0794409A (ja) | 1993-09-20 | 1993-09-20 | Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341393A JPH0794409A (ja) | 1993-09-20 | 1993-09-20 | Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794409A true JPH0794409A (ja) | 1995-04-07 |
Family
ID=16954677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23341393A Withdrawn JPH0794409A (ja) | 1993-09-20 | 1993-09-20 | Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794409A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004100233A1 (en) * | 2003-05-07 | 2004-11-18 | Canon Kabushiki Kaisha | Semiconductor substrate and manufacturing method therefor |
| WO2008123141A1 (ja) * | 2007-03-23 | 2008-10-16 | Asahi Kasei Emd Corporation | 化合物半導体積層体及びその製造方法並びに半導体デバイス |
| JP2010073973A (ja) * | 2008-09-19 | 2010-04-02 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体及びその製造方法並びに半導体デバイス |
| JP2013187489A (ja) * | 2012-03-09 | 2013-09-19 | Asahi Kasei Corp | 化合物半導体基板及びその製造方法 |
-
1993
- 1993-09-20 JP JP23341393A patent/JPH0794409A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004100233A1 (en) * | 2003-05-07 | 2004-11-18 | Canon Kabushiki Kaisha | Semiconductor substrate and manufacturing method therefor |
| JP2004335693A (ja) * | 2003-05-07 | 2004-11-25 | Canon Inc | 半導体基板及びその製造方法 |
| CN100358104C (zh) * | 2003-05-07 | 2007-12-26 | 佳能株式会社 | 半导体衬底及其制造方法 |
| JP4532846B2 (ja) * | 2003-05-07 | 2010-08-25 | キヤノン株式会社 | 半導体基板の製造方法 |
| WO2008123141A1 (ja) * | 2007-03-23 | 2008-10-16 | Asahi Kasei Emd Corporation | 化合物半導体積層体及びその製造方法並びに半導体デバイス |
| US8461026B2 (en) | 2007-03-23 | 2013-06-11 | Asahi Kasei Emd Corporation | Compound semiconductor lamination, method for manufacturing the same, and semiconductor device |
| JP2010073973A (ja) * | 2008-09-19 | 2010-04-02 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体及びその製造方法並びに半導体デバイス |
| JP2013187489A (ja) * | 2012-03-09 | 2013-09-19 | Asahi Kasei Corp | 化合物半導体基板及びその製造方法 |
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Legal Events
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|---|---|---|---|
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