JP2004335693A - 半導体基板及びその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 110
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 31
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 35
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 21
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims description 32
- 150000001875 compounds Chemical class 0.000 claims description 21
- 239000012530 fluid Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 3
- -1 hydrogen gas ions Chemical class 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 229910021426 porous silicon Inorganic materials 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
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Abstract
【課題】ガリウム砒素層を有する半導体基板の製造方法を提供する。
【解決手段】ゲルマニウム基板１１と前記ゲルマニウム基板１１上に配されたガリウム砒素層１２と前記ゲルマニウム基板１１あるいは前記ガリウム砒素層１２の少なくともいずれか一方に形成されたイオン注入層１３とを有する第１基板１０を作製する工程と、前記第１基板１０と第２基板２０とを結合させて結合基板３０を作製する工程と、前記結合基板３０を前記イオン注入層１３の部分で分割する工程とを実施して、ガリウム砒素基板４０を得る。
【選択図】 図５
【解決手段】ゲルマニウム基板１１と前記ゲルマニウム基板１１上に配されたガリウム砒素層１２と前記ゲルマニウム基板１１あるいは前記ガリウム砒素層１２の少なくともいずれか一方に形成されたイオン注入層１３とを有する第１基板１０を作製する工程と、前記第１基板１０と第２基板２０とを結合させて結合基板３０を作製する工程と、前記結合基板３０を前記イオン注入層１３の部分で分割する工程とを実施して、ガリウム砒素基板４０を得る。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板及びその製造方法に係り、特にガリウム砒素層を有する半導体基板及びその製造方法に関する。
【０００２】
【従来の技術】
ガリウム砒素等からなる化合物半導体基板上のデバイスはシリコンでは得られない高い性能、たとえば、優れた高速性、発光性などを持っている。しかしながら、化合物半導体基板は、高価で、機械的強度が低く、大面積基板の作製が容易ではない等の問題点がある。
【０００３】
このようなことから、安価で、機械的強度も高く、大面積基板を得られるシリコン基板上に、化合物半導体をヘテロエピタキシャル成長させる等の試みがなされている。例えば、特許第３２５７６２４号公報には、シリコン基板上に化合物半導体層をヘテロエピタキシャル成長させた後にイオン注入を行い、このシリコン基板を別の基板と結合し、次いで、加熱によりイオン注入層を崩壊させて結合基板を分割することにより、大面積の化合物半導体基板を得る方法が開示されている。このような方法の場合、求められる化合物半導体基板の仕様によっては、シリコンと化合物半導体との間に存在する格子定数の不整合を緩和させて、良好な結晶性を得る必要がある。
【０００４】
特許第２８７７８００号公報には、シリコン基板に形成した多孔質シリコン層上に化合物半導体層を成長させた後、このシリコン基板を別の基板と結合し、次いで、流体の噴流により多孔質シリコン層を破断させて結合基板を分割することによって、化合物半導体基板を得る方法が開示されている。
【０００５】
【特許文献１】
特許第３２５７６２４号公報
【特許文献２】
特許第２８７７８００号公報
【０００６】
【発明が解決しようとする課題】
特許第２８７７８００号公報に開示された製造方法では、シリコンと化合物半導体との間に多孔質シリコン層を介在させることで、シリコンと化合物半導体との格子定数の不整合をある程度緩和して、ヘテロエピタキシャル層を形成している。しかしながら、多孔質シリコンと化合物半導体との格子定数の不整合を無くすことは容易ではないので、得られた化合物半導体の結晶性に問題を残すこともある。そして、求められる化合物半導体デバイスの仕様によっては、このような製造方法による化合物半導体基板を適用し得る範囲が限定されてしまい、化合物半導体デバイスの優位性を生かしきれないこともある。
【０００７】
本発明は、上記の考察を基礎としてなされたものであり、化合物半導体デバイスの優位性を十分に発揮し、且つ経済性を確保し得る半導体基板の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、ゲルマニウム基板と前記ゲルマニウム基板上に配されたガリウム砒素層と前記ゲルマニウム基板あるいは前記ガリウム砒素層の少なくともいずれか一方に形成されたイオン注入層とを有する第１基板を作製する工程と、前記第１基板と第２基板とを結合させて結合基板を作製する工程と、前記結合基板を前記イオン注入層の部分で分割する工程と、を含むことを特徴とする。
【０００９】
本発明の好適な実施の形態によれば、前記第１基板の作製工程は、エピタキシャル成長法により前記ガリウム砒素層を形成する工程を含むことが好ましい。さらに、前記ガリウム砒素層の上に化合物半導体層を形成する工程を含んでもよい。
【００１０】
本発明の好適な実施の形態によれば、前記イオンは、水素ガス又は希ガスイオンからなることが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記分割工程は、前記結合基板に熱処理を施すことにより前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１２】
本発明の好適な実施の形態によれば、前記分割工程は、流体の噴流または静圧により前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１３】
本発明の好適な実施の形態によれば、前記分割工程は、部材を前記イオン注入層に挿入することにより前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１４】
本発明の好適な実施の形態によれば、前記分割工程の後に、第２基板上の前記ガリウム砒素層の上に残留する前記ゲルマニウム層の部分を除去する工程を含むことが好ましい。
【００１５】
本発明の好適な実施の形態によれば、前記分割工程の後に、第１基板の表面を平坦化して前記第１基板の作製工程に再利用する工程を含むことが好ましい。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１７】
図１〜図７は、本発明の好適な実施の形態に係る基板の製造方法を説明するための図である。図１に示す工程では、ゲルマニウム基板１１を準備する。次いで、図２に示す工程では、ゲルマニウム基板１１の表面上にエピタキシャル成長法によりガリウム砒素層１２を形成する。ゲルマニウムとガリウム砒素との格子定数の不整合は微小であるため、結晶性の良好なガリウム砒素層をゲルマニウム基板上に形成することができる。また、エピタキシャル成長法によれば、厚さが均一なガリウム砒素層を形成することができる。
【００１８】
図３に示す工程では、図２に示すガリウム砒素層１２の表面から水素イオンを注入して、ガリウム砒素層１２の内部にイオン注入層１３を形成して、第１基板１０を形成する。注入に使用されるイオンは水素のほか、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンのような希ガスのイオンを単独でもしくは組み合わせて使用し得る。なお不図示ながら、イオン注入に先立って、ガリウム砒素層１２の表面に絶縁層を形成している。イオン注入層１３を形成する領域はゲルマニウム基板１１あるいはガリウム砒素層１２の少なくともいずれか一方に形成することで実施し得る。
【００１９】
図４に示す工程では、図３に示す第１基板１０の表面に第２基板２０を結合させて、結合基板３０を形成する。第２基板２０としては、典型的には、シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。また、第２基板２０は、それ以外の基板、例えばガラス基板等の絶縁性基板であってもよい。
【００２０】
図５に示す工程では、結合基板３０をイオン注入層１３の部分で破断することにより２枚の基板に分割する。イオン注入層１３は、微小な空洞（ｍｉｃｒｏ−ｃａｖｉｔｙ）、気泡（ｍｉｃｒｏ−ｂｕｂｂｌｅ）、歪或いは欠陥が集中的に生じたような構造を有し、結合基板３０のほかの部分に比べて脆弱である。この分割は、例えば、結合基板３０に熱処理を施すことによって実施することができる。さらに、例えば、流体を使って行うことができる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１２に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法においては、流体として水を利用する方法は、ウォータージェット法と呼ばれる。さらに、上記の分割は、例えば、固体の楔等の部材を分離層１２に挿入することによっても実施することができる。
【００２１】
図６に示す工程では、第２基板２０のガリウム砒素層１２ｂ上に残留しているイオン注入層１３ｂをエッチング液等を使って除去する。このとき、ガリウム砒素層１２ｂをエッチングストップ層として利用すればよい。この後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して平坦化してもよい。
【００２２】
以上の方法により、図７に示すような半導体基板４０が得られる。図７に示す半導体基板４０は、表面に薄いガリウム砒素層１２ｂを有する。ここで、薄いガリウム砒素層とは、一般的は半導体基板に比べて薄いことを意図した表現であり、ガリウム砒素層１２ｂの厚さは、半導体デバイスの優位性を発揮する上で、例えば、５ｎｍ〜５μｍの範囲が好ましい。さらには、半導体デバイスの仕様によっては、ガリウム砒素層１２ｂの上に、ＡｌＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ等の他の化合物半導体層を形成することもできる。
【００２３】
また、図５に示す工程によって分割した後、ゲルマニウム基板１１上に残留している分離層１３ａ等をエッチング液等を使って除去する。また、水素アニール、研磨工程等を実施して、ゲルマニウム基板の表面を平坦化し、図１に示す工程で使用するゲルマニウム基板１１として再使用することもできる。このようにゲルマニウム基板１１を繰り返して使用することにより、半導体基板の製造コストを大幅に低減させることができる。
【００２４】
以上のように、本発明に係る製造方法によれば、膜厚が均一で且つ結晶性の良好なガリウム砒素層を有する半導体基板を得ることができる。また、本発明に係る製造方法によれば、ガリウム砒素層を有する半導体基板の製造コストを大幅に低減させることができる。
【００２５】
【発明の効果】
本発明によれば、化合物半導体デバイスの優位性を十分に発揮し、且つ経済性を確保し得る半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図２】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図３】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図４】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図５】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図６】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図７】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【符号の説明】
１０ 第１基板
１１ ゲルマニウム基板
１２、１２ａ、１２ｂ ガリウム砒素層
１３ イオン注入層
２０ 第２基板
３０ 結合基板
４０ ガリウム砒素基板
【発明の属する技術分野】
本発明は、半導体基板及びその製造方法に係り、特にガリウム砒素層を有する半導体基板及びその製造方法に関する。
【０００２】
【従来の技術】
ガリウム砒素等からなる化合物半導体基板上のデバイスはシリコンでは得られない高い性能、たとえば、優れた高速性、発光性などを持っている。しかしながら、化合物半導体基板は、高価で、機械的強度が低く、大面積基板の作製が容易ではない等の問題点がある。
【０００３】
このようなことから、安価で、機械的強度も高く、大面積基板を得られるシリコン基板上に、化合物半導体をヘテロエピタキシャル成長させる等の試みがなされている。例えば、特許第３２５７６２４号公報には、シリコン基板上に化合物半導体層をヘテロエピタキシャル成長させた後にイオン注入を行い、このシリコン基板を別の基板と結合し、次いで、加熱によりイオン注入層を崩壊させて結合基板を分割することにより、大面積の化合物半導体基板を得る方法が開示されている。このような方法の場合、求められる化合物半導体基板の仕様によっては、シリコンと化合物半導体との間に存在する格子定数の不整合を緩和させて、良好な結晶性を得る必要がある。
【０００４】
特許第２８７７８００号公報には、シリコン基板に形成した多孔質シリコン層上に化合物半導体層を成長させた後、このシリコン基板を別の基板と結合し、次いで、流体の噴流により多孔質シリコン層を破断させて結合基板を分割することによって、化合物半導体基板を得る方法が開示されている。
【０００５】
【特許文献１】
特許第３２５７６２４号公報
【特許文献２】
特許第２８７７８００号公報
【０００６】
【発明が解決しようとする課題】
特許第２８７７８００号公報に開示された製造方法では、シリコンと化合物半導体との間に多孔質シリコン層を介在させることで、シリコンと化合物半導体との格子定数の不整合をある程度緩和して、ヘテロエピタキシャル層を形成している。しかしながら、多孔質シリコンと化合物半導体との格子定数の不整合を無くすことは容易ではないので、得られた化合物半導体の結晶性に問題を残すこともある。そして、求められる化合物半導体デバイスの仕様によっては、このような製造方法による化合物半導体基板を適用し得る範囲が限定されてしまい、化合物半導体デバイスの優位性を生かしきれないこともある。
【０００７】
本発明は、上記の考察を基礎としてなされたものであり、化合物半導体デバイスの優位性を十分に発揮し、且つ経済性を確保し得る半導体基板の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、ゲルマニウム基板と前記ゲルマニウム基板上に配されたガリウム砒素層と前記ゲルマニウム基板あるいは前記ガリウム砒素層の少なくともいずれか一方に形成されたイオン注入層とを有する第１基板を作製する工程と、前記第１基板と第２基板とを結合させて結合基板を作製する工程と、前記結合基板を前記イオン注入層の部分で分割する工程と、を含むことを特徴とする。
【０００９】
本発明の好適な実施の形態によれば、前記第１基板の作製工程は、エピタキシャル成長法により前記ガリウム砒素層を形成する工程を含むことが好ましい。さらに、前記ガリウム砒素層の上に化合物半導体層を形成する工程を含んでもよい。
【００１０】
本発明の好適な実施の形態によれば、前記イオンは、水素ガス又は希ガスイオンからなることが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記分割工程は、前記結合基板に熱処理を施すことにより前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１２】
本発明の好適な実施の形態によれば、前記分割工程は、流体の噴流または静圧により前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１３】
本発明の好適な実施の形態によれば、前記分割工程は、部材を前記イオン注入層に挿入することにより前記イオン注入層の部分を分割する工程を含むことが好ましい。
【００１４】
本発明の好適な実施の形態によれば、前記分割工程の後に、第２基板上の前記ガリウム砒素層の上に残留する前記ゲルマニウム層の部分を除去する工程を含むことが好ましい。
【００１５】
本発明の好適な実施の形態によれば、前記分割工程の後に、第１基板の表面を平坦化して前記第１基板の作製工程に再利用する工程を含むことが好ましい。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１７】
図１〜図７は、本発明の好適な実施の形態に係る基板の製造方法を説明するための図である。図１に示す工程では、ゲルマニウム基板１１を準備する。次いで、図２に示す工程では、ゲルマニウム基板１１の表面上にエピタキシャル成長法によりガリウム砒素層１２を形成する。ゲルマニウムとガリウム砒素との格子定数の不整合は微小であるため、結晶性の良好なガリウム砒素層をゲルマニウム基板上に形成することができる。また、エピタキシャル成長法によれば、厚さが均一なガリウム砒素層を形成することができる。
【００１８】
図３に示す工程では、図２に示すガリウム砒素層１２の表面から水素イオンを注入して、ガリウム砒素層１２の内部にイオン注入層１３を形成して、第１基板１０を形成する。注入に使用されるイオンは水素のほか、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンのような希ガスのイオンを単独でもしくは組み合わせて使用し得る。なお不図示ながら、イオン注入に先立って、ガリウム砒素層１２の表面に絶縁層を形成している。イオン注入層１３を形成する領域はゲルマニウム基板１１あるいはガリウム砒素層１２の少なくともいずれか一方に形成することで実施し得る。
【００１９】
図４に示す工程では、図３に示す第１基板１０の表面に第２基板２０を結合させて、結合基板３０を形成する。第２基板２０としては、典型的には、シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。また、第２基板２０は、それ以外の基板、例えばガラス基板等の絶縁性基板であってもよい。
【００２０】
図５に示す工程では、結合基板３０をイオン注入層１３の部分で破断することにより２枚の基板に分割する。イオン注入層１３は、微小な空洞（ｍｉｃｒｏ−ｃａｖｉｔｙ）、気泡（ｍｉｃｒｏ−ｂｕｂｂｌｅ）、歪或いは欠陥が集中的に生じたような構造を有し、結合基板３０のほかの部分に比べて脆弱である。この分割は、例えば、結合基板３０に熱処理を施すことによって実施することができる。さらに、例えば、流体を使って行うことができる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１２に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法においては、流体として水を利用する方法は、ウォータージェット法と呼ばれる。さらに、上記の分割は、例えば、固体の楔等の部材を分離層１２に挿入することによっても実施することができる。
【００２１】
図６に示す工程では、第２基板２０のガリウム砒素層１２ｂ上に残留しているイオン注入層１３ｂをエッチング液等を使って除去する。このとき、ガリウム砒素層１２ｂをエッチングストップ層として利用すればよい。この後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して平坦化してもよい。
【００２２】
以上の方法により、図７に示すような半導体基板４０が得られる。図７に示す半導体基板４０は、表面に薄いガリウム砒素層１２ｂを有する。ここで、薄いガリウム砒素層とは、一般的は半導体基板に比べて薄いことを意図した表現であり、ガリウム砒素層１２ｂの厚さは、半導体デバイスの優位性を発揮する上で、例えば、５ｎｍ〜５μｍの範囲が好ましい。さらには、半導体デバイスの仕様によっては、ガリウム砒素層１２ｂの上に、ＡｌＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ等の他の化合物半導体層を形成することもできる。
【００２３】
また、図５に示す工程によって分割した後、ゲルマニウム基板１１上に残留している分離層１３ａ等をエッチング液等を使って除去する。また、水素アニール、研磨工程等を実施して、ゲルマニウム基板の表面を平坦化し、図１に示す工程で使用するゲルマニウム基板１１として再使用することもできる。このようにゲルマニウム基板１１を繰り返して使用することにより、半導体基板の製造コストを大幅に低減させることができる。
【００２４】
以上のように、本発明に係る製造方法によれば、膜厚が均一で且つ結晶性の良好なガリウム砒素層を有する半導体基板を得ることができる。また、本発明に係る製造方法によれば、ガリウム砒素層を有する半導体基板の製造コストを大幅に低減させることができる。
【００２５】
【発明の効果】
本発明によれば、化合物半導体デバイスの優位性を十分に発揮し、且つ経済性を確保し得る半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図２】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図３】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図４】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図５】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図６】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【図７】本発明の好適な実施の形態に係る半導体基板の製造方法を説明するための図である。
【符号の説明】
１０ 第１基板
１１ ゲルマニウム基板
１２、１２ａ、１２ｂ ガリウム砒素層
１３ イオン注入層
２０ 第２基板
３０ 結合基板
４０ ガリウム砒素基板
Claims (10)
- ガリウム砒素層を有する半導体基板の製造方法であって、ゲルマニウム基板と前記ゲルマニウム基板上に配されたガリウム砒素層と前記ゲルマニウム基板あるいは前記ガリウム砒素層の少なくともいずれか一方に形成されたイオン注入層とを有する第１基板を製作する工程と、前記第１基板と第２基板とを結合させて結合基板を作製する工程と、前記結合基板を前記イオン注入層の部分で分割する工程と、を含むことを特徴とする半導体基板の製造方法。
- 前記第１基板の作製工程は、エピタキシャル成長法により前記ガリウム砒素層を形成する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記第１基板の作製工程は、前記ガリウム砒素層の上に化合物半導体層を形成する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記イオンは、水素ガスイオン又は希ガスイオンからなる請求項１に記載の半導体基板の製造方法。
- 前記分割工程は、前記結合基板に熱処理を施すことにより前記イオン注入層の部分を分割する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記分割工程は、流体の噴流または静圧により前記イオン注入層の部分を分割する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記分割工程は、部材を前記イオン注入層に挿入することにより前記イオン注入層の部分を分割する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記分割工程の後に、第２基板上の前記ガリウム砒素層の上に残留する前記ゲルマニウム層の部分を除去する工程を含む請求項１に記載の半導体基板の製造方法。
- 前記分割工程の後に、第１基板の表面を平坦化して前記第１基板の作製工程に再利用する工程を含む請求項１に記載の半導体基板の製造方法。
- 請求項１乃至請求項９のいずれか１項に記載の製造方法により製造される半導体基板。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003128917A JP4532846B2 (ja) | 2003-05-07 | 2003-05-07 | 半導体基板の製造方法 |
| TW093111750A TWI259514B (en) | 2003-05-07 | 2004-04-27 | Semiconductor substrate and manufacturing method therefor |
| CNA2007101812355A CN101145509A (zh) | 2003-05-07 | 2004-04-28 | 半导体衬底及其制造方法 |
| PCT/JP2004/006178 WO2004100233A1 (en) | 2003-05-07 | 2004-04-28 | Semiconductor substrate and manufacturing method therefor |
| KR1020057020457A KR100725141B1 (ko) | 2003-05-07 | 2004-04-28 | 반도체 기판 및 그 제조방법 |
| EP04730068A EP1620880A4 (en) | 2003-05-07 | 2004-04-28 | SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME |
| CNB2004800006869A CN100358104C (zh) | 2003-05-07 | 2004-04-28 | 半导体衬底及其制造方法 |
| US11/039,285 US20050124137A1 (en) | 2003-05-07 | 2005-01-19 | Semiconductor substrate and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003128917A JP4532846B2 (ja) | 2003-05-07 | 2003-05-07 | 半導体基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004335693A true JP2004335693A (ja) | 2004-11-25 |
| JP2004335693A5 JP2004335693A5 (ja) | 2006-06-08 |
| JP4532846B2 JP4532846B2 (ja) | 2010-08-25 |
Family
ID=33432059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003128917A Expired - Fee Related JP4532846B2 (ja) | 2003-05-07 | 2003-05-07 | 半導体基板の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1620880A4 (ja) |
| JP (1) | JP4532846B2 (ja) |
| KR (1) | KR100725141B1 (ja) |
| CN (2) | CN101145509A (ja) |
| TW (1) | TWI259514B (ja) |
| WO (1) | WO2004100233A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5128781B2 (ja) * | 2006-03-13 | 2013-01-23 | 信越化学工業株式会社 | 光電変換素子用基板の製造方法 |
| CN108231695A (zh) * | 2016-12-15 | 2018-06-29 | 上海新微技术研发中心有限公司 | 复合衬底及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794409A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 |
| JP2000036583A (ja) * | 1998-05-15 | 2000-02-02 | Canon Inc | 半導体基板、半導体薄膜の作製方法および多層構造体 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3879173B2 (ja) * | 1996-03-25 | 2007-02-07 | 住友電気工業株式会社 | 化合物半導体気相成長方法 |
| FR2784795B1 (fr) * | 1998-10-16 | 2000-12-01 | Commissariat Energie Atomique | Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure |
| JP2004507084A (ja) * | 2000-08-16 | 2004-03-04 | マサチューセッツ インスティテュート オブ テクノロジー | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス |
-
2003
- 2003-05-07 JP JP2003128917A patent/JP4532846B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-27 TW TW093111750A patent/TWI259514B/zh not_active IP Right Cessation
- 2004-04-28 CN CNA2007101812355A patent/CN101145509A/zh active Pending
- 2004-04-28 WO PCT/JP2004/006178 patent/WO2004100233A1/en active Application Filing
- 2004-04-28 EP EP04730068A patent/EP1620880A4/en not_active Withdrawn
- 2004-04-28 CN CNB2004800006869A patent/CN100358104C/zh not_active Expired - Fee Related
- 2004-04-28 KR KR1020057020457A patent/KR100725141B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794409A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法 |
| JP2000036583A (ja) * | 1998-05-15 | 2000-02-02 | Canon Inc | 半導体基板、半導体薄膜の作製方法および多層構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200425261A (en) | 2004-11-16 |
| JP4532846B2 (ja) | 2010-08-25 |
| WO2004100233A1 (en) | 2004-11-18 |
| KR20060005406A (ko) | 2006-01-17 |
| EP1620880A1 (en) | 2006-02-01 |
| CN101145509A (zh) | 2008-03-19 |
| EP1620880A4 (en) | 2008-08-06 |
| CN1698180A (zh) | 2005-11-16 |
| KR100725141B1 (ko) | 2007-06-07 |
| TWI259514B (en) | 2006-08-01 |
| CN100358104C (zh) | 2007-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
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|
| RD04 | Notification of resignation of power of attorney |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100601 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100611 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |