TWI259514B - Semiconductor substrate and manufacturing method therefor - Google Patents

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Description

1259514 (1) 玖、發明說明 【發明所屬之技術領域】 本發明與半導體基底及其製造方法有關，特別是關於 具有砷化鎵層的半導體基底及其製造方法。 【先前技術】 以砷化鎵及其他材料組成之化合物半導體基底上的裝 置’具有例如高效能、高速與良好的光發射特性。然而， 化合物半導體基底價格高，機械強度低，且難以製造大面 積的基底。 在這些情況下，已有在矽基底上異質磊晶地成長一化 合物半導體的嘗試，矽基底價格低廉，具有高機械強度， 且可以形成大面積的基底。例如，日本專利3,257,624號 揭示利用在矽基底上異質磊晶地成長化合物半導體層，佈 植離子於該矽基底，黏合矽基底與另一基底，加熱離子佈 植層，使其崩解而分離該黏合基底堆疊，以得到大面積的 半導體基底的方法。此一方法需要緩和矽與該化合物半導 體之晶格常數間的錯配以得到良好的結晶性，取決於所需 之化合物半導體基底的規格。 日本專利2,8 7 7,8 00號揭示利用在矽基底上形成之多 孔砂層上成長一化合物半導體層’黏合該砂基底與另一基 底，以流體噴出物切割該多孔矽層而分離該黏合基底堆疊 ，以得到一化合物半導體基底之方法。 在日本專利2,8 7 7，8 0 0號所揭示的製造方法中，介於 (2) 1259514 矽與化合物半導體之間的多孔矽層使矽與化合物半導體之 晶格常數間的錯配達到某程度的緩和，而形成一異質磊晶 層。要消除多孔矽與化合物半導體之晶格常數間的錯配是 困難的，因此所生成之化合物半導體可能結晶性不佳。這 樣的製造方法所形成之化合物半導體基底，其應用範圍可 能受限於某些所需化合物半導體的規格，因此該化合物半 導體裝置可能無法充分地顯出其優勢。 【發明內容】 本發明係基於上述考量而產生，並如同其目的必須提 供一種製造半導體基底之方法，可充分地顯示其作爲化合 物半導體裝置之優勢並確保良好之經濟性。 根據本發明，可提供一半導體基底的製造方法，其特 徵爲包含在具有砷化鎵層於鍺構件上之第一基底中佈植離 子並於該第一基底中形成離子佈植層之第一步驟，使該第 一基底黏合第二基底而形成一黏合基底堆疊之第二步驟， 以及使該黏合基底堆疊由該離子佈植層處分離之第三步驟 〇 根據本發明之一實施方式，該砷化鎵層以磊晶成長產 生爲佳。又，該第一步驟可包含在砷化鎵層上形成化合物 半導體層之步驟。 根據本發明之一實施方式，該離子以包括氫離子與稀 有氣體離子爲佳。 根據本發明之一實施方式，該第三步驟以包含利用退 -5- (3) 1259514 火該黏合基底堆疊使該黏合基底堆疊於離子佈植層分離之 步驟爲佳。 根據本發明之一實施方式，該第三步驟以包含利用穩 定壓力或流體噴出物使該黏合基底堆疊於離子佈植層處分 離之步驟爲佳。 根據本發明之一實施方式，該第三步驟以包含利用於 · 離子佈植層中插入一構件使該黏合基底堆疊於離子佈植層 ' 處分離之步驟爲佳。 根據本發明之一實施方式，該製造方法最好更包含一 鲁 步驟，該步驟移除第三步驟之後已被轉移至第二基底的殘 留於一部份砷化鎵層上之一部份離子佈植層。 根據本發明之一實施方式，該製造方法最好更包含一 步驟，該步驟平面化分離步驟中分離所得到之鍺構件表面 而於第一步驟中重複使用該鍺構件。 本發明之其他特色與優勢將由以下的描述加上所附圖 式而顯現，其中類似參考特性標示相同或相似的部分都在 其圖形中。 _ [實施方式】 參照所附圖式將描述本發明之實施方式。 圖1至圖7係用以解釋根據本發明之實施方式的半導 體基底製造方法之圖覽。在圖1所示的步驟中製備一鍺構 件1 1。然後，在圖2所示的步驟中，利用磊晶成長使一 砷化鎵層1 2形成於鍺構件1 1之表面上。由於鍺與砷化鎵 -6 - (4) 1259514 之晶格常數間的不匹配很輕微，在該鍺構件1 1上可形成 一具有良好結晶性的砷化鎵層。磊晶成長則允許該砷化鎵 層具有均勻的厚度。 圖3所示的步驟中，氫離子係佈植於圖2中所示之砷 化鎵層1 2的表面。一離子佈植層1 3形成於砷化鎵層1 2 中，從而形成一第一基底1 〇。除氫離子外，在佈植時稀 有氣體之離子例如氨、氖、氬、氪、氙、或類似者可單獨 或合倂使用之。雖然並未顯示，在離子佈植之前一隔絕層 形成於砷化鎵層1 2的表面。離子佈植層1 3可形成於鍺構 件i 1與砷化鎵層！ 2至少其一之中。 圖4所示之步驟中，一第二基底20黏合於第一基底 10之表面以形成一黏合基底堆璺30。一砂基底或於其上 形成例如s i 02層之絕緣層所得到之基底典型地適於作爲 該第二基底2 0。任何其他基底例如一絕緣基底（例如一 玻璃基底）也可能用於作爲該第二基底20。 圖5所示之步驟中，黏合基底堆疊30於離子佈植層 13處被分離爲二基底。該離子佈植層13具有高濃度的微 腔、微泡、扭曲、或缺陷，而比黏合基底堆疊3 0之其餘 部分更爲易脆。此分離可利用例如退火該黏合基底堆疊 3 〇而完成。或者，此分離之進行可由例如使用一液體的 方法。關於該方法，以利用形成一流體（液體或氣體）噴 出物並將該噴出物注入該分離層1 2的方法，利用流體之 穩定壓力的方法，或類似者爲佳。除噴出物注入方法外， 一種使用水作爲流體的方法被稱爲水噴出物方法。或者， 1259514 (5) 該分離可利用插入一固體構件例如楔體至分離層 圖6所示之步驟中，利用一餓刻劑或類似者 基底2 0之砷化鎵層1 2 b上殘留的離子佈植層1 ，砷化鎵層〗2 b最好是用來作爲鈾刻停止層。然 火步驟、拋光步驟、或類似者可因平面化第二基 而進行。 經由上述的操作，即得到圖7中所示之半 40。圖7中所顯示之半導體基底40在其表面上 化鎵層1 2 b。以「薄砷化鎵層」表不是想意謂這 半導體基底更薄。要展現作爲半導體裝置的優勢 鎵層12b之厚度最好在5奈米至5微米的範圍內 化鎵層 12b 上可形成 AlGaAs、GaP、InP、InAs 似之化合物半導體層，取決於該半導體裝置的規 在圖5所示步驟中的分離之後，殘留在鍺精 之離子佈植層1 3 a或類似者係使用一蝕刻劑或類 移除。然後，可進行氫退火步驟、拋光步驟、或 以平面化該錯構件之表面。該平面化後的基底可 爲圖1中所示步驟使用的鍺構件1 1。重複該鍺牛| 再使用可大大地降低半導體基底的製造成本。 如同以上所描述的，根據本發明之製造方法 有均勻厚度及良好結晶性之砷化鎵層的半導體基 能。又，根據本發明之製造方法能大大地降低具 層之半導體基底的製造成本。 因此，根據本發明可提供一製造半導體基底 12中c 移除第二 3 b。此時 後，氫退 底之需求 導體基底 具有薄砷 層比一般 ，該砷化 。在該砷 或其他類 格。 [件Π上 似物加以 類似步驟 再使用作 奪件1 1的 使得到具 底成爲可 有砷化鎵 的方法， -8 - 1259514 (6) 此半導體基底充分地展現其作爲化合物半導體裝置的優越 性並能確保良好的經濟性。 由於許多明顯範圍廣泛地不同之本發明實施例可在不 背離其精神與觀點下實現，可了解的是除了定義於申請專 利範圍中以外，此發明並不受限這些特定的實施例。 【圖式簡單說明】 附圖係本說明書之一部份，圖解本發明之實施例， 並連同描述以供解釋發明原理之用。 圖1係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽； 圖2係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽； 圖3係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽； 圖4係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽； 圖5係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽； 圖6係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽；及 圖7係用以解釋根據本發明之較佳實施例的半導體基 底製造方法之圖覽。 1259514 (7) 對照表 第一基底 鍺構件 砷化鎵層 :砷化鎵層 :砷化鎵層 離子佈植層 :離子佈植層 :離子佈植層 第二基底 主要元件 10: 11: 12: 12a 12b 13: 13a 13b 20 : 30 :黏合基底堆疊 40 :半導體基底

Claims (1)

1259^
(1) 拾、申請專利範圍 第93 1 1 1 7 5 0號專利申請案 中文申請專利範圍修正本 民國95年4月27日修正 1. 一種半導體基底製造方法，包含
第一步驟，在具有砷化鎵層於鍺構件上之第一基底中 佈植離子並形成一離子佈植層於該第一基底中； 第二步驟，黏合該第一基底與一第二基底以形成一黏 合基底堆疊；及 第三步驟，於該離子佈植層處分離該黏合基底堆疊。 2. 如申請專利範圍第1項之製造方法，其中該砷化 鎵層係利用磊晶成長而形成。 3. 如申請專利範圍第1項之製造方法，其中該第一 步驟包含形成一化合物半導體層於該砷化鎵層上之步驟。
4. 如申請專利範圍第1項之製造方法，其中該離子 包括氫離子與稀有氣體離子之一。 5 .如申請專利範圍第1項之製造方法，其中該第三 步驟包含利用退火該黏合基底堆疊而於該離子佈植層分離 該黏合基底堆疊之步驟。 6. 如申請專利範圍第1項之製造方法，其中該第三 步驟包含利用一流體之噴出物或一靜態壓力以於該離子佈 植層分離該黏合基底堆疊之步驟。 7. 如申請專利範圍第1項之製造方法，其中該第三 1259514 (2) 步驟包Q利用插入一構件於該離子佈植層中以於該離子佈 植層分離該黏合基底堆疊之步驟。 8 ·如申請專利範圍第1項之製造方法，更包含移除 該第三步驟後移轉至該第二基底之殘留於一部份砷化鎵層 上的一部份離子佈植層。 9 .如申請專利範圍第1項之製造方法，尙包含平坦 化該分離步驟分離所得到的該錯構件之表面並於該第一步 驟中重複使用該鍺構件之步驟。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5128781B2 (ja) * 2006-03-13 2013-01-23 信越化学工業株式会社 光電変換素子用基板の製造方法
CN108231695A (zh) * 2016-12-15 2018-06-29 上海新微技术研发中心有限公司 复合衬底及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794409A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd Ｉｉｉ−ｖ族化合物半導体薄膜の形成方法
JP3879173B2 (ja) * 1996-03-25 2007-02-07 住友電気工業株式会社 化合物半導体気相成長方法
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
JP2004507084A (ja) * 2000-08-16 2004-03-04 マサチューセッツ　インスティテュート　オブ　テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス

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