WO2017212812A1 - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

貼り合わせｓｏｉウェーハの製造方法 Download PDF

Info

Publication number
WO2017212812A1
WO2017212812A1 PCT/JP2017/016431 JP2017016431W WO2017212812A1 WO 2017212812 A1 WO2017212812 A1 WO 2017212812A1 JP 2017016431 W JP2017016431 W JP 2017016431W WO 2017212812 A1 WO2017212812 A1 WO 2017212812A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
oxide film
bonding
thermal oxide
resistivity
Prior art date
Application number
PCT/JP2017/016431
Other languages
English (en)
French (fr)
Inventor
徳弘 小林
浩司 阿賀
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to CN201780032865.8A priority Critical patent/CN109314040B/zh
Priority to US16/303,701 priority patent/US10490440B2/en
Publication of WO2017212812A1 publication Critical patent/WO2017212812A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Definitions

  • the present invention relates to a method for manufacturing a bonded SOI wafer.
  • Patent Document 1 describes that a polycrystalline silicon layer or an amorphous silicon layer as a carrier trap layer is formed at the interface between a BOX layer and a base wafer.
  • Patent Document 2 also describes that a polycrystalline layer as a carrier trap layer is formed at the interface between the BOX layer and the base wafer. Further, in order to prevent recrystallization of the polycrystalline silicon layer, The heat treatment temperature after the formation of the polycrystalline silicon layer is limited.
  • Patent Document 3 in order to fabricate an SOI wafer corresponding to an RF device, a dielectric material layer different from a natural oxide layer is formed on a silicon substrate having a high resistivity larger than 500 ⁇ ⁇ cm by 0.5 to 10 nm. It is described that after forming with a thickness, a polycrystalline silicon layer is formed.
  • Patent Document 4 describes that a polycrystalline silicon layer or an amorphous silicon layer is formed on the bonding surface side of the base wafer, and the resistivity of the base wafer is 100 ⁇ ⁇ cm or more.
  • a surface on which a polycrystalline silicon layer is formed has a surface roughness of 2 nm or more.
  • Patent Document 5 before the step of forming the polycrystalline silicon layer or the amorphous silicon layer on the bonded surface side of the base wafer having a resistivity of 100 ⁇ ⁇ cm or more, the bonded surface side of the base wafer is formed. The formation of a thermal nitride film is described.
  • a polycrystalline silicon layer is grown on a base wafer, polished, and bonded to a bond wafer having an insulating film formed on the surface thereof at room temperature.
  • a bonding heat treatment for increasing the bonding strength at the bonding interface
  • a flattening heat treatment for flattening the surface of the SOI layer after thinning.
  • a heat treatment such as a sacrificial oxidation heat treatment for adjusting the film thickness of the SOI layer is performed.
  • environment-induced boron existing in the clean room adheres to the wafer before the bonding process at room temperature, and is confined in the bonding surface of the wafer in the bonding process.
  • the boron diffuses the carrier trap layer during the heat treatment in the subsequent SOI wafer manufacturing process, and also reduces the resistivity of the base wafer, which is a high resistance substrate.
  • the resistivity of the high-resistance substrate is reduced to 1000 ⁇ ⁇ cm or less, the second-order harmonic distortion characteristics are greatly deteriorated. Therefore, it is important to eliminate the influence of this environmental boron contamination, and it is necessary to improve the second harmonic distortion characteristics of the SOI wafer having the carrier trap layer regardless of the influence of the environmental boron contamination.
  • Patent Documents 3 to 5 described above describe that in a bonded SOI wafer using a polycrystalline silicon layer as a carrier trap layer, an oxide film can be formed on the surface of the polycrystalline silicon layer and bonded.
  • none of the patent documents disclose an example showing that an oxide film is actually formed on the surface of the polycrystalline silicon layer.
  • base oxidation formation of an oxide film on the base wafer side
  • the present invention has been made to solve the above-described problem, and a bonded SOI wafer manufacturing method capable of suppressing a decrease in resistivity of a high-resistance substrate by suppressing the influence of boron contamination from a bonded interface.
  • the purpose is to provide.
  • the present invention is a method of manufacturing a bonded SOI wafer by bonding a bond wafer made of silicon single crystal and a base wafer together through an insulating film.
  • the thermal oxide film formed on the polished surface has a thickness of 15 nm or more, the RMS of the surface of the thermal oxide film formed on the polished surface is 0.6 nm or less, and
  • Such a method for manufacturing a bonded SOI wafer can suppress the influence of boron contamination from the bonded interface, so that it is possible to suppress a decrease in resistivity of the high resistance substrate. Moreover, since the RMS of the surface of the thermal oxide film is 0.6 nm or less, generation of voids and blisters at the time of bonding can be suppressed.
  • the RMS of the polished surface is 0.3 nm or less, and the thickness of the thermal oxide film formed on the polished surface is 25 nm or less.
  • the RMS of the polished surface is 0.3 nm or less and the thickness of the thermal oxide film formed on the polished surface to 25 nm or less, the RMS of the surface of the thermal oxide film is reliably suppressed to 0.6 nm or less. be able to.
  • the bonded SOI wafer manufacturing method of the present invention can suppress the influence of boron contamination from the bonded interface, it is possible to suppress a decrease in resistivity of the high resistance substrate. Moreover, since the RMS of the surface of the thermal oxide film is 0.6 nm or less, generation of voids and blisters at the time of bonding can be suppressed.
  • FIG. 1 is a schematic view showing an example of a method for producing a bonded SOI wafer according to the present invention.
  • a base wafer 1 and a bond wafer 2 each made of a silicon single crystal are prepared (FIGS. 1A and 1E).
  • a silicon single crystal wafer having a resistivity of 100 ⁇ ⁇ cm or more is prepared as the base wafer 1.
  • the resistivity of the base wafer 1 is 100 ⁇ ⁇ cm or more, it can be suitably used for manufacturing a high-frequency device, more preferably 1000 ⁇ ⁇ cm or more, and particularly preferably 3000 ⁇ ⁇ cm or more.
  • the upper limit of a resistivity is not specifically limited, For example, it can be set to 50000 ohm * cm.
  • the polycrystalline silicon layer 3 is deposited on the bonding surface side of the base wafer 1 (FIG. 1B).
  • This polycrystalline silicon layer can be deposited using, for example, an epitaxial growth apparatus.
  • the surface of the polycrystalline silicon layer 3 deposited on the surface of the base wafer 1 is polished to obtain a polished surface (FIG. 1C).
  • the surface roughness (RMS, 1 ⁇ m square) of this polished surface is preferably 0.3 nm or less.
  • the lower limit of the RMS of the polished surface is not particularly limited, and can be, for example, 0 nm or more.
  • a thermal oxide film 4 is formed on the polished surface of the polycrystalline silicon layer 3 by, for example, thermal oxidation (FIG. 1D).
  • the thickness of the thermal oxide film 4 may be 15 nm or more and is preferably in the range of 15 nm to 25 nm. If the thickness of the thermal oxide film 4 is less than 15 nm, the diffusion of boron sandwiched between the bonding interfaces at the time of bonding at room temperature cannot be sufficiently suppressed, and the decrease in resistivity of the high resistance substrate can be suppressed. Disappear.
  • the surface roughness (RMS, 1 ⁇ m square) of the surface of the thermal oxide film 4 is 0.6 nm or less. If the RMS of the surface of the thermal oxide film 4 exceeds 0.6 nm, generation of voids and blisters at the time of bonding cannot be suppressed. Further, the lower limit of the RMS of the surface of the thermal oxide film 4 is not particularly limited, and can be set to 0 nm or more, for example.
  • the inventors of the present invention the thinner the thermal oxide film formed by thermally oxidizing the polycrystalline silicon layer, the better the surface roughness of the surface of the thermal oxide film. It was newly found that poor bonding is less likely to occur.
  • the RMS of the polished surface of the polycrystalline silicon layer is set to 0.3 nm or less, and the thickness of the thermal oxide film is set to a predetermined thickness (for example, 25 nm or less). The RMS of the surface can be reliably suppressed to 0.6 nm or less.
  • an insulating film 5 (for example, an oxide film) to be a buried oxide film layer is formed on the bonding surface of the bond wafer 2 by, for example, thermal oxidation or CVD (FIG. 1F).
  • the insulating film 5 may be formed not only on the bonding surface but also on the entire bond wafer.
  • the base wafer on which the polycrystalline silicon layer and the thermal oxide film are formed as described above is bonded to the bond wafer on which the insulating film is formed, and then the bond wafer is thinned to form the SOI layer.
  • the step of forming the SOI layer by thinning the bond wafer is preferably performed by an ion implantation separation method.
  • an SOI layer by an ion implantation separation method for example, after the formation of the above-described insulating film 5 (FIG. 1 (f)), hydrogen ions are formed on the bond wafer 2 from above the insulating film 5 by an ion implanter. At least one kind of gas ions of rare gas ions is implanted to form an ion implantation layer 6 in the bond wafer 2 (FIG. 1G).
  • the bonded bond wafer 2 is thinned to form an SOI layer 7.
  • the bonded wafer is subjected to a heat treatment (separation heat treatment) for generating a microbubble layer in the ion implantation layer 6, and the ion implantation layer 6 (microbubble layer) is used.
  • the bond wafer 2 is peeled off to produce a bonded SOI wafer 8 in which the insulating film 5 and the SOI layer 7 are formed on the base wafer 1 (FIG. 1 (i)).
  • the bonding heat treatment for increasing the bonding strength at the bonding interface the flattening heat treatment for flattening the surface of the SOI layer after thinning, and the film thickness of the SOI layer Heat treatment such as sacrificial oxidation heat treatment for adjustment is performed.
  • the maximum processing temperature of these heat treatments performed after the bonding step is 1150 ° C. or lower.
  • the bonding heat treatment for the bonded SOI wafer is always performed.
  • This bonding heat treatment may be performed together with planarization heat treatment, sacrificial oxidation heat treatment, or the like, or may be performed separately. That is, in the present invention, regardless of the name and purpose of the heat treatment, all the heat treatments performed after these bonding steps need to be performed at a maximum treatment temperature of 1150 ° C. or less.
  • the maximum processing temperature of the heat treatment performed after the bonding step exceeds 1150 ° C., even when the thermal oxide film formed on the polished surface of the polycrystalline silicon layer has a thickness of 15 nm or more, the bonding is performed at the time of bonding at room temperature. The diffusion of boron sandwiched between the mating interfaces cannot be sufficiently suppressed, and the decrease in resistivity of the high resistance substrate cannot be suppressed.
  • the minimum of the maximum processing temperature of the heat processing performed after a bonding process is although it does not specifically limit, Preferably it is 800 degreeC or more.
  • substrate can be suppressed by suppressing the influence of the boron contamination from a bonding interface.
  • the following shows experimental examples, the relationship between the thickness and surface roughness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer, the maximum processing temperature of the heat treatment performed after the bonding step, and the resistivity of the base wafer. The relationship between and will be described more specifically.
  • Example 1 A plurality of mirror-polished silicon single crystal wafers having a diameter of 300 mm, a crystal orientation ⁇ 100>, and a resistivity of 3000 ⁇ ⁇ cm were prepared as base wafers.
  • a polycrystalline silicon layer having a thickness of 3 ⁇ m is deposited on the surface of the wafer by using an atmospheric pressure epitaxial growth apparatus, and the surface is polished by 1 ⁇ m, whereby the surface roughness (AFM (atom (AFM)) of the polished surface of the polycrystalline silicon layer is polished.
  • a wafer having a 1 ⁇ m square RMS) of 0.20 nm was prepared using an atomic force microscope.
  • These wafers are thermally oxidized by changing the thermal oxidation time to form thermal oxide films having film thicknesses of 15 nm, 20 nm, 28 nm, and 34 nm, respectively, and the surface roughness of each thermal oxide film surface (AFM is 1 ⁇ m square). RMS).
  • the results are shown in Table 1 and FIG. FIG. 2 is a graph in which the results of Table 1 are plotted.
  • the RMS of the surface of the thermal oxide film was 0.6 nm or less.
  • the RMS of the surface of the thermal oxide film exceeded 0.6 nm.
  • the wafer on which these thermal oxide films are formed is bonded to a bond wafer (a silicon single crystal wafer with an oxide film, an ion-implanted layer for peeling is already formed), and a heat treatment for peeling is performed to peel off the bond wafer to form an SOI layer.
  • An SOI wafer was formed and bonded.
  • these bonded SOI wafers were checked for bonding defects (void generation), the wafer whose RMS on the surface of the thermal oxide film exceeded 0.6 nm (thermal oxide film thickness: 28 nm, 34 nm) The generation of voids was confirmed only when using.
  • Example 2 After performing sacrificial oxidation and oxide film removal at 900 ° C. on the surface of the SOI layer of the bonded SOI wafer produced in Experimental Example 1, a heat treatment for 2 hours in the range of 1100 to 1200 ° C. (100% Ar atmosphere) The resistivity distribution in the depth direction near the surface of the base wafer from the bonding interface was measured by SR (Spreading Resistance) measurement, and the minimum value of the resistivity was obtained. The results are shown in Table 2 and FIG. FIG. 3 is a graph in which the results of Table 2 are plotted.
  • the base wafer maintained a high resistivity of 1000 ⁇ ⁇ cm or more in any case, but when it exceeded 1150 ° C.
  • the decrease in resistivity became remarkable, and the resistivity of the base wafer when the thermal oxide film thickness was 15 nm was less than 1000 ⁇ ⁇ cm.
  • the resistivity of the base wafer is extremely lowered at 1200 ° C.
  • Example 1 As a base wafer, a mirror-polished silicon single crystal wafer having a diameter of 300 mm, p-type, crystal orientation ⁇ 100> and resistivity of 3000 ⁇ ⁇ cm was prepared. A polycrystalline silicon layer having a thickness of 3 ⁇ m is deposited on the surface of the base wafer by using an atmospheric pressure epitaxial growth apparatus, and the surface is polished by 1 ⁇ m, whereby the surface roughness of the polished surface of the polycrystalline silicon layer (AFM is 1 ⁇ m) The corner RMS) was 0.20 nm. This base wafer was subjected to thermal oxidation to form a thermal oxide film having a thickness of 15 nm on the polished surface of the polycrystalline silicon layer. The surface roughness (AFM RMS of 1 ⁇ m square) of this thermal oxide film was measured and found to be 0.35 nm.
  • a bond wafer a silicon single crystal wafer (diameter 300 mm, p-type, crystal orientation ⁇ 100>, resistivity 10 ⁇ ⁇ cm) was prepared, and an oxide film (insulating film) having a thickness of 180 nm was formed on the surface. . Thereafter, hydrogen ions were implanted from above the formed oxide film in order to reduce the thickness by an ion implantation separation method.
  • the hydrogen ion implantation conditions were an acceleration energy of 50 keV and a dose of 5 ⁇ 10 16 / cm 2 .
  • the base wafer on which the polycrystalline silicon layer and the thermal oxide film are formed as described above is bonded to the bond wafer on which the insulating film and the ion implantation layer are formed as described above, and then a peeling heat treatment is performed at 500 ° C. for 30 minutes.
  • the bond wafer was peeled off to form an SOI layer, and a bonded SOI wafer was manufactured.
  • the presence or absence of bonding failure (void generation) was evaluated, and the results are shown in Table 3.
  • Example 2 In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the thickness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 20 nm. The RMS of the surface of this thermal oxide film was 0.45 nm. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 3 In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the thickness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 25 nm. The RMS of the surface of the thermal oxide film was 0.55 nm. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 1 In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the thickness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 30 nm. The RMS of the surface of this thermal oxide film was 0.8 nm. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 2 In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the thickness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 10 nm. The RMS of the surface of the thermal oxide film was 0.3 nm. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 3 (Comparative Example 3) In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, a thermal oxide film was not formed on the polished surface of the polycrystalline silicon layer. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 4 In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the planarization heat treatment was performed at 1200 ° C. for 1 hour in a 100% Ar atmosphere. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Example 5 (Comparative Example 5) In the same manner as in Example 1, a bonded SOI wafer was produced and heat-treated. However, the thickness of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 25 nm, and the planarization heat treatment was performed at 1200 ° C. for 1 hour in a 100% Ar atmosphere. The RMS of the surface of the thermal oxide film formed on the polished surface of the polycrystalline silicon layer was 0.55 nm. Further, in the same manner as in Example 1, the presence / absence of void generation and the measurement of the resistivity of the base wafer were performed, and these results are shown in Table 3.
  • Comparative Example 1 voids were generated in Comparative Example 1 in which the RMS of the surface of the thermal oxide film exceeded 0.6 nm. Further, Comparative Example 2 in which the thickness of the thermal oxide film was less than 15 nm, Comparative Example 3 in which the thermal oxide film was not formed, and heat treatment (flattening heat treatment) in which the maximum processing temperature exceeded 1150 ° C. after the bonding step. In Comparative Examples 4 and 5 in which (1) was performed, a significant decrease in the resistivity of the base wafer was confirmed.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本発明は、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨して研磨面を得る工程と、該研磨面に熱酸化膜を形成する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記研磨面に形成する前記熱酸化膜の膜厚を１５ｎｍ以上とし、前記研磨面に形成する前記熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、前記貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とする貼り合わせＳＯＩウェーハの製造方法である。これにより、貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる貼り合わせＳＯＩウェーハの製造方法が提供される。

Description

貼り合わせＳＯＩウェーハの製造方法
　本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
　ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）デバイス対応のＳＯＩウェーハとして、ベースウェーハの抵抗率を高抵抗化することで対処してきた。しかしながら、さらなる高速化に対応するためにより高い周波数に対応することが必要になってきており、従来の高抵抗ウェーハの使用のみでは対処できなくなってきている。
　そこで、対応策としてＳＯＩウェーハの埋め込み酸化膜層（ＢＯＸ層）直下に、発生したキャリアを消滅させる効果を持つ層（キャリアトラップ層）を加えることが提案されており、高抵抗ウェーハ中に発生したキャリアを再結合させるための高抵抗の多結晶シリコン層をベースウェーハ上に形成することが必要となってきている。
　特許文献１には、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶シリコン層や非晶質シリコン層を形成することが記載されている。一方、特許文献２にも、ＢＯＸ層とベースウェーハの界面に、キャリアトラップ層としての多結晶層を形成することが記載されており、さらに、多結晶シリコン層の再結晶化を防止するため、多結晶シリコン層形成後の熱処理温度を制限している。
　また、特許文献３には、ＲＦデバイス対応のＳＯＩウェーハを作製するため、５００Ω・ｃｍより大きい高抵抗率のシリコン基板上に、自然酸化物層とは異なる誘電材料層を０．５～１０ｎｍの厚さで形成した後、多結晶シリコン層を形成することが記載されている。
　一方、特許文献４には、ベースウェーハの貼り合わせ面側に多結晶シリコン層又は非晶質シリコン層を形成することが記載されており、さらに、ベースウェーハとして、抵抗率が１００Ω・ｃｍ以上であり、かつ、多結晶シリコン層を形成する表面の表面粗さが２ｎｍ以上のものを用いることが記載されている。
　また、特許文献５には、抵抗率が１００Ω・ｃｍ以上のベースウェーハの貼り合わせ面側に多結晶シリコン層又は非晶質シリコン層を形成する工程の前に、ベースウェーハの貼り合わせ面側に熱窒化膜を形成することが記載されている。
特表２００７－５０７０９３号公報 特表２０１３－５１３２３４号公報 特表２０１４－５０９０８７号公報 特開２０１５－６０８８７号公報 特開２０１５－２２８４３２号公報
　以上のように、ＳＯＩウェーハのＢＯＸ層直下即ちベースウェーハに発生したキャリアを再結合させるためのキャリアトラップ層が必要となってきている。
　多結晶シリコン層をキャリアトラップ層とする場合、ベースウェーハに多結晶シリコン層を成長させ研磨し、表面に絶縁膜を形成したボンドウェーハと室温で貼り合わせた後、ボンドウェーハを薄膜化してＳＯＩウェーハとするが、室温で貼り合わせた後のＳＯＩウェーハの製造工程では、例えば、貼り合わせ界面の結合強度を高めるための結合熱処理、薄膜化後のＳＯＩ層の表面を平坦化するための平坦化熱処理、ＳＯＩ層の膜厚を調整するための犠牲酸化熱処理等のような熱処理が行われる。
　その際、室温での貼り合わせ工程前にクリーンルームに存在する環境起因のボロンがウェーハに付着し、貼り合わせ工程でウェーハの結合面に閉じ込められる。そのボロンはその後のＳＯＩウェーハ製造工程中の熱処理中にキャリアトラップ層を拡散し、高抵抗基板であるベースウェーハの抵抗率も低下させる。
　高抵抗基板の抵抗率が１０００Ω・ｃｍ以下に低下すると、２次高調波歪み特性が大きく低下してしまう。従って、この環境ボロン汚染の影響をなくすことが重要であり、環境ボロン汚染の影響に関係なく、キャリアトラップ層を有するＳＯＩウェーハの２次高調波歪み特性を向上させる必要がある。
　上述の特許文献３～５には、多結晶シリコン層をキャリアトラップ層とする貼り合わせＳＯＩウェーハにおいて、多結晶シリコン層の表面に酸化膜を形成して貼り合わせることもできることが記載されている。しかしながら、いずれの特許文献にも、実際に多結晶シリコン層の表面に酸化膜を形成したことを示す実施例は開示されていない。また、ベースウェーハ上に多結晶シリコン層がある構造にベース酸化（ベースウェーハ側に酸化膜を形成すること）を行うと、表面ラフネスが大きくなり、貼り合わせができなくなるという問題があった。
　本発明は、上記問題を解決するためになされたものであり、貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる貼り合わせＳＯＩウェーハの製造方法を提供することを目的とする。
　上記課題を解決するために、本発明では、いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、該多結晶シリコン層の表面を研磨して研磨面を得る工程と、該研磨面に熱酸化膜を形成する工程と、前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、前記研磨面に形成する前記熱酸化膜の膜厚を１５ｎｍ以上とし、前記研磨面に形成する前記熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、前記貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とする貼り合わせＳＯＩウェーハの製造方法を提供する。
　このような貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることができるので、高抵抗基板の抵抗率低下を抑えることができる。また、熱酸化膜の表面のＲＭＳを０．６ｎｍ以下としているので、貼り合わせ時のボイドやブリスターの発生を抑えることができる。
　このとき、前記研磨面のＲＭＳを０．３ｎｍ以下とし、前記研磨面に形成する前記熱酸化膜の膜厚を２５ｎｍ以下とすることが好ましい。
　このように、研磨面のＲＭＳを０．３ｎｍ以下とし、研磨面に形成する熱酸化膜の膜厚を２５ｎｍ以下とすることで、熱酸化膜の表面のＲＭＳを確実に０．６ｎｍ以下に抑えることができる。
　本発明の貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることができるので、高抵抗基板の抵抗率低下を抑えることができる。また、熱酸化膜の表面のＲＭＳを０．６ｎｍ以下としているので、貼り合わせ時のボイドやブリスターの発生を抑えることができる。
本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す概略図である。 実験例１における熱酸化膜の膜厚と表面粗さ（ＲＭＳ）との関係を示す図である。 実験例２における貼り合わせ工程の後に行われる熱処理（平坦化熱処理）の最高処理温度とベースウェーハの抵抗率との関係を示す図である。
　以下、本発明について、図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
　図１は、本発明の貼り合わせＳＯＩウェーハの製造方法の一例を示す概略図である。
　図１の貼り合わせＳＯＩウェーハの製造方法では、まず、いずれもシリコン単結晶からなるベースウェーハ１及びボンドウェーハ２を準備する（図１（ａ）、（ｅ））。このとき、ベースウェーハ１としては、抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用意する。
　ベースウェーハ１の抵抗率は、１００Ω・ｃｍ以上であれば高周波デバイス製造用に好適に用いることができ、１０００Ω・ｃｍ以上であることがより好ましく、３０００Ω・ｃｍ以上であることが特に好ましい。抵抗率の上限は特に限定されないが、例えば、５００００Ω・ｃｍとすることができる。
　次に、ベースウェーハ１の貼り合わせ面側に多結晶シリコン層３を堆積する（図１（ｂ））。この多結晶シリコン層の堆積は、例えばエピタキシャル成長装置を用いて行うことができる。
　ここで、ベースウェーハ１の表面に堆積された多結晶シリコン層３の表面を研磨して研磨面を得る（図１（ｃ））。なお、この研磨面の表面粗さ（ＲＭＳ，１μｍ角）は０．３ｎｍ以下とすることが好ましい。また、研磨面のＲＭＳの下限は特に限定されず、例えば０ｎｍ以上とすることができる。
　次に、例えば熱酸化等によって、多結晶シリコン層３の研磨面に熱酸化膜４を形成する（図１（ｄ））。この熱酸化膜４の膜厚としては、１５ｎｍ以上であればよく、１５ｎｍ以上２５ｎｍ以下の範囲が好ましい。熱酸化膜４の膜厚が１５ｎｍ未満では、室温での貼り合わせ時に貼り合わせ界面に挟まれたボロンの拡散を十分に抑えることができず、高抵抗基板の抵抗率の低下を抑えることができなくなる。
　また、この熱酸化膜４の表面の表面粗さ（ＲＭＳ，１μｍ角）は０．６ｎｍ以下とする。熱酸化膜４の表面のＲＭＳが０．６ｎｍを超えると、貼り合わせ時のボイドやブリスターの発生を抑えることができなくなる。また、熱酸化膜４の表面のＲＭＳの下限は特に限定されず、例えば０ｎｍ以上とすることができる。
　なお、本発明者らは、多結晶シリコン層を熱酸化して形成した熱酸化膜の膜厚が薄くなるほど、熱酸化膜の表面の表面粗さは良好となり、表面粗さが良好となれば貼り合わせ不良が発生しにくくなることを新たに見出した。これに基づいて、本発明では、多結晶シリコン層の研磨面のＲＭＳを０．３ｎｍ以下とし、熱酸化膜の膜厚を所定の膜厚（例えば２５ｎｍ以下）とすることで、熱酸化膜の表面のＲＭＳを確実に０．６ｎｍ以下に抑えることができる。
　次に、例えば熱酸化やＣＶＤ等によって、ボンドウェーハ２の貼り合わせ面に、埋め込み酸化膜層となる絶縁膜５（例えば、酸化膜）を形成する（図１（ｆ））。この場合、絶縁膜５の形成は、貼り合わせ面のみならず、ボンドウェーハの全体に形成するようにしてもよい。
　この後の工程では、上述のようにして多結晶シリコン層と熱酸化膜を形成したベースウェーハと、絶縁膜を形成したボンドウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化してＳＯＩ層を形成するが、本発明の貼り合わせＳＯＩウェーハの製造方法では、このボンドウェーハを薄膜化してＳＯＩ層を形成する工程は、イオン注入剥離法により行うことが好ましい。
　イオン注入剥離法によってＳＯＩ層を形成する場合は、例えば上述の絶縁膜５の形成（図１（ｆ））の後、ボンドウェーハ２に対して絶縁膜５の上からイオン注入機により、水素イオンと希ガスイオンのうちの少なくとも一種類のガスイオンを注入して、ボンドウェーハ２内にイオン注入層６を形成する（図１（ｇ））。
　次に、多結晶シリコン層３と熱酸化膜４が形成されたベースウェーハ１を、熱酸化膜４が形成された面が接するように、絶縁膜５及びイオン注入層６を形成したボンドウェーハ２と密着させて貼り合わせる（図１（ｈ））。
　その後、貼り合わせられたボンドウェーハ２を薄膜化してＳＯＩ層７を形成する。
　イオン注入剥離法によってＳＯＩ層を形成する場合は、貼り合わせたウェーハに対して、イオン注入層６に微小気泡層を発生させる熱処理（剥離熱処理）を施し、イオン注入層６（微小気泡層）でボンドウェーハ２を剥離して、ベースウェーハ１上に絶縁膜５とＳＯＩ層７が形成された貼り合わせＳＯＩウェーハ８を作製する（図１（ｉ））。
　上記のように作製した貼り合わせＳＯＩウェーハに対し、貼り合わせ界面の結合強度を高めるための結合熱処理、薄膜化後のＳＯＩ層の表面を平坦化するための平坦化熱処理、ＳＯＩ層の膜厚を調整するための犠牲酸化熱処理等のような熱処理を行う。
　なお、本発明では、貼り合わせ工程の後に行われるこれらの熱処理の最高処理温度を１１５０℃以下とする。ただし、貼り合わせＳＯＩウェーハに対する結合熱処理は必ず行われる。この結合熱処理は、平坦化熱処理や犠牲酸化熱処理等と兼ねて行われてもよいし、別途行われてもよい。即ち、本発明では、熱処理の名称や目的に関わらず、これらの貼り合わせ工程の後に行われる全ての熱処理が最高処理温度１１５０℃以下で行われる必要がある。
　貼り合わせ工程の後に行われる熱処理の最高処理温度が１１５０℃を超えると、多結晶シリコン層の研磨面に形成した熱酸化膜の膜厚が１５ｎｍ以上であっても、室温での貼り合わせ時に貼り合わせ界面に挟まれたボロンの拡散を十分に抑えることができず、高抵抗基板の抵抗率の低下を抑えることができなくなる。また、貼り合わせ工程の後に行われる熱処理の最高処理温度の下限は特に限定されないが、好ましくは８００℃以上である。
　以上説明したような本発明の貼り合わせＳＯＩウェーハの製造方法であれば、貼り合わせ界面からのボロン汚染の影響を抑えることで、高抵抗基板の抵抗率低下を抑えることができる。
　以下、実験例を示して、多結晶シリコン層の研磨面に形成した熱酸化膜の膜厚と表面粗さとの関係、及び貼り合わせ工程の後に行われる熱処理の最高処理温度とベースウェーハの抵抗率との関係についてさらに具体的に説明する。
（実験例１）
　ベースウェーハとして、直径３００ｍｍ、結晶方位＜１００＞、抵抗率３０００Ω・ｃｍの鏡面研磨されたシリコン単結晶ウェーハを複数用意した。このウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ３μｍの多結晶シリコン層を堆積し、その表面を１μｍ研磨することで、多結晶シリコン層の研磨面の表面粗さ（ＡＦＭ（原子間力顕微鏡）で１μｍ角のＲＭＳ）が０．２０ｎｍのウェーハを作製した。
　これらのウェーハに熱酸化時間を変えて熱酸化を行い、膜厚がそれぞれ１５ｎｍ，２０ｎｍ，２８ｎｍ，３４ｎｍの熱酸化膜を形成し、それぞれの熱酸化膜表面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を測定した。その結果を表１及び図２に示す。なお、図２は表１の結果をグラフにプロットしたものである。
Figure JPOXMLDOC01-appb-T000001
　表１及び図２に示されるように、形成した熱酸化膜の膜厚がそれぞれ１５ｎｍ，２０ｎｍのウェーハにおいては、熱酸化膜の表面のＲＭＳが０．６ｎｍ以下であったのに対し、形成した熱酸化膜の膜厚がそれぞれ２８ｎｍ，３４ｎｍのウェーハにおいては、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えていた。
　これらの熱酸化膜を形成したウェーハを、ボンドウェーハ（酸化膜付きのシリコン単結晶ウェーハ、剥離用のイオン注入層形成済み）と貼り合わせ、剥離熱処理を行ってボンドウェーハを剥離してＳＯＩ層を形成し、貼り合わせＳＯＩウェーハを作製した。これらの貼り合わせＳＯＩウェーハについて、貼り合わせ不良（ボイド発生）の有無を確認したところ、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えているウェーハ（熱酸化膜の膜厚：２８ｎｍ，３４ｎｍ）を用いた場合にのみ、ボイドの発生が確認された。
（実験例２）
　実験例１で作製した貼り合わせＳＯＩウェーハのＳＯＩ層の表面に９００℃で犠牲酸化と酸化膜除去を行った後、平坦化熱処理として１１００～１２００℃の範囲で２時間の熱処理（１００％Ａｒ雰囲気）を行い、貼り合わせ界面からベースウェーハの表面近傍の深さ方向の抵抗率分布をＳＲ（Ｓｐｒｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）測定により測定し、抵抗率の最小値を求めた。その結果を表２及び図３に示す。なお、図３は表２の結果をグラフにプロットしたものである。
Figure JPOXMLDOC01-appb-T000002
　表２及び図３に示されるように、熱処理温度が１１００℃から１１５０℃までは、いずれの場合においてもベースウェーハが１０００Ω・ｃｍ以上の高抵抗率を維持していたが、１１５０℃を超えると抵抗率の低下が顕著になり、熱酸化膜の膜厚が１５ｎｍの場合のベースウェーハの抵抗率が１０００Ω・ｃｍ未満となった。特に１２００℃では、ベースウェーハの抵抗率が極端に低下することがわかった。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　ベースウェーハとして、直径３００ｍｍ、ｐ型、結晶方位＜１００＞、抵抗率３０００Ω・ｃｍの鏡面研磨されたシリコン単結晶ウェーハを用意した。ベースウェーハの表面に、常圧エピタキシャル成長装置を用いて、厚さ３μｍの多結晶シリコン層を堆積し、その表面を１μｍ研磨することで、多結晶シリコン層の研磨面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を０．２０ｎｍとした。
　このベースウェーハに熱酸化を行い、多結晶シリコン層の研磨面に膜厚が１５ｎｍの熱酸化膜を形成した。この熱酸化膜の表面の表面粗さ（ＡＦＭで１μｍ角のＲＭＳ）を測定したところ、０．３５ｎｍであった。
　一方、ボンドウェーハとしては、シリコン単結晶ウェーハ（直径３００ｍｍ、ｐ型、結晶方位＜１００＞、抵抗率１０Ω・ｃｍ）を用意し、その表面に厚さ１８０ｎｍの酸化膜（絶縁膜）を形成した。
　その後、イオン注入剥離法により薄膜化するために、形成した酸化膜の上から水素イオンの注入を行った。なお、水素イオンの注入条件は加速エネルギー５０ｋｅＶ、ドーズ量５×１０１６／ｃｍ２とした。
　上記のようにして多結晶シリコン層と熱酸化膜を形成したベースウェーハと、上記のようにして絶縁膜とイオン注入層を形成したボンドウェーハとを貼り合わせ、５００℃、３０分間の剥離熱処理を行って、ボンドウェーハを剥離してＳＯＩ層を形成し、貼り合わせＳＯＩウェーハを作製した。作製した貼り合わせＳＯＩウェーハについて、貼り合わせ不良（ボイド発生）の有無を評価し、その結果を表３に示した。
　また、剥離後のＳＯＩ層表面（剥離面）に対し、犠牲酸化処理（９００℃酸化（酸化膜厚２００ｎｍ）＋酸化膜除去）、平坦化熱処理（１１５０℃、２時間、１００％Ａｒ雰囲気）、犠牲酸化処理（９００℃酸化＋酸化膜除去）を行い、ＳＯＩ層の膜厚を８０ｎｍとした。
　上記の熱処理を行った貼り合わせＳＯＩウェーハについて、ベースウェーハの抵抗率（Ω・ｃｍ）を測定し、その結果を表３に示した。
（実施例２）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．４５ｎｍであった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（実施例３）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２５ｎｍとした。この熱酸化膜の表面のＲＭＳは０．５５ｎｍであった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例１）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は３０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．８ｎｍであった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例２）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は１０ｎｍとした。この熱酸化膜の表面のＲＭＳは０．３ｎｍであった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例３）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面には熱酸化膜を形成しなかった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例４）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、平坦化熱処理は１２００℃、１時間、１００％Ａｒ雰囲気の条件で行った。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
（比較例５）
　実施例１と同様にして貼り合わせＳＯＩウェーハの作製及び熱処理を行った。ただし、多結晶シリコン層の研磨面に形成する熱酸化膜の膜厚は２５ｎｍとし、また、平坦化熱処理は１２００℃、１時間、１００％Ａｒ雰囲気の条件で行った。多結晶シリコン層の研磨面に形成した熱酸化膜の表面のＲＭＳは０．５５ｎｍであった。
　また、実施例１と同様にして、ボイド発生の有無の評価、及びベースウェーハの抵抗率の測定を行い、これらの結果を表３に示した。
Figure JPOXMLDOC01-appb-T000003
　表３に示されるように、本発明の貼り合わせＳＯＩウェーハの製造方法で貼り合わせＳＯＩウェーハを製造した実施例１～３では、ボイドが発生せず、また、ベースウェーハの抵抗率は１０００Ω・ｃｍを確保できた。
　一方、熱酸化膜の表面のＲＭＳが０．６ｎｍを超えていた比較例１では、ボイドが発生した。また、熱酸化膜の膜厚が１５ｎｍ未満であった比較例２や熱酸化膜を形成しなかった比較例３、及び貼り合わせ工程の後に最高処理温度が１１５０℃を超えた熱処理（平坦化熱処理）を行った比較例４，５では、ベースウェーハの抵抗率の大幅な低下が確認された。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (2)

  1. 　いずれもシリコン単結晶からなるボンドウェーハとベースウェーハとを絶縁膜を介して貼り合わせて貼り合わせＳＯＩウェーハを製造する方法であって、
    　前記ベースウェーハの貼り合わせ面側に多結晶シリコン層を堆積する工程と、
    　該多結晶シリコン層の表面を研磨して研磨面を得る工程と、
    　該研磨面に熱酸化膜を形成する工程と、
    　前記ボンドウェーハの貼り合わせ面に前記絶縁膜を形成する工程と、
    　該絶縁膜と前記熱酸化膜とを密着させて前記ボンドウェーハと前記ベースウェーハを貼り合わせる貼り合わせ工程と、
    　貼り合わせられた前記ボンドウェーハを薄膜化してＳＯＩ層を形成する工程とを有し、
    　前記ベースウェーハとして抵抗率が１００Ω・ｃｍ以上のシリコン単結晶ウェーハを用い、
    　前記研磨面に形成する前記熱酸化膜の膜厚を１５ｎｍ以上とし、
    　前記研磨面に形成する前記熱酸化膜の表面のＲＭＳを０．６ｎｍ以下とし、
    　前記貼り合わせ工程の後に行われる熱処理の最高処理温度を１１５０℃以下とすることを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 　前記研磨面のＲＭＳを０．３ｎｍ以下とし、前記研磨面に形成する前記熱酸化膜の膜厚を２５ｎｍ以下とすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
PCT/JP2017/016431 2016-06-06 2017-04-25 貼り合わせｓｏｉウェーハの製造方法 WO2017212812A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201780032865.8A CN109314040B (zh) 2016-06-06 2017-04-25 贴合式soi晶圆的制造方法
US16/303,701 US10490440B2 (en) 2016-06-06 2017-04-25 Method for manufacturing bonded SOI wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016112475A JP6443394B2 (ja) 2016-06-06 2016-06-06 貼り合わせｓｏｉウェーハの製造方法
JP2016-112475 2016-06-06

Publications (1)

Publication Number Publication Date
WO2017212812A1 true WO2017212812A1 (ja) 2017-12-14

Family

ID=60578511

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/016431 WO2017212812A1 (ja) 2016-06-06 2017-04-25 貼り合わせｓｏｉウェーハの製造方法

Country Status (5)

Country Link
US (1) US10490440B2 (ja)
JP (1) JP6443394B2 (ja)
CN (1) CN109314040B (ja)
TW (1) TWI717504B (ja)
WO (1) WO2017212812A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020513693A (ja) * 2016-12-05 2020-05-14 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗シリコンオンインシュレータ構造及びその製造方法
CN111788656A (zh) * 2018-01-17 2020-10-16 胜高股份有限公司 贴合晶圆的制造方法及贴合晶圆

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
KR102533585B1 (ko) * 2020-02-25 2023-05-18 주식회사 효산 Soi 기판 제조 방법
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107237A (ja) * 1996-09-30 1998-04-24 Toshiba Corp 誘電体分離基板とその製造方法
JP2014127590A (ja) * 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 高周波半導体装置及び高周波半導体装置の製造方法
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3618254B2 (ja) * 1998-06-02 2005-02-09 信越半導体株式会社 Ｓｏｉ基板の製造方法
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
KR20060118437A (ko) 2003-09-26 2006-11-23 위니베르시트카솔리끄드루뱅 저항손을 감소시키는 다층 반도체 구조의 제조 방법
JP2005109149A (ja) * 2003-09-30 2005-04-21 Toshiba Ceramics Co Ltd 半導体ウエハの製造方法
JP2006294957A (ja) * 2005-04-13 2006-10-26 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法及び貼り合わせｓｏｉウエーハ
JP4876442B2 (ja) * 2005-06-13 2012-02-15 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
FR2953640B1 (fr) 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
CN102790007A (zh) * 2012-07-24 2012-11-21 沈阳硅基科技有限公司 一种厚膜tm-soi硅片的制备方法
US9613849B2 (en) * 2012-11-22 2017-04-04 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method, and composite substrate
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107237A (ja) * 1996-09-30 1998-04-24 Toshiba Corp 誘電体分離基板とその製造方法
JP2014127590A (ja) * 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 高周波半導体装置及び高周波半導体装置の製造方法
JP2015060887A (ja) * 2013-09-17 2015-03-30 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020513693A (ja) * 2016-12-05 2020-05-14 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗シリコンオンインシュレータ構造及びその製造方法
JP2021048401A (ja) * 2016-12-05 2021-03-25 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗シリコンオンインシュレータ構造及びその製造方法
CN111788656A (zh) * 2018-01-17 2020-10-16 胜高股份有限公司 贴合晶圆的制造方法及贴合晶圆
CN111788656B (zh) * 2018-01-17 2024-01-30 胜高股份有限公司 贴合晶圆的制造方法及贴合晶圆

Also Published As

Publication number Publication date
US20190221470A1 (en) 2019-07-18
CN109314040B (zh) 2022-11-25
CN109314040A (zh) 2019-02-05
TWI717504B (zh) 2021-02-01
JP6443394B2 (ja) 2018-12-26
TW201810628A (zh) 2018-03-16
JP2017220503A (ja) 2017-12-14
US10490440B2 (en) 2019-11-26

Similar Documents

Publication Publication Date Title
WO2017212812A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
US10424484B2 (en) Method for manufacturing a bonded SOI wafer
TWI310962B (ja)
WO2015162839A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
TWI698907B (zh) 貼合式soi晶圓的製造方法
JP2015228432A (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
US10566196B2 (en) Method for manufacturing bonded SOI wafer
EP2579296A1 (en) Method for manufacturing bonded wafer
JP5942948B2 (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
US20190198386A1 (en) Method for manufacturing bonded soi wafer
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
TWI804626B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
JP6070487B2 (ja) Ｓｏｉウェーハの製造方法、ｓｏｉウェーハ、及び半導体デバイス
CN112530855B (zh) 复合异质集成半导体结构、半导体器件及制备方法
JP2018137278A (ja) 貼り合わせｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17809994

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17809994

Country of ref document: EP

Kind code of ref document: A1