JP5577456B2 - 少なくとも１層のマイクロテクノロジカル層の移行方法 - Google Patents
少なくとも１層のマイクロテクノロジカル層の移行方法 Download PDFInfo
- Publication number
- JP5577456B2 JP5577456B2 JP2013505513A JP2013505513A JP5577456B2 JP 5577456 B2 JP5577456 B2 JP 5577456B2 JP 2013505513 A JP2013505513 A JP 2013505513A JP 2013505513 A JP2013505513 A JP 2013505513A JP 5577456 B2 JP5577456 B2 JP 5577456B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- porous
- embrittlement
- desorption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 70
- 239000010410 layer Substances 0.000 claims description 170
- 239000000758 substrate Substances 0.000 claims description 102
- 230000008569 process Effects 0.000 claims description 28
- 238000003795 desorption Methods 0.000 claims description 26
- 239000002344 surface layer Substances 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- 238000005304 joining Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 238000007743 anodising Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 229910021426 porous silicon Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000001556 precipitation Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910000831 Steel Inorganic materials 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000010959 steel Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003042 antagnostic effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003102 growth factor Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000010070 molecular adhesion Effects 0.000 description 1
- 239000002365 multiple layer Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009718 spray deposition Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Description
本発明は、第１基板から第２基板へ、そして必要に応じて第３基板等へ、層を移行させる方法に関する。現在、多くの移行技術が知られている。
エルトラン（登録商標）法は、第１基板に、脆弱なつまり壊れやすい層を形成することにより、薄膜を移行させる方法であり、酸化、エピタキシャル成長、回路形成等の技術工程を前記基板表面に施し、前記砕け易い第１基板をその表面で、支持基板に（分子又はアノード接合により又は接着剤を使用して）接合し、かつ例えば機械的応力を加えて、前記層を分割する。この脆弱層は、原理的には多孔層で、通常自由面の物質の陽極酸化により得られる。従ってこの多孔層は、その形成時には、表面に位置している。この多孔層はしばしば、表面から非ゼロ深さに埋設する必要があるため、この多孔層の一部を再結晶させ、自由面からの厚さが、残りの多孔層の深さになるようにする公知の手法がある。しかし多くの場合、初期基板の形成は、追加層のエピタキシャル成長（この方法の名称であるエルトラン（Ｅｌｔｒａｎ）法は、"Epitaxial Layer Transfer"に由来する）により完了する。一般に、初期基板の構成物質はシリコンであり、第２基板の少なくともその表面は電気的に絶縁され、前記多孔層上に形成される前記初期基板の層が移行すると、シリコン・オン・インシュレータ（ＳＯＩ）が得られる。
他の移行方法として「スマートカット（登録商標）法」が知られている。この方法は、基板へのガスイオンの注入、この注入された基板の支持基板への接合、必要に応じて行う技術工程、及び例えば熱処理及び／又は機械的応力の印加による、注入領域での最終的な分割による薄膜の移行方法である。
１ミリメートル未満、あるいは１ミクロン未満のサイズの電子的、光学的、機械的及び他の素子などのマイクロテクノロジカル素子を製造する際に、必要な異なったレベルの深さにおいて、技術工程を実行するために、数回の移行が必要であることは容易に理解しうると思う。しかし分割が起きる場所の制御が不正確になることを防止するために、所定の構造（つまり好適な手段で一体化された一連の基板又は層）中の所定のポイントで１箇所のみの脆弱領域を形成できるように、精密な工程を行う必要があることが、現在までに明らかになってきている。しかしこのような予防策は、業界における最大の関心事である生産性の要求に逆行している。
Doughertyら「ワンステップＬＰＣＶＤを使用する多孔性ポリシリコン膜の微細製造」: Journal of Microelectromechanical systems, Vol 12, No. 4, August 2003 pp 418-424.
本発明の対象は、高速生産と、技術工程の選択を柔軟に行えるマイクロテクノロジカル層の移行方法である。
そのため、本発明は、
−有用面の下方の非ゼロ距離に埋設された多孔層を有する第１基板を形成し、
−前記第１基板は、初期基板の表面上で前記多孔脆化層を形成することによって形成され、
−表面層は、前記多孔脆化層上で作成され、
−前記多孔層と前記有用面間に、前記第１基板の前記表面層（１２）におけるイオン注入により、脆弱面を形成し、
−前記第１基板を、第１支持基板に接合し、
−機械的応力を加えることにより、前記多孔層に脱離を生じさせて、第１に前記第１基板の残余構造を、第２に前記第１支持基板に接合し、かつ露出面を有する脱離層を形成し、
−前記脱離層の露出面に技術工程を実施し、
−該技術工程が実施された表面により、前記脱離層を、第２の支持基板に接合し、かつ
−熱処理を行って、前記脆弱層に脱離を生じさせ、第１に前記第２支持基板に接合した脱離層の残余構造を、第２に前記第１支持基板に接合した脱離層の残余構造を形成する、
という工程を備える、少なくとも１層の層の移行方法を提供するものである。
−有用面の下方の非ゼロ距離に埋設された多孔層を有する第１基板を形成し、
−前記第１基板は、初期基板の表面上で前記多孔脆化層を形成することによって形成され、
−表面層は、前記多孔脆化層上で作成され、
−前記多孔層と前記有用面間に、前記第１基板の前記表面層（１２）におけるイオン注入により、脆弱面を形成し、
−前記第１基板を、第１支持基板に接合し、
−機械的応力を加えることにより、前記多孔層に脱離を生じさせて、第１に前記第１基板の残余構造を、第２に前記第１支持基板に接合し、かつ露出面を有する脱離層を形成し、
−前記脱離層の露出面に技術工程を実施し、
−該技術工程が実施された表面により、前記脱離層を、第２の支持基板に接合し、かつ
−熱処理を行って、前記脆弱層に脱離を生じさせ、第１に前記第２支持基板に接合した脱離層の残余構造を、第２に前記第１支持基板に接合した脱離層の残余構造を形成する、
という工程を備える、少なくとも１層の層の移行方法を提供するものである。
このように本発明は、制御された機械的又は熱的分離により層の二重移行を可能にする２個の埋設された脆化領域を所定位置に備え、前記２回の分離間にある種の技術工程を実施できる可能性を有する、解体できる構造の製造方法を提案する。これらの２個の埋設領域は、同じユニット内に、連続して形成されることに注目すべきである。これは、２枚の基板の接合というだけではない。各基板は、他の基板の脆化処理とは別に、予備的な脆化処理を受けている。
本発明は、十分異なった特性を有する複数の脆化領域を好適な順序で形成することにより、分割の位置を効率的に制御し、かつ異なる応力を印加することにより、前記脆化領域の分割を、精密な方法により高効率で、かつ良好に決定された順序で確実に起こさせるようになっていることに注目すべきである。
本発明の好適な態様では、次の要件を結合することができる。
−注入により脆化した領域は、前記第１基板の有用面からある距離に存在し、この距離は、前記脆化領域及び多孔層間の距離より大きく、例えば前記距離の２倍大きい。比を逆にすることも可能である。これにより、薄い層と厚い層の両者の形成が可能である(マイクロ技術において知られているように)。
−前記第１基板は、初期基板の陽極酸化により表面を多孔化し、次いでこの多孔層から、緻密層をエピタキシャル成長させることにより形成される。
−多孔層は、異なった多孔値を有する少なくとも２層の副層により形成されている。
−低多孔度の多孔性副層は、他の多孔性副層より、自由表面に近く位置している。
−前記多孔層は、少なくとも１ミクロンの厚さを有し、これにより、脱離の際の機械的エネルギを効果的に局在化させる。
−前記多孔層及び自由表面間の層は、単結晶物質製であり、例えばこれは、シリコン又はゲルマニウム（又はＳｉ−Ｇｅ合金）又はＧａＡＳ、又はマイクロ技術で使用される他の物質である。
−前記多孔層及び自由表面間の層は、少なくとも２ミクロンの厚さを有し、（脆化領域における）第２の脱離後に、２層の有用層を得ることに寄与する。
−前記脆化層は、少なくとも１種類のガス成分によるイオン注入により形成される（実際には他の選択肢もあり、脱離が望ましい場合に、成分をイオン注入して液体に変化させることのできる沈殿を生成する）。
−少なくとも水素をイオン注入し、その替わりに、又はそれに追加して、少なくともヘリウムをイオン注入する。
−脱離は、前記多孔層における、機械的エネルギの局在化した印加により起こる。
−前記技術工程は、少なくとも一部のマイクロテクノロジカル成分の形成を含んでいる。これらの工程は、例えば低温析出、例えばタブや模様を区切るためのスライス操作、スクリーン印刷等であり、より一般的には、前記技術工程は、高い機械的応力を生じさせるが、高い熱収支（温度及び継続時間に関して）を必要としない。
−脱離は、機械的エネルギの印加を伴うか、又は伴わない熱処理により、脆化層で起こる。
−前記第１基板の残余構造を、本方法を実行する新規サイクルの第１基板として使用する。
−前記技術工程を、前記脆化領域の脱離で分離される脱離層の部分の各々について行う。これにより、２種類の微細構造処理プロセスを同時に行って、生産性を向上させる。
−注入により脆化した領域は、前記第１基板の有用面からある距離に存在し、この距離は、前記脆化領域及び多孔層間の距離より大きく、例えば前記距離の２倍大きい。比を逆にすることも可能である。これにより、薄い層と厚い層の両者の形成が可能である(マイクロ技術において知られているように)。
−前記第１基板は、初期基板の陽極酸化により表面を多孔化し、次いでこの多孔層から、緻密層をエピタキシャル成長させることにより形成される。
−多孔層は、異なった多孔値を有する少なくとも２層の副層により形成されている。
−低多孔度の多孔性副層は、他の多孔性副層より、自由表面に近く位置している。
−前記多孔層は、少なくとも１ミクロンの厚さを有し、これにより、脱離の際の機械的エネルギを効果的に局在化させる。
−前記多孔層及び自由表面間の層は、単結晶物質製であり、例えばこれは、シリコン又はゲルマニウム（又はＳｉ−Ｇｅ合金）又はＧａＡＳ、又はマイクロ技術で使用される他の物質である。
−前記多孔層及び自由表面間の層は、少なくとも２ミクロンの厚さを有し、（脆化領域における）第２の脱離後に、２層の有用層を得ることに寄与する。
−前記脆化層は、少なくとも１種類のガス成分によるイオン注入により形成される（実際には他の選択肢もあり、脱離が望ましい場合に、成分をイオン注入して液体に変化させることのできる沈殿を生成する）。
−少なくとも水素をイオン注入し、その替わりに、又はそれに追加して、少なくともヘリウムをイオン注入する。
−脱離は、前記多孔層における、機械的エネルギの局在化した印加により起こる。
−前記技術工程は、少なくとも一部のマイクロテクノロジカル成分の形成を含んでいる。これらの工程は、例えば低温析出、例えばタブや模様を区切るためのスライス操作、スクリーン印刷等であり、より一般的には、前記技術工程は、高い機械的応力を生じさせるが、高い熱収支（温度及び継続時間に関して）を必要としない。
−脱離は、機械的エネルギの印加を伴うか、又は伴わない熱処理により、脆化層で起こる。
−前記第１基板の残余構造を、本方法を実行する新規サイクルの第１基板として使用する。
−前記技術工程を、前記脆化領域の脱離で分離される脱離層の部分の各々について行う。これにより、２種類の微細構造処理プロセスを同時に行って、生産性を向上させる。
本発明の目的、特徴及び利点は、添付図面を参照して行う、非限定的な実施例による説明から明らかになると思う。
図１から図９は、本発明の方法を示す概略断面図である。
本発明の方法は、有用面１０Ａを有する初期基板１０を適宜準備することから始まる（図１参照）。この基板は、一体型でも、作業面が形成された基板であっても良い。以下において、基板１０の上部のみに対して、本発明方法が適用されるものとする。
次いで、前記有用面１０Ａの下に、多孔脆化層１１を形成する（図２参照）。この多孔脆化層１１は、通常前記基板１０の表面部分を陽極酸化することにより形成される。変形例として、前記多孔脆化層を、好適な処理により、全体又は少なくとも一部が多孔性とされた追加層を、例えばスプレイ蒸着により形成することができる。このような多孔脆化層は、金属粉末の圧縮、又は非特許文献１に記載の技術に従って多孔質シリコンの制御された析出により形成できる。
図示しない他の変形例として、前記多孔脆化層を、異なった多孔レベルの数層から形成することもある。
前記多孔脆化層の少なくとも一部を構成する物質は、シリコンであると有利である。シリコンは、所望の多孔度を得るために行う処理条件が周知であるからである。しかし、前記一部を構成する物質の代わりに、次の物質とすることもある。
−より一般的には、半導体物質（ＩｎＰ、ＧａＡｓ、Ｇｅ等）。事実、半導体物質は、陽極酸化により多孔化される。
−金属粉末のスプレイ、又は加圧により付着された金属（アルミニウム、銅、鋼、チタン等）。
−例えばＳＯＧと略記されることのあるスピン・オン・グラスである酸化物（特に特許文献１に記載された態様のもの）、又は金属層の析出及び酸化で得られる酸化物。
−より一般的には、半導体物質（ＩｎＰ、ＧａＡｓ、Ｇｅ等）。事実、半導体物質は、陽極酸化により多孔化される。
−金属粉末のスプレイ、又は加圧により付着された金属（アルミニウム、銅、鋼、チタン等）。
−例えばＳＯＧと略記されることのあるスピン・オン・グラスである酸化物（特に特許文献１に記載された態様のもの）、又は金属層の析出及び酸化で得られる酸化物。
次いで、この多孔脆化層１１の上に、表面層１２を形成する（図３参照）。
次に、全体を符号２０で示す第１の複数層の第１基板を形成する。この複数層の第１基板２０は、自由表面２０Ａの下方の非ゼロ距離に埋設された多孔層１１を有する。
表面層１２は、多孔脆化層１１構成物質の結晶特性に応じたエピタキシャル成長により形成することが望ましく、この表面層１２は、前記多孔脆化層１１より遥かに大きい密度を有し、実際に１００％に近い密度で、前記多孔脆化層１１の下方に位置する基板１０の一部の密度に近い。変形例として、この表面層１２は、再結晶した多孔層であっても良い。他の変形例として、この表面層１２は、多結晶物質（例えばシリコン）の析出、及び析出で得られた層の好適な焼き鈍し操作による結晶化で形成することができる。
前記多孔脆化層及び基板の自由表面との間に位置する図３に示す表面層１２は、均質な単一層としてされている。変形例として、この表面層を、本発明方法の残りの工程で、特に（前記自由表面を構成する）熱酸化物層又は密着層として機能する層を含む数枚の副層で形成していても良い。
次いで、前記第１基板２０にイオン注入を行って（図４参照）、ｄ１で示す所望深さに位置する表面層１２の領域１３を脆化する。イオン注入により得られる脆化は、表面層から非ゼロ距離にある前記多孔層の上方（ｄ２で表示）で生じる。これらの距離ｄ１及びｄ２の比は、必要に応じて選択できる。ここでは、脆化層１３の上方に位置する表面層１２の上部層１２Ａの厚さｄ１は、脆化層１３の下方で多孔層１１の上方に位置する下部層１２Ｂの厚さｄ２より厚くなっている。従って、前記脆化層は、表面層１２中の厚い上部層１２Ａと薄い下部層１２Ｂを区画している。
前記脆化層１３の形成のためのイオン注入は、水素、又は希ガスである他の任意のガス成分、又はこれらの成分の混合物で行う。水素とヘリウムを使用する共イオン注入が有利である。
前記表面層１２は、少なくとも２ミクロンの全厚を有することが好ましく、２ミクロンより充分大きい値を有することが有利であり、前記脆化層１３は、前記多孔層から少なくとも２ミクロン離れて位置している。
この段階では、得られる第１基板は、異なった性質の２種類の脆化領域、すなわち多孔脆化層１１と、イオン注入で得られた表面近くの脆化層１３を有する。
注入工程の前後に、技術工程（層１７に関して後述）を行うことが可能である。
必要に応じ、前記自由表面２０Ａ形成後に、物質の追加により（又は好ましくは分子結合により）、前記第１基板２０を第１支持基板３０に接合する（図５参照）。必要に応じて、熱焼き鈍し操作を、この基板ユニット（２０＋３０）に対して行い、これらの基板間に位置する界面を一体化できる。
次いで、機械的応力を印加し、初期基板１０の下部を、前記多孔脆化層１１において、図５の残りの構造から脱離させる。残った構造を、図６に概略的に示す。
前記多孔脆化層１１が異なった多孔値の多孔層からなっていると、前記脱離は、最も多孔度の大きい多孔層に局在して起こる。
図５は、機械的応力を、先の尖った矢印をもって概略的に示している。この機械的応力は、前記多孔脆化層に作用する挿入刃により加えられる。変形例として、前記脆化層１３が前記応力に耐えられることを条件に（これが、先の尖った要素で、局在的に機械的応力を加える理由である）、基板２０及び３０のそれぞれにトルクを加えて、初期基板１０の下部の脱離を生じさせることができる。この機械的エネルギは、多孔脆化層の端部に向かう高圧ジェット又は超音波として与えることができる。
このようにして露出した表面１４を、例えば機械的な又は界面活性剤により研磨し、次いで、機械的及び電子的素子のようなマイクロテクノロジカル素子を生産する技術工程を行う。このような工程の結果を図７に概略的に示し、前記脱離の結果として露出した表面１４上に層１７を形成する。前記脆化領域１３における不時の脱離を回避するため、前記技術工程は、適切な温度、一般には５００℃未満で行う。前記技術工程が、機械的応力の印加を含む場合には、この応力を前記脆化層１３の脱離を早めることのない値に留めなければならない。行われるべき技術工程の知識により、前もって知られている前記技術工程における脱離の危険を生じさせないように、当業者は、前記脆化層１３の脆化の程度を見極めることができる。変形例として、前記技術工程は、過度の厚さを形成する危険なしに、前記下部層１２Ｂを修正できる。
次いで、層１７がある場合の表面１４に、第２支持基板４０の一面を接合させる（図８参照）。この接合は、例えば物質の追加又は分子結合により行うのが有利であり、公知の操作を適用して、前記接合の効果を促進させることができる。更に、熱なまし操作を行って、この接合を強固にすることができる（特に分子結合の場合）。
次いで、前記脆化層１３において、前記上部層１２Ａを、前記厚い下部層１２Ｂから脱離させることができる（図９参照）。この脱離は、必要に応じて補足的な機械的エネルギを印加しながら、熱処理することにより有利に行うことができる。この熱処理は、前記工程の結果である層１７に悪影響を与えないように、十分に低い温度（実際には２００℃から５００℃）で行う。温度が低いほど、機械的エネルギを加えると効果的である。この機械的エネルギは、前記脆化領域に局所的に加える（多孔層における脱離の場合のように）だけでなく、基板３０及び４０に全体的な力、例えばトルク又は拮抗する張力として加えても良い。
上に説明した方法により、
−厚い下部層１２Ｂの下方に埋設されたテクノロジカル層１７を有する構造体（４０＋１７＋１２Ｂ）、
−基板３０の表面に薄い上部層１２Ａを有する構造体（３０＋１２Ａ）
を製造できることが分かると思う。
−厚い下部層１２Ｂの下方に埋設されたテクノロジカル層１７を有する構造体（４０＋１７＋１２Ｂ）、
−基板３０の表面に薄い上部層１２Ａを有する構造体（３０＋１２Ａ）
を製造できることが分かると思う。
次いで、これらの構造のそれぞれに対し、独立の、あるいは従属的な技術工程を行う。初期基板１０の残部は、前述したサイクルでリサイクルできる。一般に、前記下部層１２Ｂの厚さが許容すれば、前述と類似する、前記構造体（４０＋１７＋１２Ｂ）を、初期基板１０の代わりに使用することができる。
この方法により、均質で高品質の比較的厚い（＞２μｍ）表面層１２を処理することができる。更にこのようにして形成された活性層の両面で、２種類の明らかに別個の分割モード（機械的又は熱的）で実施することを可能にする。前記技術工程は、それらが生じさせる熱的及び機械的応力に依存して、図７の工程で、又は図９の工程の後に実施できる。
この方法によると、第１支持基板３０はサポートとして機能し、かつ注入表面に気泡を生じさせることなく、前記上部層１２Ａを強化して、注入領域中に分割ラインを形成できなければならない。この上部層１２Ａが、自身を支持する表面となるのに十分な厚さを有していると、第２基板を省略することができる。
前記基板３０及び４０は、２００〜５００℃の範囲での熱処理をすることができなければならない。
図５の脱離工程では、機械的応力の印加に加えて、前記多孔層の選択的な化学エッチングを行っても良い。
前述の通り、図９の脱離工程では、熱処理操作を、単独で、又は機械的応力と組み合わせて行うと有利である。
エネルギの形態を適宜選択することにより、前記脆化層１１及び１３の性質の差に基いて、これらの層における脱離の活性化を良好に制御して行うことができる。
例えば、エピタキシャル成長した表面層１２が単結晶シリコンで、図７の技術工程で、絶縁層形成を行う場合、図９で示した脱離により、ＳＯＩ（シリコン・オン・インシュレータ）型の構成（４０＋１７＋１２Ｂ）が得られるとともに、薄い上部層１２Ａは、初期基板１０から基板３０に移行する。
[実施例１]
初期基板は、ｐ+ドープＳｉ基板（１００）(ρ=10mΩ／cm)である。表１の２工程の電気化学的陽極酸化により、多孔性シリコンの二重層が形成される。
初期基板は、ｐ+ドープＳｉ基板（１００）(ρ=10mΩ／cm)である。表１の２工程の電気化学的陽極酸化により、多孔性シリコンの二重層が形成される。
厚さ１．２μｍの低多孔性（多孔度は２０％）の表面層が、この低多孔層の下方に位置する、厚さ６００ｎｍの高多孔性（多孔度は７０％）埋設層とともに得られる。
多孔性シリコン基板を、水素を入れた１１００℃のエピタクシフレーム内に設置し、前記低多孔性層の表面を再構築する。次いで、例えば１１００℃のジクロロシランの存在下で、再構築した表面から、単結晶シリコン層が成長する。エピタキシャル成長の因子（ガス流、継続時間）は、エピタキシャル成長した層の厚さが１５μｍになるように選択される。
前記エピタキシャル層に、次の条件下で、Ｈ+イオンを注入する。エネルギ：１５kｅV、ドース量：５Ｅ１６／ｃｍ2。前記注入は、水素プラズマ中で、液浸により有利に行うことができた。
イオン注入した多孔性ウエファを、低コストのボンダ（セラミック、金属ペースト、高温ポリマー等）を使用して、Ｓｉウエファでも良い一時的なサポートに接合する。前記分割は、１５〜４００ｋＨｚ、２００〜６０００Ｗの範囲の超音波の印加により、高多孔性層で起こる。次いで、イオン注入で成長したエピタキシャル層を、一時的にサポートさせる。太陽電池製造のための、例えばスクリーン印刷（大きい機械的応力を含む）による金属化の技術工程を行うことが可能である。次いで、処理された表面を、低コストボンダを使用して最後の低コストサポート（セラミック、高温プラスチック、鋼等）に接合し、注入領域における分割を、８００℃での焼き鈍しにより行う。次いで、このように移行された活性層を処理する。例えば表面テクスチャリングを行い、反射抵抗層を析出させて太陽電池を構成することが可能である。初期基板及び一時的な基板は、リサイクルできる。
[実施例２]
初期基板は、ｐ+ドープＳｉ基板（１００）(ρ=10mΩ／cm)である。次のプロトコルによる、電気化学的陽極酸化により、多孔性シリコン層を形成する。
初期基板は、ｐ+ドープＳｉ基板（１００）(ρ=10mΩ／cm)である。次のプロトコルによる、電気化学的陽極酸化により、多孔性シリコン層を形成する。
厚さ３μｍの平均多孔性（多孔度は４０％）の層を得る。多孔性シリコン基板を、水素を入れた１１００℃のエピタクシフレーム内に設置し、低多孔性層の表面を再構築する。次いで、例えば１１００℃のジクロロシランの存在下で、再構築した表面から、単結晶シリコン層が成長できる。エピタキシャル成長したシリコン層の厚さは、３μｍのオーダーに選択される。前記エピタキシャル層に、次の条件下で、Ｈ+イオンを注入する。エネルギ：１５０kｅV、ドース量：５Ｅ１６／ｃｍ2。イオン注入された多孔性ウエファは、分子付着による熱酸化物で被覆されたシリコンウエファに接合させる。接合界面に刃を挿入することにより、高多孔性層で、分割が起こる。酸化されていれば、このようにイオン注入でエピタキシャル化された層は、前記シリコンウエファに移行する。大きい機械的応力（エッチング、析出及び他の応力）を含む技術工程を行うことが可能である。イオン注入した多孔性ウエファは、平坦化された酸化物による分子結合により、Ｓｉウエファでも良い一時的なサポートに接合する。分割は、５００℃の焼き鈍しにより、イオン注入された領域で起こる。エピタキシャル層は、１．５μｍまでの厚さの２層に分離され、第１にシリコン基板に移行された処理層、第２に従来のＳＯＩ基板が得られる。次いで、移行したそれぞれの層を処理する。超小型電子素子を製造するための従来工程（ドーピング、析出等）を行うことができる。初期基板は、リサイクルできる。
多孔層を含む基板への直接イオン注入において、本発明によると、均質で比較的厚い層の操作と、この層の両面に技術工程を行うことができる。活性層が、前記多孔層とイオン注入層の間に形成されるが、この層の厚さに関して幅広い自由度が得られる。この厚さは（コスト高になってしまう、非常に高いイオン注入エネルギ値に頼ることなく）、容易に１ミクロン又は１０ミクロン以上に、更により以上の厚さとすることができる。
１０ 初期基板
１０Ａ 有用面
１１ 多孔脆化層
１２ 表面層
１２Ａ 上部層
１２Ｂ 下部層
１３ 脆化層
１４ 表面
１７ 層
２０ 第１基板
２０Ａ 自由表面
３０ 第２基板
４０ 第３基板
ｄ１、ｄ２ 距離
１０Ａ 有用面
１１ 多孔脆化層
１２ 表面層
１２Ａ 上部層
１２Ｂ 下部層
１３ 脆化層
１４ 表面
１７ 層
２０ 第１基板
２０Ａ 自由表面
３０ 第２基板
４０ 第３基板
ｄ１、ｄ２ 距離
Claims (17)
- −有用面（２０Ａ）の下方の非ゼロ距離に埋設された多孔脆化層（１１）を有する第１基板（２０）を形成し、
前記第１基板（２０）は、初期基板の表面上で前記多孔脆化層（１１）を形成することによって形成され、
表面層（１２）は、前記多孔脆化層（１１）上で作成され、
−前記多孔脆化層と前記有用面間に、前記第１基板の前記表面層（１２）におけるイオン注入により、脆化層（１３）を形成し、
−前記第１基板を、第１支持基板（３０）に接合し、
−機械的応力を加えることにより、前記多孔脆化層（１１）の脱離を生じさせて、第１に前記第１基板の残余構造を、第２に前記第１支持基板に接合し、かつ露出表面（１４）を有する脱離表面層（１２）を形成し、
−前記脱離層の露出表面（１４）に技術工程を施し、
−該技術工程が施された表面により、前記脱離層を、第２基板（４０）に接合し、かつ
−熱処理を行って、前記脆化層（１３）に脱離を生じさせ、第１に前記第２支持基板（４０）に接合した脱離層の残余構造を、第２に前記第１支持基板（３０）に接合した脱離層の残余構造を形成する、
という工程を備える、少なくとも１つの層の移行方法。 - 注入により脆化した領域は、前記第１基板の有用面から距離（ｄ１）に存在し、この距離は、前記脆化領域及び多孔層間の距離（ｄ２）よりも小さい請求項１に記載の方法。
- 前記第１基板（２０）は、初期基板（１０）の陽極酸化により表面を多孔化され、次いで、この多孔層から緻密な表面層（１２）を、エピタキシャル成長することにより形成される請求項１又は２記載の方法。
- 多孔脆化層は、異なった多孔値を有する少なくとも２つの副層により形成されている請求項１〜３のいずれか１項に記載の方法。
- 低多孔度の多孔性副層は、他の多孔性副層より、自由表面に近く位置している請求項４記載の方法。
- 前記多孔脆化層（１１）は、少なくとも１ミクロンの厚さを有する請求項１〜５までのいずれか１項に記載の方法。
- 前記多孔脆化層（１１）及び自由表面（２０Ａ）間の表面層（１２）は、単結晶物質製である請求項１〜６のいずれか１項に記載の方法。
- 前記多孔脆化層（１１）及び自由表面（２０Ａ）間の表面層（１２）は、少なくとも２ミクロンの厚さを有する請求項１〜７のいずれか１項に記載の方法。
- 前記脆化層（１３）は、少なくとも１種類のガス成分によるイオン注入により形成されている請求項１〜８のいずれか１項に記載の方法。
- 少なくとも水素が注入される請求項９に記載の方法。
- 少なくともヘリウムが注入される請求項９に記載の方法。
- 前記脱離を、前記多孔脆化層（１１）における、機械的エネルギの局在化した印加により起こさせる請求項１〜１１のいずれか１項に記載の方法。
- 前記技術工程は、少なくとも一部のマイクロテクノロジカル成分の形成を含む請求項１〜１２のいずれか１項に記載の方法。
- 前記技術工程は、少なくとも一層の絶縁層の形成を含む請求項１〜１３のいずれか１項に記載の方法。
- 前記脱離を、機械的エネルギの印加を伴うか、又は伴わない熱処理により、脆化層（１３）で起こさせる請求項１〜１４のいずれか１項に記載の方法。
- 前記第１基板の残余部分を、本方法を実行する新規サイクルの第１基板として使用する請求項１〜１５のいずれか１項に記載の方法。
- 前記技術工程を、前記脆化領域の脱離で分離される脱離層の各部分にも行う請求項１〜１６のいずれか１項に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/FR2010/050767 WO2011131847A1 (fr) | 2010-04-21 | 2010-04-21 | Procédé de transfert d'au moins une couche micro-technologique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013526030A JP2013526030A (ja) | 2013-06-20 |
| JP5577456B2 true JP5577456B2 (ja) | 2014-08-20 |
Family
ID=42734655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013505513A Active JP5577456B2 (ja) | 2010-04-21 | 2010-04-21 | 少なくとも１層のマイクロテクノロジカル層の移行方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP2422365B1 (ja) |
| JP (1) | JP5577456B2 (ja) |
| WO (1) | WO2011131847A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3074960B1 (fr) * | 2017-12-07 | 2019-12-06 | Soitec | Procede de transfert d'une couche utilisant une structure demontable |
| CN110349843B (zh) * | 2019-07-26 | 2021-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、生物识别器件、显示装置 |
| FR3140707A1 (fr) * | 2022-10-06 | 2024-04-12 | Soitec | Procede de fabrication d’une structure composite comprenant des paves |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078117A (ja) * | 2001-08-31 | 2003-03-14 | Canon Inc | 半導体部材及び半導体装置並びにそれらの製造方法 |
| DE10223719C1 (de) * | 2002-05-28 | 2003-11-27 | Infineon Technologies Ag | Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung |
| US20050082526A1 (en) * | 2003-10-15 | 2005-04-21 | International Business Machines Corporation | Techniques for layer transfer processing |
| FR2940852A1 (fr) * | 2009-04-22 | 2010-07-09 | Commissariat Energie Atomique | Procede de transfert d'une couche depuis un substrat de depart vers un substrat final, par double fragilisation |
-
2010
- 2010-04-21 WO PCT/FR2010/050767 patent/WO2011131847A1/fr active Application Filing
- 2010-04-21 JP JP2013505513A patent/JP5577456B2/ja active Active
- 2010-04-21 EP EP10725226.4A patent/EP2422365B1/fr active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2011131847A1 (fr) | 2011-10-27 |
| EP2422365B1 (fr) | 2014-08-20 |
| JP2013526030A (ja) | 2013-06-20 |
| EP2422365A1 (fr) | 2012-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4625913B2 (ja) | 有用層で被覆された一対の基板の同時製造方法 | |
| US6991995B2 (en) | Method of producing a semiconductor structure having at least one support substrate and an ultrathin layer | |
| JP3395661B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| KR100260832B1 (ko) | 반도체기판 및 반도체기판의 제조방법 | |
| KR100753741B1 (ko) | 전자 회로용의 자립 반도체 박층을 얻는 방법 | |
| US7713369B2 (en) | Detachable substrate or detachable structure and method for the production thereof | |
| US6756285B1 (en) | Multilayer structure with controlled internal stresses and making same | |
| US8420506B2 (en) | Process for cleaving a substrate | |
| US7902038B2 (en) | Detachable substrate with controlled mechanical strength and method of producing same | |
| TWI323912B (en) | A method of forming a weak region in a substrate by co-implantation | |
| JP5258564B2 (ja) | 支持体上に薄膜を転写する方法 | |
| US8754505B2 (en) | Method of producing a heterostructure with local adaptation of the thermal expansion coefficient | |
| JP4407127B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| US8822309B2 (en) | Heterogeneous integration process incorporating layer transfer in epitaxy level packaging | |
| US8501589B2 (en) | Method in the microelectronics fields of forming a monocrystalline layer | |
| US8546238B2 (en) | Method for transferring at least one micro-technological layer | |
| KR19980042471A (ko) | 반도체물품의 제조방법 | |
| JP2000349267A (ja) | 半導体部材の作製方法 | |
| JP5577456B2 (ja) | 少なくとも１層のマイクロテクノロジカル層の移行方法 | |
| JP2003282845A (ja) | 炭化ケイ素基板の製造方法およびその製造方法により製造された炭化ケイ素基板、ならびに、ショットキーバリアダイオードおよび炭化ケイ素薄膜の製造方法 | |
| JP3697052B2 (ja) | 基板の製造方法及び半導体膜の製造方法 | |
| JP2012519372A (ja) | ドナー基板の引張り応力状態を低減させることを目的としたヘテロ構造を製造する方法 | |
| FR2944914A1 (fr) | Procede de transfert d'au moins une couche micro-technologique | |
| JP3754818B2 (ja) | 半導体基板の作製方法 | |
| JP2003179216A (ja) | Ｓｏｉウエーハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140516 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140610 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140707 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5577456 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |