KR100753741B1 - 전자 회로용의 자립 반도체 박층을 얻는 방법 - Google Patents

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Abstract

본 발명은 적어도 1개의 전자 부품 및/또는 회로(3)를 지지하거나 지지하도록 설계되는 전면(2) 및 후면(4')을 포함하는 반도체 재료의 웨이퍼(1)로부터 이의 표면 중의 한 쪽에 적어도 1개의 전자 부품 및/또는 회로(3)를 지지하는 반도체 재료의 자립 박층의 제조 방법에 관한 것이다. 상기 방법은 a) 상기 전면(2)으로부터 약화 영역(5)까지 연장하는 전부(6) 및 상기 웨이퍼(1)의 나머지로 형성되는 후부(7)를 규정하는 약화 영역(5)을 얻기 위해 기판의 후면(4, 4')으로부터 상기 웨이퍼(1)의 내부에 원자 종을 주입하는 단계, b) 상기 전부(6)로부터 상기 후부(7)를 제거하는 단계, 및 c) 필요하다면, 상기 전부가 자립 박층을 형성하는 소망의 두께를 갖기까지 상기 전부(6)의 후면 상에 단계 a) 및 b)를 반복하는 단계로 구성되는 것을 특징으로 한다.

Description

전자 회로용의 자립 반도체 박층을 얻는 방법{Method for obtaining a self-supported semiconductor thin film for electronic circuits}
본 발명은 적어도 1개의 전자 부품 및/또는 회로를 지지하거나 지지하기 위한 자립 반도체 재료 박층을 얻는 방법에 관한 것이다.
전자 공학, 광학, 광전자 공학, 또는 센서의 특정 분야에 있어서, 기술 진보는 전자 부품 및 회로를 구비한 더 박층의 제조를 제조업자들에게 요구하고 있다.
스마트 카드의 특정 분야에 있어서, 이들이 변형에 보다 강해져야 하기 때문에, 더욱 박육화됨에 따라 유연해질 필요가 있다. 달리 말하면, 일정 변형에서, 박층이 보다 유연할수록 대형 치수의 회로를 제조할 가능성은 더 커진다.
특정 무선 주파수 타입 응용에 있어서, 실리콘 온 인슐레이터(SOI) 타입 기판으로 구성된 웨이퍼의 전면 상에 탑재된 집적 회로는 안테나에 연결되어 무접촉 검출을 행한다. 일 실시예는 트랜스시버 스테이션으로부터 떨어진 한 사람의 통과를 확인할 수 있는 버스 또는 지하철 티켓이다.
SOI 타입 기판을 이용하는 이점은 이들 표면에 피착된 부품에 의해 소비되는 전력이 실리콘 층 상에 부품에 의해 소비되는 전력보다 훨씬 작다는 것이다. 따라서 동일 전력에 대하여, 작동 범위에서의 증가가 얻어진다.
실리콘 온 인슐레이터 기판 상에 생긴 부품에 의해 제공된 이점과 가장 박육 활성층의 사용을 결합함으로써, 감도가 향상하고, 외부 응력에 대한 기계 저항이 매우 개선된 제품, 예를 들면 티켓을 얻을 수 있다.
현재, 삽입(embedding)(예를 들면, 지지체로서 작용하는 플라스틱 카드 상에 칩을 고정시킴) 전의 박층의 두께는 100㎛의 정도이다.
이 두께 범위를 얻는데 사용된 기술은 기판의 후면, 예를 들면 전자 부품을 지지하는 기판의 반대 면 상에 박육화 작업을 실시하는 것으로 구성된다. 이 박육화는 연마기를 사용하는 기계적 연마에 의해(연마함으로써) 및/또는 산을 사용하는 화학적 작용(스핀-에칭으로서 알려져 있는 하나의 기술)에 의해 실시된다. 따라서, 박층은 80∼120㎛ 범위의 두께가 얻어진다. 이 기술은 대량 제조를 가능케 한다.
100㎛ 미만의 최종 두께를 갖는 박층을 얻기 위해 다양한 시도가 이미 행하여지고 있다. 그렇지만, 제조업자들은 특히 웨이퍼의 노치(notch) 및 분할에 의해 얻어진 대량의 불량품 때문에, 수율에 대한 문제에 직면하게 되었다. 상기 스마트 카드 분야는 가능한 한 비용이 낮아야 하는 전자 공학 분야의 하나이며, 이 점 때문에, 수 퍼센트 또는 심지어 수십 퍼센트의 수율 손실은 허용될 수 없다.
그렇지만, 스마트 카드의 예상되는 미래의 발전 때문에, 전자 부품 및/또는 회로를 지지하는 대략 30㎛ 두께의 자립 박층 또는 박육 웨이퍼를 제조하는 것이 바람직하다.
종래기술에서는 대략 수십 ㎛ 두께의 자립 층을 제조하는 공지의 방법을 개 시하고 있다.
유럽 특허 EP-A-0 849 788에서는 단결정 실리콘 기판의 표면이 다공성이 되고, 활성 층의 소망의 두께를 갖는 무공 실리콘의 층이 다공성 층 상에 애피택셜하게 성장하는 반도체 제품을 제조하는 방법을 개시하고 있다. 따라서, 다공성, 약화 층이 얻어지며, 2개의 무공 실리콘 층 사이에 파묻힌다. 다음에 상기 활성 표면 실리콘 층은 그 위에 부가 층, 예를 들면 도프 층(doped layer)을 피착하도록 처리될 수 있고, 이어서, 접착 막이 이 층의 스택에 적용된다. 마지막으로, 상기 접착 막을 박리하고 다공성 층에서 층의 스택을 깨고, 이어서 이 다공성 층의 잔류물을 순차 제거한 후, 자립할 수 있는 실리콘의 활성 층 상에 전자 부품을 제조할 수 있도록 된다.
불행하게도, 이 방법은 다공성 층 상에 형성된 결정 실리콘 층의 품질 및 다공성 실리콘 층을 제조하는 것과 관련된 문제에 직면한다. 제조는 특이한 장비를 필요로 하고 금속 오염의 가능성을 제기한다.
게다가, 이 방법은 전자 부품을 제조하기 전에 특정 기판의 제조를 필요로 하고, 이것은 부품 제조 방법이 현저하게 변경되어야 한다는 것을 의미한다. 따라서, 이것은 비용의 점에서 일반적으로 바람직하지 않다.
박층을 얻는 기술은 당업자에게 잘 알려진 상표명 "스마트 컷"으로 알려진 방법에 기초하여 또한 공지되어 있다.
박층을 얻는 모든 이들 기술은 기판 또는 웨이퍼의 전면, 예를 들면 전자 부품을 탑재하거나 탑재하는 것을 목적으로 하는 면에 원자 종을 주입하는 것을 포함 한다.
프랑스 문헌 FR-A-2 747 506에서는 전자 부품을 제조한 후에 기판의 전면 상에 기체 마이크로-기포(micro-bubble)를 생성하는 이온을 주입하는 방법을 개시하고 있다.
그렇지만, 전자 부품을 구성하는 전기적 활성층을 통하여 이온을 주입하기 때문에 상기 부품을 쓸모 없게 하는 결함을 생성할 수 있다.
FR-A-2 758 907에서는 고감도 활성 영역을 마스킹하고, 이어서 불연속 약화 영역을 제조함으로써 이 문제를 극복하는 것을 주장하고 있다. 그렇지만, 이 방법은 실시되기 어렵다.
마지막으로, FR-A-2 748 851에서는 전자 부품 장애의 상기 문제에 대한 다른 해결책을 제공하고 있다. 상기 개시된 방법은 전면 상에 전자 부품을 제조하기 전에 기판의 전면 상에 이온 주입을 실시하고, 이어서 박층의 분리를 단지 순차로 실시하는 것으로 구성된다.
그렇지만, 이 방법은 전자 부품을 제조하기 전에 특정 기판의 제조를 필요로 하고, 이것은 부품 제조 방법이 현저하게 변경되어야 한다는 것을 의미할 수도 있다. 이것은 비용의 점에서 일반적으로 바람직하지 않다.
본 발명의 목적은 상술의 문제를 극복하고, 전자 부품 및/또는 회로를 탑재하는 예를 들면 30㎛ 두께의 자립 층을 얻는 것이다.
이 목적을 달성하기 위해, 본 발명은 반도체 재료의 웨이퍼로부터 이의 면 중의 한 쪽에 적어도 1개의 전자 부품 및/또는 회로를 지지하거나 지지하기 위한 반도체 재료의 자립 박층을 제조하는 방법에 관한 것이고, 상기 웨이퍼는 적어도 1개의 전자 부품 및/또는 회로를 지지하거나 지지하기 위한 "전면"이라 불리는 제1 면 및 "후면"이라 불리는 반대 면을 갖는다.
본 발명에 있어서, 이 방법은
a) 약화 영역 및 상기 웨이퍼의 나머지로 형성되는 후부(rear portion)를 얻기 위해 기판의 후면으로부터 상기 웨이퍼의 내부에 원자 종을 주입하는 단계,
b) 상기 웨이퍼를 박육화하기 위해 상기 전부(front portion)로부터 상기 후부를 제거하는 단계, 및
c) 필요하다면, 상기 전부가 상기 자립 박층을 구성하는 소망의 두께를 갖기까지 상기 전부의 후면 상에 단계 a) 및 b)를 반복하는 단계
로 구성된다.
본 발명의 특징은 전자 부품 제조 방법을 변경해야할 필요 없이 또는 종래기술의 많은 경우에서와 같이 특정 웨이퍼를 제조할 필요 없이, 종래기술 방법으로는 얻기 어려운 고수율로 박층을 얻을 수 있게 하는 것이다.
본 발명의 특징을 한정하는 일 없이 단독 또는 병용하여 취해진 다른 이점은 하기와 같다:
- 임의의 제1 주입 단계 a) 전에, 상기 방법은 후면 상에 실시되는 기계적 및/또는 화학적 박육화 방법에 의해 상기 웨이퍼를 박육화하는 것으로 구성된다;
- 상기 방법은 임의의 제1 주입 단계 전에 상기 웨이퍼의 전면 상에 적어도 1개의 전자 부품 및/또는 회로를 제조하는 것으로 구성된다;
- 상기 후부를 분리하는 단계는 열처리 및/또는 외부의 기계적 응력을 적용함으로써 실시한다;
- 상기 후부를 분리하는 단계는 유체 제트를 분출함으로써 실시한다;
- 상기 후부를 분리하는 단계는 세정(scrubbing)함으로써 실시한다;
- 상기 후부를 분리하는 단계는 상기 웨이퍼의 후면에 보강재를 적용하고, 이어서 상기 보강재에 열처리 및/또는 외부의 기계적 응력을 적용함으로써 실시한다;
- 상기 보강재는 증착에 의해 적용한다;
- 상기 보강재는 산화규소 층이다;
- 상기 보강재는 경질 판(rigid plate)이다;
- 상기 경질 판 단결정 또는 다결정 실리콘, 또는 유리로 형성된다;
- 상기 보강재는 연질 막(flexible film)이다;
- 상기 보강재는 접착 막이다;
- 상기 보강재는 왁스 층이다;
- 상기 후부를 분리하는 단계 전에, 보강재는 상기 웨이퍼의 전면에 적용하고, 상기 보강재는 상기 자립 박층을 얻은 후에 제거한다;
- 상기 웨이퍼는 실리콘으로 형성된다;
- 상기 웨이퍼는 실리콘 온 인슐레이터 웨이퍼이다;
- 상기 웨이퍼는 게르마늄, 실리콘과 게르마늄의 합금(Si-Ge), 탄화규소, 비 화갈륨, 인화인듐(InP), 질화갈륨(GaN) 또는 질화알루미늄(AIN) 중에서 선택되는 재료로부터 제조된다.
도 1 내지 도 6은 본 발명의 방법의 제1 실시의 상이한 연속하는 단계를 도시하는 도면이다.
도 7 내지 도 12는 본 발명의 방법의 제2 실시의 상이한 연속하는 단계를 도시하는 도면이다.
도 13 내지 도 17은 본 발명의 방법의 제3 실시의 연속하는 단계를 도시하는 도면이다.
도 18 내지 도 21은 방법의 변화의 연속 단계를 도시하는 도면이다.
본 발명의 다른 특징 및 이점은 설명에 도움이 되는 한정되지 않는 실시예로서 주어진 본 발명의 3개의 바람직한 실시의 하기 설명에서 명백해진다. 이 설명은 수반하는 도면을 참조하여 행하여진다.
설명된 본 발명의 방법의 3개의 실시에 있어서, 첫째의 2개의 단계(제1 실시에서 도 1 및 도 2, 제2 실시에서 도 7 및 도 8, 제3 실시에서 도 13 및 도 14에 각각 도시됨)는 동일하다는 것에 주목해야 한다. 따라서, 이들은 제1 실시에 대해서만 상세하게 설명한다.
도 1에서는 적어도 1개의 전자 부품 및/또는 회로(3)를 지지하거나 지지하기 위한 "전면"이라 불리는 제1 평탄 면(2) 및 "후면"이라 불리는 제2 반대의 평탄 면(4)을 갖는 웨이퍼(1)를 도시한다.
상기 용어 "전자 부품 및/또는 회로"는 전자 공학, 광학, 광전자 공학, 또는 센서 분야에서, 및 보다 일반적으로 반도체와 관련된 응용 분야에서의 부품, 회로 및 장치를 제조할 목적으로 제조된 임의의 완전히 또는 부분적으로 제조된 구조물 또는 구조 요소를 의미한다.
상기 표현 "적어도 1개의 전자 부품 및/또는 회로를 지지하거나 지지하기 위한"은 상기 부품(들) 및/또는 회로(들)가 본 발명의 방법의 단계를 개시하기 전에 상기 웨이퍼(1)의 전면(2) 상에 이미 제조되거나, 상기 전면(2) 상에 이어서 제조되고, 한편 본 발명의 방법의 모든 다른 단계는 "후면"이라 불리는 반대 면 상에 실시된다는 것을 의미한다.
단순화를 위해, 본 발명자들은 명세서의 나머지에서(도면에 도시되는 바와 같이), 본 발명의 방법의 다양한 박육화 단계를 실시하기 전에 부품 및/또는 회로(3)가 웨이퍼(1) 상에 제조되어 있는 경우를 설명하는 것을 선택하고 있다.
박육화 후에 부품(3)이 제조되는 종래기술 방법에 있어서, 이들은 전면(2) 상에 제조되어야 한다는 것에 주목해야 한다.
웨이퍼(1)는 단결정, 다결정 또는 비결정일 수 있는 반도체 재료, 특히 실리콘계 재료로부터 제조된다.
상기 실리콘은 고체일 수 있거나 기판 상에 애피택셜 성장에 의해 얻어질 수 있다.
상기 웨이퍼(1)는 또한 예를 들면, 전자 회로가 에칭되는 활성 실리콘 층 사 이에 삽입된 절연체(예를 들면 산화규소)의 박층을 포함하는 "실리콘 온 인슐레이터" 웨이퍼 및 기계적 지지체로서 작용하는 기판일 수 있다. 이러한 웨이퍼는 머리글자 "SOI"로 알려져 있다.
변형에 있어서, 상기 웨이퍼(1)는 또한 게르마늄, 실리콘과 게르마늄의 합금(Si-Ge), 탄화규소, 비화갈륨, 인화인듐(InP), 질화갈륨(GaN) 또는 질화알루미늄(AIN) 중에서 선택되는 재료로부터 제조될 수 있다.
상기 웨이퍼(1)는 수백 ㎛ 두께(예로서, 200㎜ 직경의 실리콘 웨이퍼는 약 725㎛ 두께이다)이다. 따라서, 상기 웨이퍼(1)는 도 1에 눈금까지는 도시되지 않는다.
다음에 상기 웨이퍼(1)의 후면(4)이 상술한 종래의 방법, 예를 들면 기계적 연마 및/또는 화학적 산 작용 중의 1개를 채택하여 화살표(A)로 도시되는 바와 같이 박육화된다. 이것은 또한 플라스마 에칭에 의해 박육화될 수 있다. 후면(4)은 전자 부품을 탑재하지 않는 면이다.
도 2에 도시된 박육화된 웨이퍼는 80∼120㎛ 범위, 또는 딱 50㎛ 두께로 얻어진다.
상기 박육화된 웨이퍼의 후면은 참조 번호 4'가 부여된다.
이 단계는 당업자에게 잘 알려지고 통상적으로 사용되는 기술을 사용하여 다량의 재료를 값싸게 제거할 수 있다는 이점이 있다. 그렇지만, 이것은 상술한 바와 같이, 수율의 큰 감소를 유발하기 때문에, 소망 두께의 박층이 얻어지기까지만 계속될 수 있다.
상술한 50㎛ 두께를 초과하여 이 방법을 계속하는 것은 웨이퍼 파열 또는 노칭의 위험을 증가시킨다.
또한, 특히 화학적 에칭 후에 얻어진 상기 두께는 더 이상 균질하지 않다.
또한, 연마에 의한 기계적 박육화는 표면 영역에 최종 두께에 접근시에 용인될 수 없는 약간 손상된 수 ㎛ 두께를 남긴다.
마지막으로, 화학적 작용 후에, 상기 웨이퍼는 일반적으로 이의 중심에서보다 주위에서 보다 강하게 공격을 받는다. 작은 두께에 도달하는 경우, 이것은 직경의 감소 및 부품에 의해 점유될 수 있는 면적의 감소를 유발한다.
그렇지만, 경제적 관점에서의 이점에도 불구하고, 이 제1 기계적 및/또는 화학적 박육화 단계는 임의적이고, 원자 종을 주입하는 다음의 단계가 박육화되지 않은 웨이퍼(1)의 후면(4) 상에 직접 실시될 수 있다는 것에 주목해야 한다.
도 3에 도시된 방법의 제3 단계는 상기 원자 종에 대한 평균 주입 깊이(P)에 가까운 깊이로 약화 영역(5) 또는 결함이 존재하는 영역을 얻기 위해 상기 웨이퍼(1)의 내부에 원자 종(화살표(I))을 주입하는 것으로 구성된다.
본 발명의 기본 특징에 있어서, 상기 주입은 후면(4')(또는 후면(4)-만약 상기 웨이퍼가 미리 박육화되어 있지 않다면)으로부터 실시한다.
상기 용어 "원자 종 주입"은 재료에서의 상기 종의 최대 농도로 상기 재료 내에 상기 종을 도입할 수 있는, 원자 종, 분자 또는 이온의 임의의 충격을 의미하고, 이 최대는 충격 표면에 대하여 결정되는 깊이에 위치하고 있다. 상기 분자 또는 이온 원자 종은 최대 전후로 또한 분포되는 에너지로 재료 내에 도입된다.
재료 내에 원자 종을 주입하는 것은 예를 들면 이온 빔 주입기 또는 플라스마 액침 주입기(plasma immersion implanter)를 사용하여 실시할 수 있다.
바람직하게는, 상기 주입은 이온 충격에 의해 완성된다. 이것은 웨이퍼(1)의 후면이 원자 종으로 충격되고 있는 이온 주입 단계로 구성된다. 바람직하게는, 이들은 단독 또는 병용으로 취하여지는 희유 가스 이온(헬륨, 네온, 크립톤, 크세논) 및 수소 가스 중에서 선택되어, 평균 이온 침투 깊이에서 기판의 체적 내에 약화 영역(5)을 생성한다.
그렇지만, 상기 주입된 원자 종은 수소만으로 구성되는 것이 바람직하다.
형성되는 약화 영역(5)은 부품(3)을 지지하는 전면(2)으로부터 상기 약화 영역(5)까지 연장하는 웨이퍼(1)의 상위 영역에 대응하는 전부(6) 및 상기 웨이퍼(1)의 나머지로 형성되는 후부(7)를 규정한다.
주입된 원자 종의 에너지는 후면(4')의 표면으로부터 계산된 평균 종 주입 깊이(P)를 결정하고, 한편, 평균 주입 투여량(mean implanted dose)은 이 깊이(P)에 형성되는 구조 결함의 양이 결정되도록 한다. 당업자는 결과로서 이들 2개의 파라미터를 조절한다. 상기 표현 "평균 깊이(P)"는 단일 값을 갖는 것이 아니라 수개의 유사 값을 가질 수 있다는 것을 의미한다.
도 3에 도시된 실시에 있어서, 고 에너지 주입이 사용되고, 예를 들면 약 1 메가-일렉트론-볼트(MeV)에서 실시된다.
실시예로서, 이러한 주입 에너지 및 1가의 수소를 실리콘 웨이퍼 내에 적절 한 투여량(예를 들면, 1017개의 수소 원자 정도의)으로 주입함으로써, 약 15㎛의 주입 깊이를 얻을 수 있다.
이러한 주입 에너지를 성취하는 장비가 최근에 존재한다. 일본에서, 예를 들면, Japan Atomic Energy Research Institute(JAERI)는 수소 이온(H-이온)에 대해 -1의 전하 상태를 유지하는 특이성을 갖는 1 MeV 에너지 범위의 수소 주입기를 개발하여 사용하고 있다. 헬륨에 대하여, 국제 특허 출원 WO-A-00/61841은 예를 들면, 3.8 MeV의 주입 에너지를 사용한다.
도 4 및 도 5에 도시된 방법의 이어지는 단계는 웨이퍼(1)의 후부(7)를 분리하는 것으로 구성된다.
본 경우에 있어서, 상기 후부(7)는 충분히 두꺼워 모노블록 층의 형태가 되고, 예를 들면 완전물을 형성한다.
다음에, 이것은 열처리 및/또는 외부의 기계적 응력을 적용함으로써 전부(6)로부터 분리된다.
보다 정확하게는, 분리는 웨이퍼의 2개 부분(6, 7)의 분리(화살표(S), 도 6 참조)를 유발하기에 충분한 온도로 웨이퍼(1)를 가열함으로써 적절한 열 사용량을 공급하는 작용으로만 또는 열처리 없이 외부의 기계적 응력만을 가함으로써 성취될 수 있다.
변형에 있어서, 분리는 또한 열처리 단계 동안 또는 후에 가해진 외부의 기계적 응력에 의해 성취될 수 있다.
기계적 응력을 가하는 것은 굽힘 및/또는 인장 응력을 가하는 것, 또는 2개의 부분(6, 7)에 전단(shear)을 가하는 것, 블레이드 또는 유체(액체 또는 기체) 제트를 도입하는 것으로 구성될 수도 있고, 이것은 분리되는 층의 계면에서 연속하거나 시간에 따라 변화할 수도 있다.
초음파가 또한 가해질 수 있다.
외부의 기계적 응력의 공급원은 또한 전기 에너지(정전계 또는 전자기계의 적용)일 수 있다.
열 에너지로부터 기인한 응력은 전자기계, 전자 빔, 열전기 가열, 극저온 유체, 과냉각 유체, 등을 가함으로써 생긴다.
얻어진 전부(6)는 약 35㎛ 두께의 박층을 구성한다. 이 박층은 부품 및/또는 회로(3)를 지지한다.
상기 박층의 후면(4")은 완전히 평탄해지도록 일부의 경우에서 연마될 수 있거나(도 6 참조) 다양한 적절한 표면 처리를 실시할 수 있다. 그렇지만, 평탄은 어쨌든 후면만이기 때문에 필수적이지 않다.
얻어진 박층(6)은 자립하기에 충분한 두께를 갖고, 다음에 예를 들면 연질 서포트 카드(plasticized support card)에 한 칩씩 절단되어 전달된다. 칩 절단은 또한 박육화 전에 발생할 수 있다.
만약 제거되는 두께, 예를 들면 후부(7)의 두께가 불충분하면, 소망의 두께, 예를 들면 대략 30㎛ 두께를 갖기까지 전부(6)(또는 박층(6))의 후면(4") 상에 도 3, 도 4 및 도 5에 도시된 주입 및 분리의 단계가 반복된다.
예를 들면 1 MeV(예를 들면 5 MeV) 초과의 매우 높은 에너지 주입은 이온 주입 깊이(P)를 증가시켜, 재료의 더 큰 두께를 제거시킬 수 있다는 것에 주목해야 한다.
본 발명의 방법에 의해, 전자 부품(3)이 주입 전에 전면(2)에 존재하는 경우, 이들 부품을 악화시키는 일 없이 웨이퍼(1)를 박육화할 수 있다.
게다가, 본래 웨이퍼(1)의 두께를 앎으로써 및 원자 종 주입 파라미터의 적절한 선택에 의해, 비교적 정확한 방법으로 층(6)에 대한 소망의 최종 두께를 제조하기 위해 소정의 두께를 제거함으로써 1개 이상의 통과에서 상기 웨이퍼(1)의 두께를 감소시킬 수 있게 된다.
본 발명의 방법에 의하면, 주입 유닛(implantation units)이 최적 방법으로 사용되도록 할 수 있다. 일반적으로, 본 발명자들은 상당한 두께의 후부(7)를 제거하기 위해 고 에너지 주입에 의해 박육화를 개시하고, 다음에 더 작은 두께를 제거하기 위해 저 에너지로 주입함으로써 개량된다.
본 발명의 방법의 제2 실시는 도 7 내지 도 12에 도시된다.
도 9는 박육화된 웨이퍼의 후면(4') 상에(또는 아직 박육화되지 않은 웨이퍼(1)의 후면(4) 상에 바로라도) 실시되는 원자 종을 주입하는 단계를 도시한다.
이 경우에 있어서, 주입은 마이크로전자 공학에서 최근 일상적으로 사용되는 주입기를 사용하여 실시된다. 상기 주입 에너지는 낮고, 예를 들면 대략 수백 킬로-일렉트론-볼트(keV)이다.
주입에 대해서는, 제1 실시의 상기 설명을 참조해야 한다.
예로서, 평방 센티미터(㎠)당 2×1016 내지 1017 범위의 1가 수소 원자의 주입 투여량과 210 keV의 주입 에너지로 실리콘 내에 1가 수소를 주입하는 경우, 약화 영역(5)은 약 1.5∼2㎛의 주입 깊이(P)에서 제조될 수 있다.
도 10 및 도 11은 후부(7)를 분리하는 단계를 도시하고 있다.
작은 주입 두께의 이 범위에 있어서, 후부(7)는 박리되지 않거나 단지 부분적으로 박리된다. 이것은 균질한 외관을 갖지 않는다. 발포(10)가 형성되어 후부(7)는 재료의 다수의 단편(작은 부스러기)의 외관을 갖는다.
도 11에 도시된 바와 같이, 다음에 상기 후부(7)는 예를 들면 세정기(scrubber)(11)를 사용하여 또는 유체 제트(예를 들면, 압력하의 유체 제트 또는 압축 공기와 같은 기체 제트)를 분사함으로써 분리된다. 사용되는 세정기(11)는 예를 들면 화학적-기계적 연마 단계(CMP)와 관련하여 마이크로전자 공학에서 일상적으로 사용되는 것들과 같은 세정기이다. 상기 용어 "세정"은 당업자에게 알려져 있고, 연마 또는 스크레이퍼(scraper)를 사용하여 입자 또는 다른 재료 단편을 제거할 수 있는 임의의 다른 등가 기술을 포함한다.
도 9, 도 10 및 도 11에 도시된 후부(7)의 주입 및 분리의 단계는 도 12에 도시된 자립 박층이 얻어지기까지 전부(6)의 후면(4") 상에 반복된다.
도 13 내지 도 17은 본 발명의 제3 실시를 도시한다.
도 15에 도시된 저 에너지 원자 종 주입의 단계는 도 9에 대하여 바로 설명 한 것과 동일하다.
상기 주입 작업 후에, 보강재(12)는 박육화된 웨이퍼의 후면(4')(또는 박육화되지 않은 웨이퍼의 후면(4))에 적용된다.
상기 용어 "적용"은 분사 또는 화학 증착법(CVD) 등의 증착에 의한 적용 및 상기 전면(2) 상에 경질 판 또는 연질 막을 위치시키는 것으로 구성되는 물리적 적용 모두를 의미한다. 이러한 기술은 당업자에게 알려져 있다.
상기 경질 판은 유리 판, 또는 단결정 또는 다결정 실리콘 판이어도 된다.
상기 연질 막은 플라스틱 재료, 또는 상표명 "테플론"의 폴리테트라플루오로에틸렌, 또는 접착 스트라이프로 구성된 막이어도 된다.
상기 보강재는 또한 왁스 층일 수 있다.
증착의 경우에 있어서, 예를 들면 산화규소(SiO2) 층이 유리하다.
보강재(12)가 경질 판 또는 연질 막인 경우, 분자 결합 또는 공융 결합에 의해 접착될 수 있다. 이 경우에 있어서, 상기 기판의 후 표면의 표면 품질은 매우 높아야 하거나, 연마되어 있어야 한다.
상기 보강재(12)는 접착제로 또한 접착될 수 있다.
다음에 보강재는 기계적 응력(화살표(S))을 가함으로써, 접착되어 있는 경우, 웨이퍼(1)에 보강재를 접착시키는 접착제를 제거하기 위해 열처리에 의해, 또는 리프트-오프(lift-off)(적절한 용매의 작용으로 접착제를 용해함)로서 알려진 화학적 처리에 의해 제거된다(도 17 참조).
도 15, 도 16 및 도 17에 도시된 상기 작업은 소망의 두께(도 6 또는 도 12에 도시된 단계)를 갖기까지 전부(6)(또는 박층(6))의 후면(4") 상에 다수회 반복될 수 있다.
마지막으로, 도 18 내지 도 21은 후부(7)가 분리될 때 보강재(9)가 존재하도록, 보강재(9)가 원자 종 주입 단계 전(도 18 참조)이거나 이 단계 후(도 19 참조)에 즉시 웨이퍼(1)의 전면(12)에 적용되는 본 발명의 방법의 변형을 도시한다.
보강재(12)에 대한 설명을 보강재(9)에 또한 적용할 수 있으므로, 상기 보강재는 추가로 설명되지 않는다.
상기 보강재(9)는 특히, 후면 상에 실시되는 박육화 작업이 다수회 반복되는 경우, 얻어진 전부(6)의 취급을 임시로 용이화하는 유일한 기능을 갖는다.
자립 층(6)의 소망의 두께가 얻어지기만 하면, 이 보강재(9)는 방법의 최종 단계 동안(도 21 참조), 적절한 처리를 사용하여 제거될 수 있다. 보강재는 층(6)을 절단 및 삽입한 후에 임의로 제거될 수 있다.
설명되고 있는(선택된 주입에도 불구하고) 상기 박육화 방법은 전자 부품 및/또는 회로가 통상의 장비를 사용하여 배치되는 마이크로-전자 공학에서 일상적으로 사용되는 표준 웨이퍼에 실시된다는 이점을 갖는다. 따라서, 본 발명의 방법을 실시하기 전에 웨이퍼를 제조하는 이들 이전 단계를 변경할 필요가 전혀 없다.
보다 일반적으로, 이 방법은 기판의 전면 상에 전자 부품을 탑재하거나 탑재하는 것을 목적으로 하는 임의의 기판에 적용할 수 있다.
본 발명의 방법의 7개의 특정 실시예가 하기에 설명된다.
(실시예 1)
전자 부품 및/또는 회로(3)를 지지하는 전면(2)을 가진 200㎜ 직경 및 725㎛ 두께의 단결정 실리콘 웨이퍼(1)에 제1 기계적 및/또는 화학적 박육화 단계를 실시했다. 따라서 50㎛ 두께의 박육화된 웨이퍼가 얻어졌다.
다음에, 1 MeV의 에너지로 H+ 이온을 주입하는 단계를 1.8×1017 H+/㎠의 주입 투여량을 사용하여 상기 박육화된 웨이퍼의 후면(4') 상에 실시하였다. 주입은 실온에서 실시하였다. 상기 평균 주입 깊이(P)는 15㎛였다.
다음에, 400℃로 가열함으로써 열 응력을 상기 웨이퍼에 적용하여 약 15㎛ 두께까지 후부(7)를 박리하였다.
얻어진 박층(6)은 35㎛ 두께였다.
(실시예 2)
열처리를 350℃에서 실시하고, 연속적인 모노블록 막 형성에 있어서, 후부(7)는 접착 스트라이프(임시 보강재)를 사용하여 벗김으로써 제거한 것을 제외하고, 순서는 실시예 1에 설명한 것들과 동일하였다.
얻어진 박층(6)은 35㎛ 두께였다.
(실시예 3)
제1 기계적 및/또는 화학적 박육화 단계 전에, 보강재(9)를 웨이퍼의 전면(2) 상에 증착한 것을 제외하고, 사전 박육화 및 주입 단계는 실시예 2에 설명한 것들과 동일하였다. 이 보강재(9)는 접착 전에 평탄화되고, 접착은 웨이퍼 결 합에 의해 성취되는 5㎛ 두께의 산화물 층에 의해 접착되는 실리콘 웨이퍼였다.
얻어진 박층(6)은 35㎛ 두께였다.
(실시예 4)
기계적 및/또는 화학적 박육화 후에, 웨이퍼(1)가 35㎛ 두께이고, 주입이 플라스마 주입이고, 주입 에너지가 200 keV이고, 평균 주입 깊이(P)가 2㎛이고, 주입 투여량이 1×1017 H+/㎠이고, 열처리를 400℃에서 실시한 것을 제외하고, 이 실시예는 실시예 1을 반복하였다.
다음에, 후부(7)를 제거하기 위해 세정을 실시하였다.
얻어진 전부(6)는 33㎛ 두께였다.
31㎛의 최종 두께의 박층(6)을 얻기 위해, 작업 사이클을 한 번 더 반복했다.
(실시예 5)
기계적 및/또는 화학적 박육화 후에, 웨이퍼(1)가 35㎛ 두께이고, 주입 에너지가 200 keV이고, 평균 주입 깊이(P)가 2㎛이고, 주입 투여량이 1×1017 H+/㎠인 것을 제외하고, 사전 박육화 및 주입 단계는 실시예 1에 설명한 것들과 동일하였다.
주입 전에, 유리 판으로 구성된 임시 보강재(9)를 전면(2)에 접착하였다. 접착은 UV 가역 접착제를 사용하여 성취하였다.
후부(7)를 분리한 후에, 얻어진 전부(6)는 33㎛ 두께였다.
보강재(9)를 제거한 후에 최종 두께 29㎛의 박층(6)을 얻기 위해 작업 사이클을 두 번 더 반복했고, 필요하다면, 각각의 사이클 사이에 전면(2)에 새로운 보강재(9)를 부가하였다.
(실시예 6)
기계적 및/또는 화학적 박육화 후에, 웨이퍼(1)가 40㎛ 두께이고, 주입 에너지가 750 keV이고, 평균 주입 깊이(P)가 10㎛이고, 주입 투여량이 1.3×1017 H+/㎠인 것을 제외하고, 사전 박육화 및 주입 단계는 실시예 1에 설명한 것들과 동일하였다.
게다가, 주입 단계 전에, 유리 판으로 구성된 보강재(9)를 전면(2)에 접착하였다. 접착은 UV 가역 접착제를 사용하여 성취하였다.
주입 후에, 유리 판으로 구성된 보강재(12)를 후면에 접착하였다. 접착은 UV 가역 접착제를 사용하여 성취하였다.
다음에, 후부(7)를 약화 영역(5)에서 2개의 유리 판 사이에 블레이드 또는 공기 제트 또는 압축 물을 도입함으로써 기계적으로 제거하였다.
얻어진 자립 층(6)은 30㎛ 두께였다.
(실시예 7)
전자 부품 및/또는 회로(3)를 지지하는 전면(2)을 가진 200㎜ 직경 및 725㎛ 두께의 단결정 실리콘 웨이퍼(1)에 제1 기계적 및/또는 화학적 박육화 단계를 실시했다. 따라서, 40㎛ 두께의 박육화된 웨이퍼가 얻어졌다.
다음에, 750 keV의 에너지로 H+ 이온을 주입하는 단계를 1.3×1017 H+/㎠의 주입 투여량을 사용하여 후면(4') 상에 실시하였다. 주입은 실온에서 실시하였다. 상기 평균 주입 깊이(P)는 10㎛였다.
제1 기계적 및/또는 화학적 박육화 단계 전에, 보강재(9)를 웨이퍼의 전면(2) 상에 증착하였다. 상기 보강재(9)는 접착 전에 평탄화되고, 접착은 웨이퍼 결합에 의해 실시되는 5㎛ 두께의 산화물 층에 의해 접착되는 실리콘 웨이퍼였다. 상기 보강재는 방법의 종료까지 정해진 위치에 있고, 층(6)의 소망의 두께가 얻어질 때 제거될 것이다.
다음에, 400℃로 가열함으로써 열 응력을 적용하고, 후부(7)를 박리시키는 세정을 행하였다.
얻어진 전부(6)는 30㎛ 두께의 자립 층을 구성하였다.
상기 실시예에 있어서, 실리콘으로 웨이퍼(1)를 형성하였다.
그렇지만, 게르마늄, 실리콘과 게르마늄의 합금(SiGe), 탄화규소, 비화갈륨, 인화인듐, 질화갈륨 또는 질화알루미늄 중에서 선택되는 재료로 웨이퍼를 제조하는 것이 또한 가능하다. 웨이퍼(1)는 또한 SOI(실리콘 온 인슐레이터) 타입 기판일 수 있다.

Claims (18)

  1. 적어도 1개의 전자 부품 및/또는 회로(3)를 지지하거나 지지하기 위한 "전면"이라 불리는 제1 면(2) 및 "후면"이라 불리는 반대 면(4)을 갖는 반도체 재료로 이루어진 웨이퍼(1)의 박육화 방법으로서,
    a) 상기 전면(2)으로부터 약화 영역(5)까지 연장하는 전부(6) 및 상기 웨이퍼(1)의 나머지로 형성되는 후부(7)를 규정하는 약화 영역(5)을 얻기 위해 웨이퍼의 후면(4, 4')으로부터 상기 웨이퍼(1)의 내부에 원자 종을 주입하는 단계,
    b) 상기 웨이퍼(1)를 박육화하기 위해 상기 전부(6)로부터 상기 후부(7)를 제거하는 단계, 및
    c) 상기 전부가 자립 박층(6)을 구성하는 두께를 갖기까지 상기 전부(6)의 후면(4") 상에 단계 a) 및 b)를 반복하는 단계로 구성되는 단계들을 포함하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  2. 제1항에 있어서,
    임의의 제1 주입 단계 a) 전에, 후면(4) 상에 실시되는 기계적 및/또는 화학적 박육화 방법에 의해 상기 웨이퍼(1)를 박육화하는 단계를 포함하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  3. 제1항에 있어서,
    임의의 제1 주입 단계 a) 전에, 상기 웨이퍼(1)의 전면(2) 상에 적어도 1개의 전자 부품 및/또는 회로(3)를 생성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  4. 제1항에 있어서,
    상기 후부(7)를 제거하는 단계는 열처리 및/또는 외부의 기계적 응력을 가하여 실시하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  5. 제1항에 있어서,
    상기 후부(7)를 제거하는 단계는 유체 제트를 분출시킴으로써 실시하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  6. 제1항에 있어서,
    상기 후부(7)를 제거하는 단계는 세정(11)에 의해 실시하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  7. 제1항에 있어서,
    상기 후부(7)를 제거하는 단계는 상기 웨이퍼(1)의 후면(4, 4', 4")에 보강재(12)를 적용하고, 이어서 상기 보강재(12)에 열처리 및/또는 외부의 기계적 응력을 적용함으로써 실시하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  8. 제7항에 있어서,
    상기 보강재(12)는 증착에 의해 적용하는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  9. 제8항에 있어서,
    상기 보강재(12)는 산화규소 층인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  10. 제7항에 있어서,
    상기 보강재(12)는 경질 판인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  11. 제10항에 있어서,
    상기 경질 판(12)은 단결정 또는 다결정 실리콘, 또는 유리로 형성되는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  12. 제7항에 있어서,
    상기 보강재(12)는 연질 막인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  13. 제7항에 있어서,
    상기 보강재(12)는 접착 막인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  14. 제7항에 있어서,
    상기 보강재(12)는 왁스 층인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  15. 제1항에 있어서,
    상기 후부(7)를 제거하는 단계 전에, 보강재(9)가 상기 웨이퍼(1)의 전면(2)에 적용되고, 상기 보강재(9)는 상기 자립 박층(6)을 얻은 후에 제거되는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 웨이퍼(1)는 실리콘으로 형성되는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  17. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 웨이퍼(1)는 실리콘 온 인슐레이터 웨이퍼인 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
  18. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 웨이퍼(1)는 게르마늄, 실리콘과 게르마늄의 합금(Si-Ge), 탄화규소, 비화갈륨, 인화인듐, 질화갈륨 또는 질화알루미늄 중에서 선택되는 재료로부터 제조되는 것을 특징으로 하는 웨이퍼(1)의 박육화 방법.
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Families Citing this family (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602004018951D1 (de) 2004-11-09 2009-02-26 Soitec Silicon On Insulator Verfahren zum Herstellen von zusammengesetzten Wafern
US7387946B2 (en) * 2005-06-07 2008-06-17 Freescale Semiconductor, Inc. Method of fabricating a substrate for a planar, double-gated, transistor process
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
JP5388503B2 (ja) * 2007-08-24 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の製造方法
KR100940660B1 (ko) * 2007-12-24 2010-02-05 주식회사 동부하이텍 반도체칩의 제조방법
US7820527B2 (en) * 2008-02-20 2010-10-26 Varian Semiconductor Equipment Associates, Inc. Cleave initiation using varying ion implant dose
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) * 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
CN105551943A (zh) * 2016-02-26 2016-05-04 上海华力微电子有限公司 晶圆背面减薄方法
CN105895576B (zh) * 2016-07-06 2020-04-03 中国科学院上海微系统与信息技术研究所 一种离子注入剥离制备半导体材料厚膜的方法
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5827751A (en) * 1991-12-06 1998-10-27 Picogiga Societe Anonyme Method of making semiconductor components, in particular on GaAs of InP, with the substrate being recovered chemically
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
FR2747506B1 (fr) * 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US5920764A (en) * 1997-09-30 1999-07-06 International Business Machines Corporation Process for restoring rejected wafers in line for reuse as new
US6291314B1 (en) * 1998-06-23 2001-09-18 Silicon Genesis Corporation Controlled cleavage process and device for patterned films using a release layer
FR2789518B1 (fr) * 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6287891B1 (en) * 2000-04-05 2001-09-11 Hrl Laboratories, Llc Method for transferring semiconductor device layers to different substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate

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