KR19980042471A - 반도체물품의 제조방법 - Google Patents

반도체물품의 제조방법 Download PDF

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Abstract

본원 발명에 의한 반도체물품의 제조방법은, 실리콘기판, 이 실리콘기판상에 형성된 비다공질 반도체층, 상기 실리콘기판 및 비다공질 반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질 반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거하는 단계로 이루어진다.

Description

반도체물품의 제조방법
본 발명은 반도체집적회로, 태양전지, 반도체레이저소자 또는 발광다이오드 등의 반도체소자를 제조하는데 적합하게 사용할 수 있는 반도체물품의 제조방법에 관한 것으로서, 더욱 상세하게는 기판상에 반도체층을 전사하는 공정을 구비한 반도체물품의 제조방법에 관한 것이다.
반도체물품은 반도체웨이퍼, 반도체기판 및 각종 반도체소자의 면에서 널리 보급되어 있으며, 그의 반도체 영역을 활용해서 반도체소자를 제조하는데 적합한 것과, 반도체소자를 제조하기 위한 모재로서 사용되는 것 등을 포함하고 있다.
고려중인 유형의 몇몇 반도체물품은, 절연물상에 반도체층을 배열해서 이루어져 있다.
절연물상의 단결정 실리콘(Si)반도체층의 형성기술은, SOI(Silicon On Insulator)기술로서 널리 알려져 있고, 통상의 Si집적회로를 제조하는데 사용되는 벌크 Si기판에 의해서는 도달할 수 없는 SOI의 현저한 이점을 이용한 많은 연구가 행해져 왔다.
즉, SOI기술의 이점에는, 1. 유전체분리가 용이하고 고집적화가 가능; 2. 대방사선내성이 우수함; 3. 부유용량이 저감되어 고속화가 가능; 4. 웰형성공정을 생략가능; 5. 래치업을 방지가능; 및 6. 박막기술을 이용한 완전공핍형전계효과트랜지스터의 가능 등이 포함된다. 이들 SOI기술의 이점은, 예를 들면 이하의 문헌, 즉 Singlecrystal silicon on non-single-crystal insulators; edited by G.W.Cullen, Journal of Crystal Growth, Volume 63, No.3, pp429~590(1983)에 상세히 기재되어 있다.
또, 최근 수년간, MOSFET의 고속화, 저소비전력화를 실현가능한 기판을 제공하는 SOI기술에 대한 많은 보고서가 발생되어 있다(IEEE SOI conference 1994). 또, SOI구조를 사용하면, 벌크 Si웨이퍼상에 소자를 형성하는 경우와 비교해서 소자분리 공정을 매우 단순화할 수 있으므로, 반도체소자 제조공정을 상당히 단축할 수 있다. 즉, SOI기술의 이용에 의해서, 이러한 반도체소자의 고성능화는 말할 것도 없고, 벌트 Si상의 MOSFET나 IC를 제조하는 종래의 기술에 비해서, 특히 웨이퍼비용 및 처리비용의 명세서 반도체소자제조시의 상당한 저가격화를 얻을 수 있다.
그 중에서도 완전공핍형 MOSFET는 구동력의 향상에 의한 고속화 및 저소비전력화가 매우 기대되고 있다. MOSFET의 역치전압(Vth)은, 일반적으로는, 채널부의 불순물농도의 함수로서 결정되나, 완전공핍형(FD:Fully Depleted)MOSFET의 경우에는 공핍층의 특성이 SOI의 막두께의 영향도 받게 된다. 따라서, 대규모집적회로(LSI)의 수율을 향상시키기 위해서는, SOI막두께를 엄격하게 제어할 필요가 있었다.
한편, 화합물반도체상의 소자는 특히, 고속 동작 및 발광 면에서, 실리콘에 의해서는 얻을 수 없는 현저히 높은 성능을 보인다. 현재, 이들 소자는 대부분 GaAs나 그와 유사한 화합물로 이루어진 화합물 반도체기판상에 에피택셜성장에 의해 형성되고 있다. 그러나, 화합물 반도체기판은 고가이며, 기계적 강도가 낮아, 대면적웨이퍼는 제작이 곤란한 등의 문제점이 있다.
이와 같은 점으로부터, 염가이고, 기계적 강도도 높고, 대면적웨이퍼 제조에 양호한 Si웨이퍼상에 헤테로에피택셜성장에 의해 화합물기판을 형성하는 시도가 이루어지고 있다.
SOI기판의 형상에 관한 연구는 1970년 대쯤으로부터 현저해졌다. 초기에는, 사파이어기판위에 단결정실리콘을 에피택셜성장시키는 기술(SOS:Silicon on Sapphire)이나, 다공질 산화된 실리콘에 의한 완전분리를 통해 SOI구조를 형성하는 기술(FIPOS:Full Isolation by Porous Oxidized Silicon) 및 산소이온주입기술이 많이 연구되었다. FIPOS법은, P형 단결정 Si기판상에 N형 Si층을 프로톤 1이온주입(이마이 외, J. Crystal Growth, vol.63, 547(1983)), 또는, 에피택셜성장과 패터닝에 의해서 섬형상으로 형성하고, HF용액속에서의 양극화성법에 의해 P형 Si기판만을 다공질화하여, 표면으로부터 Si섬을 차단한 후, 증속산화에 의해 N형 Si섬을 유전체 분리하는 방법이다. 그러나, 본 방법에서는, 분리되어 있는 Si영역은, 소자제조공정이 이전에 결정되어 있어, 소자설계의 자유도를 제한하는 경우가 있다는 문제점이 있다.
산소이온주입법은, K.이즈미에 의해서 처음으로 제안된 SIMOX라고 불리는 방법이다. 이 방법에 의하면, Si웨이퍼에 산소이온을 1017~1018/㎠정도 주입한 후, 아르곤/산소분위기속에서 1320°정도의 고온에서 어니일링한다. 그 결과, 주입이온의 투사범위(RP)에 상당하는 깊이를 중심으로 주입된 산소이온이 Si원자와 화학적으로 결합해서 산화 Si층이 형성된다. 이 상태하에, 산화 Si층의 상부의 산소이온주입에 의해 비정질 상태로 된 Si층도 재결정화해서, 단결정 Si층이 된다. 표면의 Si층속에 포함되는 결함율은 종래 105/㎠로 많았지만, 최근의 기술개발에 의하면, 산소의 주입량을 4×1017/㎠ 부근으로 선택함으로써, 102/㎠정도까지 저감하는 것이 가능해지고 있다. 그러나, 산화 Si층의 막질, 표면 Si층의 결정성을 각각 소망의 레벨로 유지할 수 있는 주입에너지, 이온주입량의 허용범위가 제한되어 있기 때문에, 표면 Si층, 및 매립화된 Si층(BOX:Burried Oxide)의 막두께는 단지 제한된 값으로 허용되고 있었다. 즉, 소망의 막두께의 표면 Si층을 얻기 위해서는, 희생산화 내지는 에피택셜성장 처리가 필수불가결했다. 이러한 처리는, 이들 처리고유의 악영향에 의한 막두께 불균일의 문제점이 있다.
또, SIMOX는 파이프라고 불리는 산화 Si층중에서의 산화 Si불량영역이 형성될 수 있다는 것이 보고되고 있다. 이 현상의 원인의 하나로서는, 이온주입시층에 도입되는 먼지 등의 이물을 생각할 수 있다. 파이프가 존재하는 부분에서는 활성층과 밑에 있는 기판 사이의 누설전류에 의해 소자특성의 열화가 발생할 수 있다.
SIMOX방법은 상기한 바와 같이 통상의 반도체프로세스에서 사용하는 이온주입량 보다도 많은 양의 이온주입량이 사용되기 때문에, 전용의 장치가 개발되어도 여전히 이온주입시간은 같다. 이온주입은 예를 들면, 소정의 전류량의 이온빔을 래스터주사해서, 또는 이온빔을 확대해서 행해지기 때문에, 웨이퍼의 대면적하에 따라서, 주입시간의 증대가 필요하게 된다. 또, 대면적웨이퍼의 고온열처리에서는, 웨이퍼내의 불균일한 온도분포에 의한 슬립의 발생 등의 문제가 더욱 심해지는 것이 지적되고 있다. SIMOX법에서는 1320℃와 같은 통상의 Si반도체프로세스에서도 관찰되지 않는 예외적인 고온에서의 열처리가 필수이므로, 고효율의 장치가 실현되지 않는한 불균일한 온도분포의 문제점은 더욱 심해지고 있다.
또, 상기와 같은 종래의 SOI의 형성방법과는 별도로, 최근, 단결정 Si기판을 열산화한 별도의 단결정 Si기판에 결합하여, SOI구조를 형성하는 방법이 제안되어 있다. 이 방법은 소자를 위한 활성층을 균일하게 박막화할 필요가 있다. 즉, 수백 ㎛나 되는 두께의 단결정 Si기판을 수 ㎛ 이하로 박막화할 필요가 있다. 이들 단결정 Si층의 박막화에는 이하와 같이 3종류의 방법이 있다. 즉, (1)연마, (2)국소플라즈마에칭, 및 (3)선택에칭, 상기 (1)의 연마법에서는 균일하게 박막화하는 것이 곤란하다. 특히, 서브 ㎛정도의 박막화는, 막두께의 평균 편차가 수십 %나 되어 실용불가능하다. 또, 이 문제는 대구경의 웨이퍼에 대해서는 더욱 현저해지게 된다.
상기 (2)의 방법은, 예를 들면 상기 (1)의 방법과 조합해서 사용한다. 즉, 미리 1~3㎛정도까지 상기 (1)의 연마에 의한 방법으로 박막화한 후, 막두께분포를 다점측정하여 구한다. 그후 이 막두께분포에 의거해서, 해당막에 직경 수 mm의 SF6입자의 플라즈마를 주사하는 에칭을 행해서, 소망의 막두께까지 박막화한다. 이 방법에서는 막두께분포를 ±10mm 이하로 할 수 있는 것이 보고되어 있다. 그러나, 이 방법에 있어서는, 플라즈마에칭할때에 기판상에 입자형태의 이물이 있으면, 이 이물이 에칭마스크가 되기 때문에 기판상에 돌기가 형성되어 버린다고 하는 문제가 수반된다.
또, 에칭직후에는 기판 표면이 거칠기 때문에, 플라즈마에칭종료후에 표면상에 접촉연마를 행할 필요가 있으나, 이 작업은 그 작업 시간의 면에서만 제어되므로, 연마에 의한 막두께의 편차의 문제점이 재차 발생한다. 또, 연마에서는 콜로이드질 실리카 등의 연마제가 직접적으로 활성층이 되는 층을 스치므로, 연마에 의한 파쇄층의 형성 및/또는 가공변형층의 발생도 염려된다. 또, 웨이퍼가 대면적화된 경우에는 웨이퍼표면적의 증대에 비례해서, 플라즈마에칭시간이 증대하기 때문에, 프로세스의 쓰루풋의 현저한 저하도 염려된다.
상기 (3)의 방법은 미리 박막화해야할 기판에 대해 선택에칭가능한 1층 이상을 지닌 막구성을 사용하는 방법이다. 예를 들면, P형 기판상에 붕소를 1019/㎤ 이상의 농도로 함유한 P+-Si박층과 P형 Si박층을 에피택셜성장에 의해 순차 적층하여 제1기판으로 한다. 다음에, 이것을 산화막 등의 절연층을 개재해서, 제2기판과 결합시킨 후, 제1기판의 이면을, 연삭, 연마에 의해 미리 충분히 얇게 해둔다. 그후, 위쪽의 P형층의 선택에칭에 의해서, P+층을 노출하고, 또 P+층의 선택에칭에 의해서 P형 기판을 노출시켜, SOI구조를 완성시키는 것이다. 이 방법은 마스자라의 보고서에 상세히 기재되어 있다(W.P.Maszara, (J.Electrochem. Soc., Vol. 138, 341(1991)).
선택에칭법은 균일한 박막화에 유효하다고 되어 있으나, 이하와 같은 결점이 수반된다. 즉 선택에칭비가 고작해야 102으로 낮아 충분하지 않다.
에칭후의 표면이 거칠기 나쁘기 때문에, 에칭후에 접촉연마에 의해 표면을 평활하게 할 필요가 있다. 그러나, 연마에 의해, 막두께가 감소하는 동시에, 막두께 균일성도 열화하기 쉽다. 특히, 연마작업은 그 작업시간에 따라서 제어되나, 연마속도가 시간에 따라 상당히 다를 수 있기 때문에, 연마작업의 엄격한 제어가 곤란하게 된다. 따라서, 이러한 문제는 100nm와 같은 극박 SOI층의 형성에 있어서 무시할 수 없게 된다.
이온 주입 및 고농도로 B가 도프된 Si층의 에피택셜성장 또는 헤테로에피택셜성장 등의 막형성법을 사용하고 있기 때문에 생성된 SOI층의 결정성이 나쁘다. 또, 기판의 피결합면의 평활성도 통상의 Si웨이퍼보다도 열등하다(C.Harendt, et al., J.Elect. Mater. vol.20, 26791991), H.Baumgart, et al., Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-733(1991), C.E.Hunt, Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-696(1991)). 또, 선택에칭의 선택성은 기판내에 함유된 붕소 등의 불순물의 농도차와 그 기판의 깊이방향을 따른 불순물의 농도 프로파일의 급준성에 크게 의존하고 있다고 하는 문제가 있다. 따라서, 층간의 접합강도를 높이기 위한 고온의 접합어니일링이나, SOI층의 결정성을 향상시키기 위하여 고온의 에피택셜성장을 행하거나 하면, 불순물농도의 깊이방향분포가 확장되어, 에칭의 선택성이 열화된다. 즉, 에칭의 선택비의 향상과 결정성 및 접합강도의 향상과의 양립은 곤란했다.
이러한 상황하에서, 본 발명의 발명자들을 일본국 특개평 5-21338호 공보에 있어서 반도체 물품의 신규한 제조방법을 제안한 바 있다. 이 방법에 의하면, 다공질 단결정 반도체영역상에 비다공질 단결정 반도체영역을 배열하고, 상기 다공질 단결정 반도체영역의 대응하는 표면에 절연재료를 지닌 물질의 표면을 결합하고, 이어서 상기 다공질 단결정 반도체영역을 에칭에 의헤 제거함으로써 물품을 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또, 본 발명의 발명자인 T.요네하라 등은, 막두께 균일성이나 결정성이 뛰어나고, 배치처리가 가능한 접합 SOI로 보고한 바 있다(T.Yonehara et al., Appl.Phys. Lett, Vol. 64, 2108(1994)). 이하, 이 접합 SOI의 제조방법을 첨부 도면인 도 3A 내지 도 3C를 참조해서 개략적으로 설명한다.
이 방법은 제1Si기판(41)상에 형성된 다공질층(42)을 선택에칭의 층으로서 사용한다. 다공질층(42)위에 비다공질 단결정 Si층(43)을 에피택셜성장한 후, 산화 Si층(45)을 개재해서 제2기판(44)과 결합시킨다(도 4A). 다음에, 제1기판을 이면으로부터 연삭함으로써 제1기판전체면에 있어서 다공질 Si층을 노출시킨다(도 4B). 노출시킨 다공질 Si는 KOH 또는 HF+H2O2등의 선택에칭액에 의해 에칭해서 제거한다(도 4C). 이때, 이 방법에서는, 다공질 Si층의 벌크 Si층(비다공질단결정 Si층)에 대한 에칭의 선택비를 10만배로 충분히 높게할 수 있으므로, 미리 다공질층상에 형성한 비다공질단결정 Si층을, 막두께를 거의 감소하는 일없이, 제2기판위에 전사하여, SOI기판을 형성할 수 있다. 따라서, SOI기판의 막두께 균일성은 에피택셜성장시에 결정된다. 사토 등의 보고에 의하면, 에피택셜성장은 통상 반도체프로세스에서 사용되는 CVD장치를 사용할 수 있으므로, 그 막두께 균일성은 예를 들면 100nm±2%이내를 실현할 수 있다. 또, 에피택셜 Si층의 결정성도 3.5×102/㎠정도로 우수한 것이 보고되었다.
종래의 선택에칭방법에서는, 전술한 바와 같이 에칭의 선택성은 기판에 함유된 불순물 간의 농도차와 기판의 깊이방향을 따른 불순물의 농도 프로파일의 급준성에 의존하고 있기 때문에, 불순물 농도분포를 확대하는 열처리의 온도(접합, 에피택셜성장, 산화 등)는 대략 800℃ 이하로 크게 제약받고 있다. 한편, 이 에칭방법에 있어서의 에칭속도는 다공질층과 벌크층과의 구조차에 의해 주로 결정되고 있기 때문에. 열처리온도의 제약은 그다지 심하지 않아, 1180℃정도의 온도를 이용할 수 있다. 예를 들면, 접합후의 열처리는, 웨이퍼끼리의 접착강도를 현저하게 높이고, 접합계면에 발생하는 공극(틈새)의 수와 크기를 감소시키는 것이 알려져 있다. 또, 다공질층과 벌크층간의 구조차에 의거한 선택에칭에서는, 다공질 Si상에 부착한 미립자가 있어도, 막두께 균일성에 악영향을 미치지 않는다.
그러나, 접합을 사용한 반도체기판은, 반드시 적어도 2매의 웨이퍼를 출발재료로서 필요로 하고, 그중 1매는 거의 대부분이 연마 및 에칭과정에서 쓸모없이 제거되어 버려지므로, 한계있는 지구의 자원을 낭비하게 된다. 즉, SOI제조방법은, 그 제어성, 막두께 균일성, 나아가서는 저비용 및 경제성을 실현할 것이 요구되고 있다.
달리 말해서, 고품질의 SOI기판의 제조방법의 요구조건에는 우수한 재현성, 동일한 웨이퍼의 반복사용을 통한 자원절약성이 향상된 레벨 및 제조비용이 저가화가 있다.
이러한 상황에서, 본 발명의 발명자들은, 일본국 특개소 7-302889호에서, 2개의 기판이 같이 접합되고, 이 접합된 기판이 다공질층에서 분리되며, 분리된 하나의 기판이 남아있는 다공질층을 제거한 후에 재사용되는 반도체기판의 제조방법을 개시하였다. 이 개시된 방법중 일예를 도 5A~5C를 참조해서 설명한다.
제1Si기판(51)의 표면층은 다공질로 이루어져서 다공질층(52)을 형성하고, 그 위에 단결정 Si층(53)이 형성된다. 상기 제1Si기판상의 단결정 Si층은 절연층(55)을 개재해서 제2Si기판(54)의 주면에 접합된다(도 5A). 그후 웨이퍼는 다공질층에서 분리된다(도 5B). 상기 제2기판 표면상의 노출된 Si층은 선택적으로 제거되어 SOI기판을 형성한다(도 5C). 제1기판(51)은 다공질층을 제거한 후에 재사용될 수 있다.
일본국 특개소 7-302889호에 개시된 상기 방법에 있어서, 기판은 비다공질층에 비해서 다공질층이 부서지기 쉬운 것을 이용해서 분리되고, 더 낮은 코스트로 반도체제조 공정에서 한번 사용된 기판의 재사용을 가능하게 한다.
일본국 특개평 8-213645호에는, 다공질 실리콘층상에, 태양전지의 광전환부분용의 반도체층을 형성시키고 다공질 실리콘층이 있는 기판을 재사용하기 위해 후에 다공질층에서 실리콘층을 분리시키는 공정에 대하여 개시되어 있다.
한편, 일본국 특개평 5-211128호에는, 그러한 다공질 실리콘층을 사용하지 않고 기판을 분리시키는 다른 공정에 대하여 개시되어 있다. 이 공정에서는, 이온 주입에 의해 실리콘기판에 기포층을 형성하고, 열처리하면 기포층에서 결정재배열 및 기포응집이 발생하여, 실리콘기판의 표면영역(박형 반도체막)이 기포층에서 벗겨지게 된다. 이 개시에서, 박형 반도체막이란 현재 주입된 이온이 전혀 없거나 거의 없는 벌트 Si의 최외영역을 의미한다. 그렇지만, 벌크 Si웨이퍼에는 플로우 패턴(flow pattern)결함(T.Abe:Extended Abst. Electrochem.Soc. Spring Meeting, Vol.95-1, pp.596(May, 1995)) 및 결정고유입자(H.Yamamoto:Problems in Large Diameter Silicon Wafer, 23th Vltra Clean Jechnolagy collage(Auguet, 1996)) 등의 고유결함이 있는 것으로 알려져 있다. 그러므로, 박형 반도체막은 반드시 플로우 패턴결함 또는 결정고유입자를 가지고 있다.
만약 플로우 패턴이나 결정고유입자가 없이 실리콘기판으로부터 반도체막을 분리시킬 수 있다면, 다공질실리콘을 사용하는 상기의 공정과 달리 저가로 실제로 유용한 반도체재료를 제공할 수 있다. 상기 문제에 대한 포괄적인 연구 끝에 본 발명을 달성했다.
본 발명의 목적은 반도체물품의 재료로써 기판의 일부가 재사용되는 2개의 기판을 접합하는 공정으로 이루어진 반도체물품의 제조방법을 제공하는 것이다.
도 1A, 1B, 1C, 1D 및 1E는 본 발명의 실시예 1의 방법을 설명하기 위한 개략적 단면도
도 2A, 2B, 2C, 2D 및 2E는 본 발명의 실시예 2의 방법을 설명하기 위한 개략적 단면도
도 3A, 3B, 3C는 본 발명의 실시예 3의 방법을 설명하기 위한 개략적 단면도
도 4A, 4B, 4C는 종래 기술의 방법을 설명하기 위한 개략적 단면도
도 5A, 5B, 5C는 종래 기술의 방법을 설명하기 위한 개략적단면도
*도면의 주요부분에 대한 부호의 설명*
11:단결정 Si기판
12,24,33,36:비다공질층(비다공질 박막)
13:SiO2층14,22:이온축적층
15:제2기판21:기판
23:SiO2층24:비다공질층
25:절연층31:제1기판
32,35:다공질층34,37:SiO2층
38,39:제2기판
본 발명의 일양상에 따르면, 실리콘기판, 이 실리콘기판상에 형성된 비다공질 반도체층, 상기 실리콘기판 및 비다공질 반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질 반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거하는 단계로 이루어진 반도체물품의 제조방법을 제공한다.
본 발명의 또 다른 양상에 따르면, 실리콘기판, 이 실리콘기판에 형성된 비다공질 반도체층, 상기 실리콘기판 및 비다공질 반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질 반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거하는 단계와, 상기 남아 있는 이온주입층을 제거한 후에 상기 제1기판을 제1기판재로써 재사용하는 단계로 이루어진 반도체물품의 제조방법을 제공하는 것이다.
본 발명의 또 다른 양상에 따르면, 실리콘기판, 이 실리콘기판에 형성된 비다공질반도체층, 상기 실리콘기판 및 비다공질 반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질 반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거한 후에, 상기 제1기판을 제2기판재로써 재사용하는 단계로 이루어진 것을 특징으로 하는 반도체물품의 제조방법을 제공하는 것이다.
반도체물품의 제조방법에 있어서, 제1기판은 접착을 위한 비다공질 반도체층을 가지고, 비다공질 반도체층은 바람직하게는 에피택셜 반도체층으로 구성된다. 이 비다공질 반도체층에 의해, 플로우패턴의 결함이나 상술한 실리콘웨이퍼에 고유한 결정에서 비롯되는 입자가 없는 고품질의 반도체물품을 제공할 수 있다. 비다공질 반도체층은 전기전도성 형태 및 불순물 농도에 있어서 쉽게 제어될 수 있기 때문에, 본 발명에 의한 반도체물품의 제조방법은 여러 가지 요구조건을 만족시키고, 다양한 사용에 적용가능하다.
제1기판과 제2기판을 접합해서 얻어지는 다층구조는 이온주입층에서 분리되고, 제1기판의 남아있는 실리콘기판은 제1기판 또는 제2기판의 구성부재로서 재사용할 수 있으며, 이것은 자원절약과 원가절감면에서 유리하다.
본 발명은 생산성, 제어성 및 절연기판으로 이루어진 제2기판상에 높은 결정성을 가지는 단결정 반도체층을 형성하기 위한 비용이 낮은 것 등에 우수한 반도체물품을 제조하는 방법에 관한 것이다.
이하 실시예를 참조하여 본 발명에 대하여 설명한다. 본 발명은 본 발명의 목적을 달성하는 데에 제공된 본 발명에 한정되지 않는다.
[이온 주입층]
단결정 실리콘기판으로 헬륨이온이나 수소이온을 주입함으로써 기판의 주입 영역에 직경이 수십 나노미터인 미소 공동(micro-cavity)이 1016~1017/㎠의 높은 미소공동 밀도로 형성된다. 이에 의해, 실리콘기판은 다공질층과 같은 구조를 갖게 된다. 본 발명의 이온주입에 사용되는 이온은 희가스성분, 수소, 질소 이온들중 하나를 선택한다. 본 발명에서는, 실리콘기판과 실리콘기판상에 제공된 비다공질층 중 적어도 한곳에 이온주입층을 형성시키거나, 또는 그 사이의 계면에 형성시켜도 좋다. 2층 이상의 이온주입층을 형성하여도 좋다. 이온주입층의 1회분 이온주입은, 제1기판과 제2기판의 접합에 의해 형성된 다층구조의 층분리를 고려하여 1015~1017/㎠의 범위내가 바람직하다. 이온주입층의 두께는 가속전압에 의존하며, 일반적으로 500mA° 이하이지만, 다층구조의 층분리 후 제2기판상의 비다공질 반도체층 두께의 균일성을 고려하여 200mA°이하로 하는 것이 바람직하다. 주입층에 있어서, 주입된 이온의 농도는 층두께의 경향에 따라 분포한다. 다층구조의 층분리는 가장 높은 이온농도 평면레벨을 따라 일어나는 경향이 있다.
[비다공질반도체층]
본 발명에 있어서의 비다공질반도체층은 단결정 Si, 다결정 Si, 비결정 Si, 그리고 GaAs, InP, GaAsP, GaAlAs, InAs, AlGaSb, InGaAs, ZnS, CdSe, CaTe, SiGe 등과 같은 화합물 반도체중 1종의 물질을 선택하여 형성하는 것이 바람직하다. 비다공질 반도체층 안으로, 미리 FET(전계 효과트랜지스터) 등의 반도체소자를 일체화하여도 좋다.
[제1기판]
본 발명에 있어서 제1기판은 실리콘기판과, 이 실리콘기판상에 형성된 비다공질반도체층과, 실리콘기판과 비다공질반도체층 중 적어도 하나에 형성된 이온주입층으로 구성되는 기판이다. 그러므로, 제1기판으로는, 실리콘기판에 형성된 이온주입층과 비다공질반도체층이 있는 실리콘기판으로 이루어진 기판 뿐만 아니라 그 외에 질화막이나 산소막 등의 절연층이 있는 기판, 에피택셜 반도체층과 실리콘 기판상에 형성된 절연층과 차후 실리콘기판 안으로의 이온주입에 의해 형성된 이온 주입층을 가지는 기판, 실리콘기판상에 형성된 비다공질반도체층과 차후 이온주입에 의해 형성된 이온주입층을 가지는 기판, 그 밖의 가핀이 포함된다.
실리콘기판상의 비다공질 반도체층을 감압 CVD, 플라즈마 CVD, 광 CVD, MOCVD(metal organic CVD), 스퍼터법(바이어스 스퍼터법 포함), 분자살 에피택셜성장, 액상성장 등의 CVD, 또는 비슷한 방법에 의해 형성하여도 좋다.
[제2기판]
비다공질 반도체층이 옮겨질 제2기판에는 단결정실리콘기판 등의 반도체기판, 산화막(열산화막 포함)이나 질화막 등의 절연막이 있는 기판 석영(silica glass)기판이나 유리기판 등의 광투과성기판, 금속기판, 알루미나와 같은 절연기판, 및 그외의 기판이 포함된다. 제2기판은 반도체 물품의 응용분야에 따라 적당한 것을 선택한다.
[접합]
본 발명에 있어서의 상기 언급한 제1기판을 제2기판에 접합하여 내부에 비다공질반도체층이 있는 다층구조를 얻는다. 내부에 비다공질반도체층이 있는 다층구조는, 본 발명에 있어서, 제1기판의 비다공질반도체층이 제2기판과 직접 적합되는 구조 뿐만 아니라 비다공질 반도체층면의 표면상에 형성된 산화막, 질화막 등이 제2기판에 접합되는 구조 또는 포함한다. 즉, 내부에 비다공질반도체층이 있는 구조란, 비다공질반도체층이 다층구조의 다공질실리콘층 내부에 놓여져 있는 다층구조를 의미한다.
제1기판과 제2기판은 함께 접합시킬 수 있는데, 예를 들면, 실온에서 양쪽의 접합면을 평평하게 하고 서로 밀착시킴으로써 함께 접합시킬 수 있다. 더 강하게 접합하도록 하려면 양극접합, 가압 또는 열처리 등을 이용하여도 좋다.
[다층구조의 층분리]
본 발명에 있어서 다층구조는 이온주입층에서 분리된다. 이온주입층은 그 안에 미소공동이나 미세한 기포가 있어서, 다른 영역에 비해 쪼개지기 쉽다. 그러므로 이 쪼개지기 쉬운 성질을 이용하면 효과적으로 분리를 행할 수 있다. 구체적으로는, 이온이 주입된 층에 외력을 가함으로써 분리를 행할 수 있다. 다른 방법으로는 이온주입층의 다공질 부분의 증속산화를 이용함으로써 웨이퍼의 주변부에서 내부영역까지 이온주입층을 산화시킴으로써 층의 체적팽창을 야기시켜 그 결과 팽창력에 의해서 층분리가 일어나도록 하는 방법의 분리를 행할 수 있다.
이온주입층은 비다공질층을 가진 주변부에도 또한 형성되어 있다. 이온주입층의 주변부 또는 단부는 접합전이나 후에 떼어내어야 한다. 접합된 기판들이 산화될 때, 넓은 표면영역의 구멍에 의해 증속되는 산화반응은 이온주입층의 주변에서부터 진행할 것이다. SiO2에 대하여 Si의 산화는 2.27의 계수로 체적이 증가한다. 그러므로, 56% 이하의 다공성에서, 산화된 이온주입층의 체적이 증가할 것이다. 산화의 정도는 주변부에서 내부로 감에 따라 점차적으로 더 작아져 산화된 주변부의 이온주입층에서 체적팽창이 더 크게 일어나는데, 이것은 마치 웨이퍼의 단부에서 이온주입층으로 쐐기를 박은 것과 같은 효과가 있다. 이에 의해, 이온주입층에 내부압력이 가해져 이온주입층에서 층분리가 일어난다. 웨이퍼의 주변부에서는 산화반응이 균일하게 진행되기 때문에, 웨이퍼의 주변에서부터 균일하게 분리가 일어나서 다층구조를 분리시킨다. 이 방법에 의해, 웨이퍼는, Si-IC공정의 통상단계인 산화를 이용함으로써 만족하게 통제하여 웨이퍼를 균일하게 분리할 수 있다.
다층구조는 또한 열을 가함으로써 쪼개지기 쉬운 이온주입층에 열응력을 발생시켜 층을 분리시킬 수도 있다.
다층구조는 또한, 의도하는 층만 가열시킬 수 있는 레이저를 사용하여 다층구조전체를 가열하지 않고 부분적으로 가열하여 층을 분리시킬 수도 있다. 그러므로 다공질 이온주입층이나 부분가열된 그 부근에서 흡수되는 레이저빔을 사용하여 분리를 행할 수 있다.
다층구조는 또한 다공질 이온주입층이나 그 주변을, 전류를 가하여 재빨리 가열시킴으로써 층을 분리시킬 수 있다.
[다공질층의 제거]
제1기판과 제2기판의 접합에 의해 얻은 다층구조의 이온주입층에서 층을 분리시킨 후에, 기판상에 남아 있는 이온주입층은, 이온주입층의 넓은 표면영역상에서 기계적으로 낮은 강도를 이용하여 선택적으로 제거할 수 있다. 선택적 제거방법으로는 연마나 연삭 등과 같은 기계적인 방법, 에칭액을 사용한 화학적에칭방법, 반응성 이온 에칭 등의 이온에칭방법이 있다.
비다공질박막이 단결정 Si일 때, 이온주입층은 통상의 Si에칭액, 불산용액, 알코올과 과산화수소용액의 적어도 하나와 불산용액을 혼합한 혼합액, 완충불산용액, 알코올과 과산화수소용액의 적어도 하나와 완충불산용액을 혼합한 혼합액 중 적어도 1종류를 사용해서 선택적으로 에칭할 수 있다. 비다공질 반도체층은 화합물반도체로 이루어져 있기 때문에, 이 화합물반도체보다 빠른 속도로 Si를 에칭할 수 있는 에칭용액을 사용하여 에칭할 수 있다.
이하 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
[실시예]
[실시예 1]
도 1A 내지 도 1E는 본 발명의 실시예 1의 단계를 도시한 개략단면도이다.
먼저, 단결정 Si의 제1기판(11)의 주요 표면상에서, 적어도 1층의 비다공질층(12)을 형성한다(도 1A). 단결정 Si기판(11)은, 제조된 SOI기판의 주변이 비다공질층(12)에 의존하기 때문에 비지정 저항의 웨이퍼 또는 재생웨이퍼이어도 좋다. 또한, SiO2층(13)을 최외층으로서 형성하여도 좋다. 이 SiO2층은 활성층으로부터 접합계면을 떨어뜨리도록 하여도 좋다.
희가스성분, 수소, 질소 중 적어도 1종의 원소를 사용하여 제1기판의 주요표면에서부터 이온을 주입한다(도 1B). 제1단결정기판(11)과 비다공질층(12)사이의 계면부근 또는 비다공질층(12)에 이온주입층(14)을 형성하는 것이 바람직하다.
제1반도체기판의 표면을 제1기판의 표면과 밀착시키는데, 예를 들면, 실온에서 밀착시킨다(도 1C).
단결정 Si를 축적시킬 경우에는, 단결정 Si의 표면을 열산화 등의 방법으로 접합하기 전에 산화시키는 것이 바람직하다. 도 1C에서, 제2기판과 제1기판을 내부에 절연층(13)을 개재하여 함께 접합된다. 이 절연층(13)은 비다공질박막(12)이 Si로 이루어져 있지 않거나, 제2기판이 Si로 이루어져 있지 않는 경우에는 개재하지 않아도 좋다.
접합시에는 절연성의 박막을 개재하여 3매 겹쳐서 접합시키는 것도 가능하다.
다음에는 이온축적층(14)에서 기판이 분리된다(도 1D). 분리방법으로는, 가압, 감압, 시어링(Shearing), 쐐기박기 등의 외력을 가하거나, 열을 가하거나 주변부로부터 산화시킴으로써 다공질 Si의 팽창에 의한 내압을 가하거나, 펄스가열에 의해 열적응력을 가하거나, 연화(Softening) 등이 있지만 이것에 한정되지는 않는다.
분리된 기판으로부터, 상기 언급한 방법에 의해 각각 선택적으로 이온축적층(14)을 제거한다.
도 1E는 본 발명에 의해, 제조된 반도체물품을 도시한 것이다. 제2기판(15)에는 박형의 단결정 Si막과 같은 비다공질박막(12)이 웨이퍼 전역에 걸쳐 균일하게 형성되어 있다. 절연층(13)을 개재하여 제1기판에 제2기판을 접합하는 단계를 통해 제조된 반도체물품은 절연된 전자소자의 제조라는 점에서 유용하다.
기판(11)은 제1단결정 Si기판(11), 또는 제2기판(15)로서 재사용할 수 있다. 남아 있는 이온축적층(14)을 제거한 후 단결정 Si기판(11)의 표면이 허용할 수 없을 정도로 거친 경우에는, 표면평탄화를 행한 후 기판을 재사용한다.
제1단결정 Si기판(11)으로서 재사용하는 경우, 층분리에 의해 두께가 감소되었기 때문에, 표면처리에는 에피택셜층이 보충된다. 이에 의해, 웨이퍼두께의 감소없이 반영구적으로 기판을 사용할 수 있다.
[실시예 2]
도 2A 내지 도 2E는 본 발명의 실시예 1의 단계를 도시한 개략단면도이다.
제1단결정 Si기판을 준비한다. 희가스성분, 수소, 질소중 적어도 1종을 사용하여 제1기판의 주요면으로부터 이온을 주입하여 내부에 이온축적층(22)을 형성한다(도 2A). SiO2층(23)은 이온주입으로 인해 표면이 거칠어지는 것을 방지하기 위하여 이온주입전에 형성하는 것이 바람직하다. SiO2층(23)을 제거한 후, 적어도 1층의 비다공질층(24)을 주요면에 형성한다(도 2B).
제2기판(15)면을, 예를 들면, 실온에서 제1기판면과 밀착시킨다(도 2C).
단결정 Si를 축적시킬 경우에는, 단결정 Si의 표면을 열산화 등의 방법으로 접합하기 전에 산화시키는 것이 바람직하다. 도 2C에서, 제2기판과 제1기판은 내부에 절연층(25)을 개재하여 함께 접합된다. 이 절연층(25)은, 비다공질박막(24)이 Si로 이루어져 있지 않거나, 제2기판이 Si로 이루어져 있지 않는 경우에는 개재하지 않아도 좋다.
접합시에는 절연성의 박판을 개재하여 3매 겹쳐서 접합시키는 것도 가능하다.
다음에는 이온축적층(22)에서 기판이 분리된다(도 2D).
분리된 기판으로부터, 각각 선택적으로 이온축적층(14)을 제거한다.
도 2E는 본 발명에 의해 제조된 반도체물품을 도시한 것이다. 제2기판(26)에는, 박형의 단결정 Si막과 같은 비다공질박막(24)이 웨이퍼 전역에 걸쳐 균일하게 형성되어 있다. 절연층(25)을 개재하여 제1기판에 제2기판을 접합하는 단계를 통해 제조된 반도체물품은 절연된 전자소자의 제조라는 점에서 유용하다.
기판(21)은 제1단결정 Si기판(21), 또는 제2기판(26)로서 재사용할 수 있다. 남아 있는 이온축적층(22)을 제거한 후 단결정 Si기판(21)의 표면이 허용할 수 없을 정도로 거친 경우에는, 표면평탄화를 행한 후 기판을 재사용한다.
[실시예 3]
도 3A 내지 도 3C는 본 발명의 실시예 3의 단계를 도시한 개략단면도이다.
도 3A 내지 도 3C에서 보는 바와 같이, 2매의 제2기판을 사용하여 실시예 1과 실시예 2에서처럼 제1기판의 양쪽면을 실시함으로써 2매의 반도체기판을 동시에 제조한다.
도 3A 내지 도 3C에서, (31)은 제1기판, (32)와 (35)는 다공질층, (33)과 (36)은 비다공질막, (34)와 (37)은 SiO2층, (38)과 (39)는 제2기판이다. 도 3A는 양쪽면을 실시예 1에서와 같이 실시한 제1기판(31)과 이 제1기판(31)면에 접합된 제2기판(38,39)을 동시에 도면이다. 도 3B는 실시예 1과 동일한 방법으로 다공질층(32),(35)을 분리한 후의 상태를 도시한 도면이다. 도 3C는 다공질층(32),(35)를 제거한 후의 상태를 도시한 도면이다.
기판(21)은 제1단결정 Si기판(31), 또는 제2기판(38)(또는 (39))로서 재사용할 수 있다. 남아 있는 이온축적층(21)을 제거한 후 단결정 Si기판(21)의 표면이 허용할 수 없을 정도로 거친 경우에는, 표면평탄화를 행한 후 기판을 재사용한다.
지지기판(38),(39)은 서로 달라도 되고, 비다공질 박막(33)(36)도 서로 달라도 된다. 절연층(34),(7)은 제거해도 된다.
본 발명을 다음예를 참조해서 구체적으로 설명한다.
[예 1]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.30㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층이 열산화에 의해 200nm의 두께로 형성되었다. 그리고 H+가 40KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
SiO2층의 표면은 다른 Si기판(제2기판)의 표면과 접촉하게 되고, 접합된 기판은 600℃에서 어니일링처리되었다. 어닐일링처리에 의해, 접합된 기판은 이온주입층의 다공질구조 때문에 이온주입의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물에 의해 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어, 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
비다공질 단결정 Si는 극히 천천히 에칭되기 때문에 그 막두께의 감소는 실제로 무시할 수 있다(약 수십 옹스트롬).
따라서, Si산화막상에 0.2㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었으며, 층두께의 균일성은 201nm±16nm이었다.
단결정 Si층이 전시된 기판은 수소분위기에서 1시간 동안 1100℃에서 열처리되었다. 표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
제1기판으로서의 재사용을 위해, 에피택셜층 성장에 의해 웨이퍼두께의 감소가 보충되었다. 따라서 이 기판은 반영구적으로 사용할 수 있게 되었다. 2회째 이후의 사용에 있어서, 에피택셜층 성장두께는 0.30㎛이 아니고, 두께 감소분에 해당하며, 이온주입층은 에피택셜층 내부에 형성된다.
[예 2]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.50㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
그리고 H+가 50KeV에서 표면의 에피택셜층을 통해 6×1016cm-2이온 주입되었다.
에피택셜층의 표면은 500nm 두께의 SiO2층이 형성된 다른 Si기판(제2기판)의 표면과 접촉하게 되고, 접합된 기판은 550℃에서 어니일링처리되었다. 어닐일링처리에 의해, 접합된 기판은 이온주입층의 투영범위부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어, 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
비다공질 단결정 Si는 극히 천천히 에칭되기 때문에 그 막두께의 감소는 실제로 무시할 수 있다(약 수십 옹스트롬).
이 표면은 연마에 의해 평탄화되었다.
따라서, Si산화막상에 0.5㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었으며, 층두께의 균일성은 498nm±15nm이었다.
표면거칠기는 원자간격현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
제1기판으로서의 재사용을 위해, 에피택셜층성장에 의해 웨이퍼두께의 감소가 보충되었다. 따라서 이 기판은 반영구적으로 사용할 수 있게 되었다. 2회째 이후의 사용에 있어서, 에피택셜층성장두께는 0.50㎛이 아니고, 두께 감소분에 해당하며, 이온주입층은 에피택셜층 내부에 형성된다.
[예 3]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.30㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.3㎛/min
이 에피택셜 Si층의 표면에 SiO2층이 열산화에 의해 200nm의 두께로 형성되었다. 그리고 H+가 40KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
SiO2층의 표면은 500nm두께의 SiO2층이 형성된 다른 Si기판(제2기판)의 표면과 접촉하게 되고, 접합된 기판은 600℃에서 어니일링처리되었다. 어닐일링처리에 의해, 접합된 기판은 이온주입층의 투영범위부근에서 2매로 분리되게 되었다. 제2기판위에 남은 이온주입층은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
따라서, Si산화막상에 0.2㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었으며, 층두께의 균일성은 201nm±6nm이었다.
단결정 Si층이 전시된 기판은 수소분위기에서 1시간 동안 1100℃에서 열처리되었다. 표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 4]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.30㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층이 열산화에 의해 200nm의 두께로 형성되었다. 그리고 H+가 40KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
별도로, 용융석영기판(제2기판)이 준비되었다. 제1기판의 SiO2층의 표면과 용융석영기판의 표면이 플라즈마처리를 받았고 물로 세정되었다. 양 표면은 서로 접촉되었고, 접합된 기판은 600℃에서 어니일링처리되었다. 어닐일링처리에 의해, 접합된 기판은 이온주입층의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 이온주입층의 다공질구조 때문에 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
따라서, 투명석영기판에 0.2㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었고, 층두께의 균일성은 201nm±16nm이었다.
단결정 Si층이 전시된 기판은 수소분위기에서 1시간 동안 1100℃에서 열처리되었다. 표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 5]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.50㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층이 열산화에 의해 200nm의 두께로 형성되었다. 그리고 H+가 40KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
별도로, 사파이어기판(제2기판)이 준비되었다. 제1기판의 SiO2층의 표면은 용융석영기판의 표면이 플라즈마처리를 받았고 물로 세정하였다. 양 표면은 서로 접촉되었고, 접합된 기판은 600℃에서 어니일링처리되었다. 어니일링처리에 의해, 접합된 기판은 이온주입의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 이온주입층의 다공질구조 때문에 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
에칭된 표면은 연마에 의해 평탄화되었다.
따라서, 사파이어기판상에 0.4㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었고, 층두께의 균일성은 402nm±12nm이었다.
표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 6]
단결정 Si기판(제1기판)상에 단결정 Si가 아래의 성장조건하에서 CVD(화학증착)에 의해 0.50㎛의 두께로 에피택셜 성장했다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층이 열산화에 의해 200nm의 두께로 형성되었다. 그리고 H+가 40KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
별도로, 유리기판(제2기판)이 준비되었다. 제1기판의 SiO2층의 표면과 용융석영기판의 표면이 플라즈마처리를 받았고 물로 세정하였다. 양 표면은 서로 접촉되었고, 접합된 기판은 600℃에서 어니일링처리되었다. 어니일링처리에 의해, 접합된 기판은 이온주입의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 이온주입층의 다공질구조 때문에 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 Si가 에칭되지 않은 채로 남게 되었다.
에칭된 표면은 연마에 의해 평탄화되었다.
따라서, 투명유리기판상에 0.5㎛두께의 단결정 Si층이 형성되었다. 형성된 단결정 Si층의 두께는 전체층에 걸쳐 100점에서 측정되었고, 층두께의 균일성은 501nm±15nm이었다.
표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.2nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 7]
단결정 Si기판(제1기판)상에 단결정 GaAs가 아래의 성장조건하에서 MOCVD(금속유기화학증착)에 의해 0.50㎛의 두께로 에피택셜 성장했다.
소스가스:TMG/AsH3/H2
가스압력:80Torr
온도:700℃
이 GaAs층의 표면상에 SiO2층이 50nm의 두께로 형성되었다. 그리고 H+가 60KeV에서 표면의 SiO2층을 통해서 5×1015cm-2이온 주입되었다.
제1기판의 SiO2층의 표면은 다른 Si기판(제2기판)의 표면과 접촉하게 되었고, 접합된 기판은 600℃에서 어니일링처리되었다. 어니일링처리에 의해, 접합된 기판은 이온주입의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 이온주입층의 다공질구조 때문에 거칠었다. 제2기판의 표면은 에틸렌디아민, 피로카테콜, 물의 혼합물(혼합비율=17㎖:3g:3㎖)에 의해 110℃에서 선택적으로 에칭되었다. 그에 의해 이온주입층과 잔여 제1Si기판은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 GaAs가 에칭되지 않은 채로 남게 되었다.
따라서, Si기판상에 0.54㎛두께의 단결정 GaAs층이 형성되었다. 형성된 단결정 GaAs층의 두께는 전체층에 걸쳐 100점에서 측정되었고, 층두께의 균일성은 504nm±16nm이었다.
표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.3nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 8]
단결정 Si기판(제1기판)상에 단결정 InP가 MOCVD(금속유기화학증착)에 의해 0.7㎛의 두께로 에피택셜 성장했다.
이 InP층의 표면상에 SiO2층이 50nm 두께로 형성되었다. 그리고 H+가 80KeV에서 표면의 SiO2층을 통해서 5×1016cm-2이온 주입되었다.
제1기판의 SiO2층의 표면은 다른 Si기판(제2기판)의 표면과 접촉하게 되었고, 접합된 기판은 600℃에서 어니일링처리되었다. 어니일링처리에 의해, 접합된 기판은 이온주입의 투영범위 부근에서 2매로 분리되게 되었다. 분리된 기판의 표면은 이온주입층의 다공질구조 때문에 거칠었다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 교반함으로써 선택적으로 에칭되었다. 그에 의해 이온주입층과 잔여 제1Si기판은 완전히 에칭되어 제거되었고, 에칭스톱재료로서 단결정 InP가 에칭되지 않은 채로 남게 되었다.
따라서, Si기판상에 0.5㎛두께의 단결정 InP층이 형성되었다. 형성된 단결정 InP층의 두께는 전체층에 걸쳐 100점에서 측정되었고, 층두께의 균일성은 704nm±23nm이었다.
표면거칠기는 원자간격 현미경에 의해 측정한 바, 50㎛평방영역에 대한 평균 2승 거칠기로 약 0.3nm이었다. 이것은 시판되고 있는 Si웨이퍼와 같은 수준이다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되지 않아, 우수한 결정성이 유지되고 있음을 확인했다.
제1기판상에 남은 이온주입층도 49% 불산과 30% 과산화수소수의 혼합물을, 교반함으로써 선택적으로 에칭되었다. 그후, 이 기판은 수소어니일링과 표면연마 등의 표면처리를 받았다. 그에 의해 이 기판은 제1기판 또는 제2기판으로서 재사용할 수 있었다.
[예 9]
단결정 Si기판(제1기판)에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 He+는 5×1016cm-2의 적량에 80KeV로 SiO2층 표면을 개재하여 주입되어 있다.
이 SiO2층의 표면은 다른 Si기판(제2기판)과 밀착되고, 600℃로 어니일링된다. 어니일링함으로써, 접합된 기판은 이온주입의 투영범위 둘레에 2개 시트로 분리되어 진다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si층의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±6nm임을 알 수 있다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용될 수 있다.
[예 10]
단결정 Si기판(제1기판)에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에 SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2층 표면을 개재하여 주입되어 있다.
SiO2층의 표면은 다른 Si기판(제2기판)의 표면과 밀착되어 있다.
제1기판의 반대면으로부터 산화막을 제거한 후에, 웨이퍼의 전체표면은 제1기판측면으로부터 CO2레이저로 조사된다. 이 CO2레이저는 급격한 온도상승을 일으키는 접합공유면에서 200nm두께의 SiO2층에 의해서 흡수되고, 접합된 기판은 열응력에 의해서 이온주입의 투영범위 둘레에서 2개의 시트로 분리되어 진다. 이 레이저빔은 맥동성이 연속되는 것이다.
제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 의해서 교반하면서 선택적으로 에칭된다.
그로써, 단결정 Si층은 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어진다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si층의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께·균일성은 201nm±6nm 확인하게 될 것이다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 11]
단결정 Si기판(제1기판)에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Deposition)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2표면층을 개재하여 주입되어 있다.
이 SiO2층의 표면은 다른 Si기판(제2기판)과 밀착된다. 접합된 웨이퍼의 끝표면을 에칭함으로써, SiO2층의 끝과 에피택셜층의 끝은 벗겨지고 이온주입층의 끝은 드러나게 된다.
접합된 웨이퍼는 1000℃에서 열산화를 행하게 된다. 그로써 접합된 2개의 기판은 이온주입층에서 10시간에 완전히 분리되어 진다. 이 부착된 면은 웨이퍼의 주변부에서 SiO2로 변환되고 중심부는 거의 변화되지 않는 것을 확인할 수 있다.
제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물을 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si층의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±6nm임을 알 수 있다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 12]
단결정 Si기판(제1기판)에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2표면층을 개재하여 주입되어 있다.
다른 Si기판(제2기판)은 따로 따로 설치되어 있다. 제1기판의 SiO2층의 표면과 제2기판의 표면은 플라즈마처리 되어 있고, 물로 세척되어 있다. 양표면 모두는 밀착하게 되고, 접합된 기판은 1시간동안 300℃로 열처리되어 기판의 접합 강도를 증가시킨다. 주변에서부터 접합된 기판으로 끼워넣음으로써, 접합된 기판은 이온주입의 투영영역둘레에서 2개의 시트로 분리된다. 이 분리된 기판의 표면은 이온주입층의 다공성 때문에 거칠다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±6nm임을 알 수 있다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 13]
단결정 Si기판(제1기판)에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2표면층을 개재하여 주입되어 있다.
다른 Si기판(제2기판)은 따로 따로 설치되어 있다. 제1기판의 SiO2층의 표면과 제2기판의 표면은 플라즈마처리되어 있고, 물로 세척되어 있다. 양표면 모두는 밀착하게 되고, 접합된 기판은 1시간동안 300℃로 열처리되어 기판의 접합 강도를 증가시킨다. 접합된 기판은 전단력을 적용함으로, 접합된 기판은 이온주입의 투영영역둘레에서 2개의 시트로 분리된다. 제2기판의 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±6nm임을 알 수 있다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
제1기판으로 재사용하기 위해, 웨이퍼 두께의 감소는 에피택셜층 성장에 의해서 보충된다. 그러므로 이 기판은 반영구적으로 재사용될 수 있다. 2번째나 이후의 사용에 있어서, 에피택셜층 두께는 0.30㎛가 아니고 두께감소에 따르고, 이 이온주입층은 에피택셜의 내부에 형성되어 있다.
[예 14]
단결정 Si기판(제1기판)에, H+가 5×1016cm-2의 적량에 10KeV로 주입된다. 동일한 표면에 단결정 Si는 아래의 성장조건하에서 CVD(Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다.
제1기판의 SiO2층의 표면은 다른 Si기판(제2기판)과 밀착되고, 이 접합된 기판은 600℃로 어니일링된다. 어니일링함으로써, 접합된 기판은 이온주입의 투영범위 둘레에 2개 시트로 분리되어 진다.
분리된 기판의 표면은 이온주입층의 다공성 때문에 거칠다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다. 더욱이 잔존하는 제1기판은 이온주입깊이 수준에 따라서 에칭시킴으로써 제거된다.
그러므로, 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±7nm임을 알 수 있다.
이 기판은 수소분위기에서 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 15]
단결정 Si기판(제1기판)의 주요면에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.50㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
성장시, 도핑가스는 n+Si/n-Si/Si의 기판구성을 얻기 위해 첨가됐다.
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 200nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2표면층을 개재하여 주입되어 있다.
이 SiO2층의 표면은 다른 Si기판(제2기판)과 밀착되고, 이 기판은 600℃로 어니일링되었다. 어니일링함으로써, 접합된 기판은 이온주입의 투영범위 둘레에 2개 시트로 분리되어 진다.
제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 매몰된 n+층을 포함한 0.2㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 201nm±6nm임을 알 수 있다.
이 기판은 수소분위기에 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 16]
단결정 Si기판(제1기판)의 주요면에, 단결정 Si는 아래의 성장조건하에서 CVD (Chemical Vapor Depositon)법에 의해서 0.30㎛의 두께로 에피택셜성장되어 있다.
소스가스:SiH2Cl2/H2
가스유량:0.5/180 l/min
가스압력:80Torr
온도:950℃
성장속도:0.30㎛/min
성장시, 도핑가스는 n+Si/n-Si/Si의 기판구성을 얻기 위해 첨가된다.
이 에피택셜 Si층의 표면에, SiO2층은 열산화에 의해 50nm의 두께로 형성되어 있다. 다음에 H+는 5×1016cm-2의 적량에 40KeV로 SiO2를 개재하여 주입되어 있다.
이 기판의 SiO2층의 표면은 표면에 500nm두께의 SiO2층을 가지는 다른 Si기판(제2기판)과 밀착되고, 이 기판은 600℃로 어니일링된다. 어니일링함으로써, 접합된 기판은 이온주입의 투영범위 둘레에 2개 시트로 분리되어 진다. 제2기판의 표면은 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택에칭되어 있다. 그로써, 단결정 Si는 에칭정지 물질로 에칭되지 않고 잔존하고, 이온주입층은 완전히 에칭되어 있다.
그러므로, 매몰된 n+층을 포함한 0.29㎛두께의 단결정 Si층은 Si산화막 위에 형성되어 있다. 형성된 단결정 Si의 두께는 전체층에서 100개의 지점에서 측정되어 있고, 두께균일성은 291nm±9nm임을 알 수 있다.
이 기판은 수소분위기에 1시간동안 1100℃로 열처리 된다. 표면조도는 원자력 현미경에 의해서 측정된 바와 같이 50㎛사각영역에 대한 평균평방조도에 대하여 약 0.2nm이었다. 이것은 상용Si웨이퍼의 수준과 동일한 수준이다.
이 Si층에서 부가적으로 입수된 결정의 단점을 발견할 수 없고, 투과전자현미경으로 횡단면을 관찰함으로써 양호한 결정성이 유지되는 것을 확인할 수 있다.
제1기판상에 잔존하는 이온주입층은 또한 49% 불산과 30% 과산화수소수의 혼합물에 의해서 교반하면서 선택적으로 에칭된다. 더욱이 이 기판은 수소어니일링과 표면연마와 같은 표면처리를 행하게 된다. 그에 의해 이 기판은 제1기판이나 제2기판으로서 재사용할 수 있다.
[예 17]
반도체물품은 예 1 내지 예 16에서와 같은 동일한 방식으로 제1기판의 양면을 처리함으로써 제공될 수 있다.
내용 없음.

Claims (34)

  1. 실리콘기판, 이 실리콘기판상에 형성된 비다공질반도체층, 상기 실리콘기판 및 비다공질반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거하는 단계로 이루어진 반도체물품의 제조방법.
  2. 실리콘기판, 이 실리콘기판에 형성된 비다공질반도체층, 상기 실리콘기판 및 비다공질 반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질 반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거하는 단계와, 상기 남아있는 이온주입층을 제거한 후에 상기 제1기판을 제1기판재로써 재사용하는 단계로 이루어진 반도체물품의 제조방법.
  3. 실리콘기판, 이 실리콘기판에 형성된 비다공질반도체층, 상기 실리콘기판 및 비다공질반도체층의 적어도 하나에 형성된 이온주입층으로 이루어진 제1기판을 제작하는 단계와, 상기 제1기판을 제2기판에 접합해서 내부에 비다공질반도체층을 가진 다층구조를 얻는 단계와, 이온주입층에서 다층구조를 분리하는 단계와, 분리된 제2기판에 남아있는 이온주입층을 제거한 후에, 상기 제1기판을 제2기판재로서 재사용하는 단계로 이루어진 것을 특징으로 하는 반도체물품의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층은 상기 실리콘 기판상에 비다공질반도체층을 형성한 후에 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층은 실리콘기판상에 비다공질반도체층을 형성하고, 비다공질반도체층상에 절연막을 형성한 후에 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층은 희가스원소, 수소 및 질소의 군으로부터 선택된 원소의 이온으로 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  7. 제6항에 있어서, 이온의 주입량은 1016~1017/㎠의 범위로 되도록 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층의 두께는 500Å 이하로 되도록 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  9. 제8항에 있어서, 상기 이온주입층의 두께는 200Å 이하로 되도록 제어되는 것을 특징으로 하는 반도체물품의 제조방법.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 다층구조는 상기 이온주입층에 외부힘을 가해서 분리되는 것을 특징으로 하는 반도체물품의 제조방법.
  11. 제10항에 있어서, 상기 외부힘은 기판면에 수직방향으로 누르거나, 기판면에 수직방향으로 잡아끌거나, 또는 전단응력을 가해서 인가되는 것을 특징으로 하는 반도체기판의 제조방법.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 다층구조는 다층구조의 가장자리에서 이온주입층을 벗겨내고, 이어서 접합된 기판을 산화하므로써 분리되는 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 다층구조는 상기 다층구조를 가열하므로써 분리되는 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제13항에 있어서, 상기 다층구조의 전체가 가열되는 것을 특징으로 하는 반도체물품의 제조방법.
  15. 제13항에 있어서, 다층구조의 일부가 가열되는 것을 특징으로 하는 반도체물품의 제조방법.
  16. 제15항에 있어서, 상기 가열을 레이저조사에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  17. 제16항에 있어서, 상기 레이저는 2산화탄소레이저인 것을 특징으로 하는 반도체물품의 제조방법.
  18. 제15항에 있어서, 상기 가열은 전류를 인가하므로써 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  19. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비다공질 반도체층은 단결정실리콘층으로 이루어지는 것을 특징으로 하는 반도체물품의 제조방법.
  20. 제19항에 있어서, 상기 단결정실리콘층은 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  21. 제19항에 있어서, 상기 제1기판은 단결정 실리콘층의 표면에 산화실리콘층을 형성하므로써 구성되는 것을 특징으로 하는 반도체물품의 제조방법.
  22. 제21항에 있어서, 상기 산화실리콘층은 열산화에 의해 형성되는 것을 특징으로 하는 반도체물품의 제조방법.
  23. 제1항 내지 제3항의 어느 한 항에 있어서, 상기 비다공질 반도체층은 화합물반도체층으로 이루어지는 것을 특징으로 하는 반도체물품의 제조방법.
  24. 제23항에 있어서, 상기 화합물 반도체는 단결정인 것을 특징으로 하는 반도체물품의 제조방법.
  25. 제1항 내지 제3항 중 어느 한 항에 있어서, 제2기판은 단결정실리콘기판인 것을 특징으로 하는 반도체물품의 제조방법.
  26. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2기판은 위에 산화막이 형성된 단결정인 것을 특징으로 하는 반도체물품의 제조방법.
  27. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2기판은 광투과성기판인 것을 특징으로 하는 반도체물품의 제조방법.
  28. 제27항에 있어서, 상기 광투과성기판은 유리기판인 것을 특징으로 하는 반도체물품의 제조방법.
  29. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판을 접합하는 단계는 상기 제1기판과 상기 제2기판을 서로 밀착시키므로써 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  30. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판을 접합하는 단계는 양극접합, 또는 누름, 또는 가열처리에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  31. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층은 연마에 의해 제거되는 것을 특징으로 하는 반도체물품의 제조방법.
  32. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 이온주입층은 에칭에 의해 제거되는 것을 특징으로 하는 반도체물품의 제조방법.
  33. 제32항에 있어서, 상기 에칭은 불산에 의해 행해지는 것을 특징으로 하는 반도체물품의 제조방법.
  34. 제1항 내지 제33항에 기재된 방법에 의해 제조된 반도체물품.
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