KR100260832B1

KR100260832B1 - 반도체기판 및 반도체기판의 제조방법

Info

Publication number: KR100260832B1
Application number: KR1019980010694A
Authority: KR
Inventors: 노부히코 사토; 타카오 요네하라; 기요후미 사카구치
Original assignee: 미다라이 후지오; 캐논 가부시끼가이샤
Priority date: 1997-03-27
Filing date: 1998-03-27
Publication date: 2000-07-01
Also published as: TW404061B; EP0867922A2; SG68658A1; CN1199920A; EP0867922A3; US6143628A; KR19980080778A; AU5969998A; AU728331B2; CN1118085C; CA2233115C; CA2233115A1

Abstract

본 발명은, 제어가능성, 생산성 및 경제성이 우수한 양질의 SOI웨이퍼를 제조하는 방법 및 그 방법에 의해 제조된 웨이퍼를 제공하기 위한 것으로서, 접합에 의해 제조된 웨어퍼를, 접합후에, 제 1Si기판(2)의 주면쪽에 형성된 표면에 다공도가 낮은 층과 다공도가 높은 층을 포함하는 다공질영역중 다공도가 높은 층의 계면에서 분리를 행하여, 제 2기판상으로 비다공질층을 옮긴다. 다공도가 높은 층에서의 분리후에, 잔류하는 다공도가 낮은 박층을 선택에칭없이 수소어니일링 등의 평활화처리에 의해 비다공질화한다.

Description

반도체기판 및 반도체기판의 제조방법

본 발명은 반도체기판의 제조방법에 관한 것으로서, 보다 상세하게는 유전체분리층이나 절연물상에 형성된 단결정반도체의 층상에 제공되거나, 또는 Si기판상에 형성된 단결정화합물반도체상에 제공되는 전자디바이스나 집적회로의 형성에 적합한 반도체기판의 제조방법에 관한 것이다.

절연물상에 단결정Si반도체층을 형성하는 기술은 Semiconductor On Insulator(SOI)기술로서 널리 공지되어 있으며, 이 SOI기술을 사용한 디바이스는, 통상의 Si집적회로가 제조되는 벌크 Si기판에 의해서는 얻을 수 없는 각종 이점을 제공하기 때문에, SOI기술에 대한 많은 연구가 이루어져 왔다. 즉, SOI 기술을 사용함으로써, 예를 들면, 다음의 이점을 얻을 수 있다.

1. 유전체분리가 용이하게 되고, 고집적화가 가능해진다.

2. 방사내성이 우수하다.

3. 표유용량이 감소되어 고속동작이 가능하다.

4. 웰공정을 생략할 수 있다.

5. 래치업을 방지할 수 있다.

6. 박막화에 의해 완전공핍형 전계효과트랜지스터가 가능해진다.

이들 이점에 대해서는, 예를 들면, Special Issue: "Single-crystal silicon on non-single-crystal insulators" ; edited by G.W. Cullen, Jouranl of Crystal Growth, Vol. 63, No.3, pp 429-590(1983)에 보다 상세히 개시되어 있다.

또, 최근 수년간, SOI기판이 MOSFET의 동작속도의 증가 및 전력소비의 감소를 실현하는 기판임이 빈번히 보고되어 왔다(IEEE SOI Conference 1994). 또한, SOI구조를 사용하면, 소자의 하부에 절연층을 형성하기 때문에, 벌크 Si웨이퍼상에 소자를 형성하는 경우보다 소자분리공정이 간소화되므로, 디바이스처리공정이 단축된다. 즉, 벌크Si상에 형성되는 MOSFET나 IC에 비해 웨이퍼코스트 및 처리코스트의 전체적인 감소가 기대되며, 고성능이 역시 기대된다.

특히, 완전공핍형 MOSFET는 구동력의 향상으로 인해 동작속도가 증가하고 전력소비가 감소할 것으로 기대된다. MOSFET의 한계전압(Vth)은, 일반적으로는, 채널부의 불순물농도에 따라 결정되지만, SOI를 사용한 완전공핍형 MOSFET의 경우에는, 공핍층의 두께가 SOI의 두께에 의해 영향을 받으므로, 수율이 뛰어난 대규모집적회로(LSI)를 제조하기 위해서는, SOI막의 두께가 대단히 균일해야 할 필요가 있었다.

또한, 화합물반도체상의 디바이스는 Si에 의해서는 얻을 수 없는 높은 성능을 가지는데, 예를 들면, 고속동작이나 발광등의 특징을 가진다. 현재, 이들 소자는 GaAs로 이루어진 화합물반도체기판상의 에피택셜성장층에 대부분 형성되고 있다. 그러나, 화합물반도체기판은 고가이며, 기계적 강도가 낮아, 대면적웨이퍼는 제조하기 어렵다는 문제점으로 인해 곤란하다.

상기의 관점에서, 저가이고, 기계적 강도도 높고, 대면적웨이퍼를 제조가능한 Si웨이퍼상에 화합물반도체를 에피택셜성장하도록 하려는 시도가 이루어져 왔다.

SOI기판의 형성에 관한 연구는 대략 1970년대부터 광범위하게 이루어졌다. 초기에는, 절연물인 사파이어기판상에 단결정Si를 헤테로에피택셜성장하게 하는 방법(SOS: Silicon on Sapphire), 다공질산화된 Si에 의한 유전체분리를 통해 SOI구조를 형성하는 방법(FIPOS: Fully Isolation by Porous Oxidized Silicon) 및 산소이온주입방법이 광범위하게 연구되었다.

FIPOS법은, P형 Si단결정기판의 기판상에 N형 Si층을 프로톤이온의 주입(Imai et al., J. Crystal Growth, Vol. 63, 547(1983))에 의해, 또는 에피택셜성장과 패터닝에 의해서 섬형태로 형성하고, HF용액속에서의 양극화성법에 의해 P형 Si기판만을 다공질화하여 표면으로부터 Si섬을 둘러싼 후, 증속산화에 의해 N형 Si섬을 유전적으로 분리하는 방법이다. 그러나, 이 방법은, 분리되는 Si영역이 디바이스공정의 이전에 결정되기 때문에, 디바이스설계의 자유도가 제한되는 경우가 있다는 문제점으로 인해 곤란하다.

산소이온주입법은, K. Izumi에 의해서 최초로 보고된 "SIMOX"라고 불리는 방법에 대한 것으로서, 이 방법은, Si웨이퍼에 약 10¹⁷∼10¹⁸/㎠의 산소이온을 주입한 후, 아르곤/산소분위기속에서 약 1320°의 고온에서 어니일링하므로, 그 깊이가 이온주입의 투입범위(Rp)에 주로 상당하도록 주입된 산소이온이, Si와 결합해서 산화Si층이 형성된다. 이때, 산화Si층의 상부에의 산소이온의 주입에 의해 비정질상태로 된 Si층도 또한 재결정화되어, 단결정Si층이 형성된다. 표면의 Si층속에 내포되는 결함수가 종래에는 10⁵/㎠로 컸지만, 산소의 주입량을 약 4×10¹⁷/㎠로 설정함으로써 약 10²/㎠까지 성공적으로 감소되었다. 그러나, 산화Si막의 질, 표면Si층의 결정성등을 유지할 수 있도록 하는 주입에너지의 범위 및 주입량의 범위가 좁기 때문에, 표면Si층 및 매립산화Si층(BOX:Buried oxide)의 두께가 특정값으로 제한된다. 즉, 소망의 두께를 가지는 표면Si층을 얻기 위해서는, 희생산화 또는 에피택셜성장을 행해야만 한다. 이 경우, 두께의 분포에 있어서 이들 처리에 의한 열화가 서로 중복되어서 두께의 균일성이 열화된다고 하는 문제점으로 인해 곤란하다.

또한, 파이프라고 불리는 산화실리콘에서의 잔류Si영역이 BOX내에 존재한다는 것이 보고되고 있다. 주입시의 먼지 등의 이물질이 하나의 원인으로 간주되고 있다. 파이프가 존재하는 부분에서는, 활성층과 지지부재사이의 누전에 의해 소자특성이 열화된다.

SIMOX의 이온주입은 상기 설명한 바와 같이 통상의 반도체공정에서 사용하는 이온주입량보다도 많은 양의 주입량이 사용되기 때문에, 전용의 장치가 개발되어도 이온이 주입되는 시간은 길다. 이온주입은, 소정의 전류량을 가지는 이온빔을 래스터주사(raster scanning)해서, 또는 이온빔을 확대해서 행해지기 때문에, 웨이퍼의 면적증가에 따라서, 주입시간도 증가할 것이다. 또한, 대면적웨이퍼의 고온열처리에 의해 웨이퍼내의 온도분포로 인해 슬립이 발생한다는 문제가 더욱 심각해진다는 것이 지적되고 있다. SIMOX법에서는, Si반도체공정에서는 통상 사용되지 않는 1320℃이상의 고온 열처리를 행하는 것은 필수이므로, 장치개발, 금속오염이나 슬립등 극복해야 할 문제점들의 중요성도 커지게 될 우려가 있다.

또한, 상기 설명한 종래의 SOI의 형성방법과는 별도로, 최근에는, Si단결정기판을, 열산화한 다른 Si단결정기판에 열처리나 접착제에 의해 접합하여, SOI구조를 형성하는 방법이 주목받고 있다. 이 방법은 디바이스용 활성층을 균일하게 박막화하는 공정이 필요하다. 즉, 두께가 수백㎛나 되는 Si단결정기판을 ㎛이하정도로 박막화할 필요가 있다. 박막화공정은 이하 설명하는 3종류의 방법으로 행해진다.

1. 연마에 의한 박막화

2. 국소플라즈마에칭에 의한 박막화,

3. 선택에칭에 의한 박막화

방법 1에서는, 기판을 균일하게 박막화하기 어렵다. 특히, ㎛이하의 박막화는, 수십％의 변동을 일으키며, 이 박막화는 심각한 문제점으로 인해 곤란하다. 또한 웨이퍼의 직경이 증가하여, 어려움이 더욱 가중된다. 방법 2에서는, 기판을 방법 1의 연마에 의해서 약 1∼3㎛까지 미리 박막화한 후에, 표면전체에 걸쳐 다수의 점에서 막두께의 분포를 측정하고, 직경이 수mm인 SF₆를 사용한 플라즈마를, 측정된 막두께의 분포에 의거해서 주사하여 막두께의 분포를 조정하면서 에칭을 행함으로써 기판을 소망의 두께까지 박막화한다. 이 방법에 의하면 막두께의 분포를 약 ±10nm까지 조정할 수 있음이 보고되어 있다. 그러나, 플라즈마에칭시 기판상에 파티클이 존재하는 경우, 이 파티클이 에칭마스크로서 기능하기 때문에, 기판상에 돌기가 형성된다는 문제점이 있다.

기판을 플라즈마에칭한 직후에는 기판의 표면이 거칠기 때문에, 플라즈마에칭이 종료된 후에 접촉연마가 필요하다. 그러나, 시간관리하에서 연마량을 제어하기 때문에, 연마에 의한 최종막두께의 제어 및 두께분포의 열화가 지적되고 있다. 또한, 연마공정에서는, 콜로이드질 실리카 등의 연마제 분말로, 활성층을 형성할 표면을 직접 연마하기 때문에, 연마에 의해 손상층이 형성되고 층가공변형이 생길 우려가 있다. 또, 웨이퍼의 면적을 확대하는 경우, 웨이퍼면적의 증가에 비례해서 플라즈마에칭시간도 증가하기 때문에, 쓰루풋이 현저하게 저하될 우려가 있다.

방법 3은 선택에칭할 수 있는 막구조를 박막화할 기판에 미리 형성하는 방법이다. 예를 들면, 10¹⁹/㎤이상의 붕소를 각각 함유하고 있는 P⁺Si박층과 P형 Si박층을 P형기판상에 에피택셜성장등의 방법에 의해 적층하여 제 1기판을 형성한다. 이 기판을 산화막등의 절연층을 개재하여 제 2기판과 접합시킨 후, 제 1기판의 이면을 연삭이나 연마에 의해서 미리 박막화한다. 그 후, P형층을 선택에칭하여 P⁺층을 노출시키고, P⁺층도 선택에칭하여 P형층을 노출시켜서, SOI구조를 완성한다. 이 방법은 마스자라씨의 보고서에 상세히 개시되어 있다( W.P. Maszara, J. Electrochem. soc., Vol. 138, 341(1991)).

선택에칭은 균일한 박막형성에 유효하다고 되어 있지만, 선택에칭은 다음의 문제점으로 인해 곤란하다.

·선택에칭비가 최대 약 10²정도로 충분하지 않다.

·에칭후의 표면특성이 나쁘기 때문에, 에칭후에는 접촉연마가 필요하다. 그러나, 그 결과, 막두께가 감소되고, 막두께의 균일성이 열화되기 쉽다. 특히, 연마량은 시간에 의해 관리되지만, 연마비의 변동이 크기 때문에, 연마량을 제어하기 어렵다. 따라서, 100nm와 같이 매우 얇은 SOI층을 형성할 때에는 이와 같은 문제가 특히 심각해진다.

·이온주입, 고농도 B도핑된 Si층상의 에피택셜성장이나 헤테로에피택셜성장을 이용하기 때문에, SOI층의 결정성이 낮다. 또한, 접합표면의 표면특성도 통상의 Si웨이퍼보다 열등하다.

상기 설명은 C. Harndt, et al., J. Elect. Mater. Vol.20, 267(1991), H.Baumgart, et al., Proceeding of the 1st International Symposium on Semiconductor Wafer Bonding: Science, Technology and Applications, (The Electrochemical Society) Vol. 92-7, P.375, C.E.Hunt, et al., Proceeding of the 1st International Symposium on Semiconductor Wafer Bonding: Science, Technology and Application (The Electrochemical Society) Vol. 927, P165에 의해 보고된 것이다.

또한, 선택에칭의 선택성은 붕소 등의 불순물의 농도차 및 깊이방향프로파일의 급준성에 크게 의존한다. 따라서, 접합강도를 높이기 위한 고온의 접합어니일링이나 결정성을 향상시키기 위한 고온의 에피텍셜성장을 행하면, 불순물농도의 깊이방향분포가 확장되어 이에 의해 에칭의 선택성이 열화된다. 즉, 선택에칭비와, 결정성 및 접합강도를 함께 향상시키기 어렵다.

최근, 요네하라씨 등은, 상기문제를 해결하여 막두께의 균일성 및 결정성이 우수하고, 배치처리(batch-processed)가 가능한 접합 SOI에 대하여 보고한 바 있다(T. Yonehara, et al., Appl. Phys. Letter Vol. 64, 2108(1994)) 이 방법은 Si기판(31)의 다공질층(32)을 선택에칭물질로서 이용한다. 다공질층상에 비다공질단결정 Si층(33)을 에피택셜성장하게 한 후, 산화Si층(절연막)(35)을 개재하여 제 2기판(34)과 접합시킨다(도 5A). 제 1기판을 이면으로부터 연삭법 등에 의해 박막화하여 기판의 표면전체에 걸쳐서 다공질Si층을 노출시킨다(도 5B) . 노출시킨 다공질Si는 KOH 또는 HF+H₂O₂등의 선택에칭액으로 에칭해서 제거한다(도 5C). 이때, 다공질Si의 벌크Si(비다공질단결정Si)에 대한 에칭선택비를 10만배로 충분히 높게 할 수 있으므로, 미리 다공질Si에 성장시킨 비다공질단결정 Si층이, 막두께를 거의 감소시키는 일없이, 제 2기판상에 남게 되므로, SOI기판을 형성할 수 있다. 따라서 SOI두께의 균일성은 에피택셜성장시에 대략 결정된다. 사토씨 등의 보고(SSDM95)에 의하면, 에피택셜성장에는 통상의 반도체공정에 사용하는 CVD장치를 사용할 수 있으므로, 그 막두께의 균일성을, 예를 들면, 100nm±2％ 이내로 실현할 수 있다. 또한 에피택셜Si층의 결정성도 3.5×10²/㎠정도로 우수한 것으로 보고되어 있다.

다공질Si는 울리르씨 등에 의해 반도체의 전해연마를 연구하는 도중에 발견되었다(A.Uhlir, Bell Syst. Tech. J., Vol. 35333(1956)). 다공질 Si는 Si기판을 HF용액내에서 양극화성화함으로써 형성할 수 있다. 다공질 Si에는, 스폰지와 같은 벌크Si에 전해에칭에 의해 형성된 미소구멍이 있고, 양극화성의 조건 및 Si의 저항률에 의거하여, 직경이 약 수 nm정도의 구멍이, 예를 들면, 약 10¹¹/㎠정도의 밀도로 형성된다.

우나가미씨 등은 양극화성시의 Si의 용해반응을 연구하여, HF용액속에서의 Si의 양극반응에는 정공이 필요하고, 그 반응은, 다음과 같다고 보고하고 있다(T. Unagami, J. Electrochem. Soc., Vol, 127, 476(1980)).

Si + 2 HF + (2-n)e⁺→ SiF₂+ 2H⁺+ ne^-

SiF₂+ 2HF → SiF₄+ H₂

SiF₄+ 2HF → H₂SiF₆

또는

Si + 4HF + (4 -λ)e⁺→ SiF₄+ 4H⁺+ λe^-

SiF₄+ 2HF → H₂SiF₆

여기서, e⁺및 e^-는 각각 정공과 전자를 나타내고, n 및 λ는 각각 Si 1원자가 용해되는 데에 필요한 정공의 수이며, n＞2 또는 λ＞4의 조건이 만족된 경우에, 다공질Si가 형성된다.

상기 관점에서, 정공이 존재하는 P형Si는 다공질화되나, N형Si는 다공질화되지 않는다. 다공질구조형성시의 선택성은 나가노씨등과, 이마이씨에 의해 증명되었다(Nagono, Nakajima, Yasuno, Onaka, Kajiwara, Electronic Communication Society technical research report, Vol. 79, SSD79-9549(1979) and (K. Imai, Solid-state Electronics, Vol. 24, 159 (1981)).

종래의 방법에서는, 에칭의 선택성이 불순물농도차와 깊이방향의 프로파일에 의해 결정되기 때문에, 농도분포를 확장하기 위한 열처리온도(접합, 에피택셜성장, 산화 등)는 약 800℃이하로 크게 제한된다. 한편, 이 에칭방법에서, 에칭속도는 다공질구조와 벌크사이의 구조차에 의해 결정되기 때문에, 열처리온도 제한이 작아서 약 1180℃에서 열처리를 할 수 있다. 예를 들면, 웨이퍼를 서로 접합한 후에 열처리하면, 웨이퍼사이의 접착강도가 높아지고, 접합계면에 발생하는 공극의 수와 크기가 감소되는 것으로 알려져 있다. 또한, 구조차에 의거한 에칭에서는,다공질 Si상에 부착된 파티클이 존재하여도, 파티클이 막두께의 균일성에 악영향을 미치지는 않는다.

또한, 일반적으로, 유리 등의 광투과성 기판상에 퇴적되는 박막Si층은, 기판의 무질서한 결정구조가 반영되기 때문에 기껏해야 비정질층이나 다결정층이 되어, 이로 인해 고성능의 디바이스를 제조할 수 없게 된다. 이것은 기판의 결정구조가 비정질이어서, 기판상에 Si층이 퇴적만 되어도, 양질의 단결정층을 얻을 수 없기 때문이다.

그러나, 접합된 웨이퍼를 사용한 반도체기판은 항상 2매의 웨이퍼를 필요로 하고, 이들 웨이퍼중 1매는 거의 대부분이 연마, 에칭등에 의해 쓸모없이 제거되어 버려지므로, 코스트가 증가할 뿐만 아니라 지구상의 유한자원이 낭비된다.

접합된 웨이퍼를 사용하는 SOI의 특징을 이용하기 위해서는, 만족할 만한 질을 가지는 SOI기판을, 재현성이 높게 제조함과 동시에 웨이퍼의 재사용등에 의한 자원절약, 코스트저감을 실현하는 방법이 바람직했다.

접합법에 있어서 소비되어 버리는 제 1기판을 재이용하는 방법이 최근 사카구치씨등에 의해 보고되어 있다(일본국 특개평 7-302889호).

이들은, 상기 설명한 다공질Si를 사용하여 접합 및 에칭백을 행하는 방법에 있어서, 제 1기판을 이면으로부터 연삭하고, 에칭등에 의해 제 1기판을 박막화하여 다공질Si를 노출시키는 공정 대신 다음의 방법을 적용했다.

제 1Si기판(41)의 표면층을 다공질화하여 다공질층(42)을 형성하고, 이 다공질층상에 단결정Si층(43)을 형성하여, 이 단결정Si층(43)을, 절연층(45)을 개재해서 서로 접합된 제 1Si기판(42)과 다른 제 2Si기판(44)의 주요표면에 접합시킨다(도 6A). 그후, 접합된 웨이퍼를 다공질층에서 분리하고(도 6B) , 제 2Si기판 표면상의 노출된 다공질Si층을 선택에칭에 의해 제거하여, 이에 의해 SOI기판을 형성한다(도 6C). 접합된 웨이퍼는 다음중 한 기술에 의해 다공질Si층내에서 분리된다.

접합된 웨이퍼의 평면과 수직으로 충분한 신장력 및 압력을 균일하게 가하거나, 또는 자외선 등의 파동에너지를 인가하거나, 웨이퍼의 가장자리 표면상에 다공질층을 보이게 하고, 어느 정도 다공질Si를 에칭하고, 레이져블레이드(razor blade)와 같이 날카로운 부재를 에칭된 다공질 Si내로 삽입하거나, 다공질Si로 물 등의 액체를 스며들게 한 후, 접합된 웨이퍼전체를 가열시키거나 냉각시켜 액체를 팽창시키거나, 제 1기판(또는 제 2기판)상에 제 2기판(또는 제 1기판)과 수평으로 힘을 가한다.

이와 같은 기술은 다공질 Si의 기계적강도는 다공도에 의존하지만 다공질Si가 벌크Si보다 충분히 약하다는 생각에 의거한 것이다. 예를 들면, 다공도가 50％이면, 다공질Si의 기계적강도는 벌크의 다공도의 절반이라는 것을 추정할 수 있다. 즉 접합된 웨이퍼에 압착력, 신장력 또는 전단력을 가하면, 다공질 Si층이 가장 먼저 파괴된다. 또한, 다공도가 증가함에 따라, 다공질층을 더욱 약한 힘으로 파괴할 수 있다.

이 명세서에서는, 다공도를, 다공질층의 물질에 있어서 다공질층의 체적에 대한 총 구멍의 체적의 비로 정의한다.

그러나, 일본국 특개평 7-302889호에 개시된 방법에서는, 다공질층의 두께방향으로의 분리위치를 결정할 수 없어서, 층에서의 분리가 일어나는 위치가 각 웨이퍼마다 다르므로, 수율이 떨어진다. 또한, 분리된 후 웨이퍼표면에 남아 있는 일부의 다공질Si층의 두께가 분산되어, 높은 선택에칭을 사용해도, 막두께의 균일성을 높게하기 위해 SOI의 특성을 만족시키기 위해서는 수율이 떨어진다.

또한, 일본국 특개평 8-213645호에는 접합된 웨이퍼를 다공질층에서 분리하는 방법에 대하여 개시되어 있지만, 다공질층의 층형구조에 대해서는 개시되어 있지 않다. 이 공보와는 별도로, "Proceeding of Applied Physics Society, autumn of 1996, p.673 by Tayanaka" 에는 다공질Si를 제조하는 공정시에 전류를 변화시키는 것에 대해서 개시되어 있다.

일본국 특개평 8-213645호에는, 분리층의 어떠한 위치에서도 분리를 행하는 것, 즉, 분리를 행하는 위치는 정할 수 없는 것으로 개시되어 있다.

이 경우에, 웨이퍼표면내에 남아있는 다공질층 Si층의 두께가 분산되므로, 에칭에 의해 다공질Si층을 제거해도, 비다공질단결정층인 활성층(디바이스층)에 대한 에칭비가 0(영)이 아니면, 활성층이 다소 에칭되어 평면내의 두께의 변동을 야기시킨다. 남아있는 다공질층 Si층이 존재하는 상태에서 기판을 사용해도, 분리위치에 의존하는 표면단계는 그대로 남는다. 또한, "Proceedings of Applied Physics society, autumn of 1996, p.673 by Tayanaka"에서 설명한 상기 방법에서도, 양쪽 기판에 남아 있는 다공질 Si층의 잔류하는 부분을 항상 제거해야만 하기 때문에 다공질Si의 중앙에서 분리가 일어난다.

제 2기판상으로 옮겨지는 층의 표면상에 잔류하는 다공질층을 에칭하는 공정은 양질의 접합 SOI기판을 제조하기 위해서는 필수불가결한 것으로 간주되었지만, 에칭공정에 필요한 시간이 잔류다공질층의 두께만큼 더욱 길어져서, 에칭처리에 수반되는 에칭장치에의 기판의 수용성 및 추출, 에칭장치나 에칭액의 관리, 또는 에칭후의 세정 등의 처리가 또한 요구된다.

따라서, 에칭처리를 생략할 수 있다면, SOI기판을 제조하는 데에 필요한 시간도 대폭 감소시킬 수 있다. 종래의 에칭처리는 완전히 생략할 수는 없지만, SOI기판을 제조하는 데에 필요한 시간을 단축하여, SOI기판을 저가로 제공할 수 있다.

본 발명은 종래기술이 가지고 있는 상기의 문제점들을 해결하기 위해 이루어진 것이고, 따라서, 본 발명의 목적은 다공질층의 선택에칭을 생략하거나 단축할 수 있는 반도체기판의 제조방법을 제공하는 데에 있다.

본 발명의 다른 목적은 양질의 SOI기판으로 표현되는 반도체기판의 제조방법을 제공하는 데에 있다.

도 1A, 1B, 1C, 1D는 본 발명의 일실시예에 의한 반도체기판의 제조공정을 설명하기 위한 개략적 단면도

도 2A, 2B, 2C, 2D, 2E, 2F는 본 발명의 다른 실시예에 의한 반도체기판의 제조공정을 설명하기 위한 개략적 단면도

도 3A, 3B, 3C, 3D, 3E, 3F는 본 발명의 또 다른 실시예에 의한 반도체기판의 제조공정을 설명하기 위한 개략적 단면도

도 4A, 4B, 4C는 비다공질층의 생성단계를 설명하기 위한 개략적 단면도

도 5A, 5B, 5C는 제 1종래예에 의한 반도체기판의 제조공정을 설명하기 위한 개략적 단면도

도 6A, 6B, 6C는 제 2종래예에 의한 반도체기판의 제조공정을 설명하기 위한 개략적 단면도

<도면의 주요부분에 대한 부호의 설명>

1: 다공질영역 2: 제 1기판

3: 제 2기판 11: 베이스부재

12: 제 1다공질층 12': 제 1다공질층의 잔류부분

12a: 저다공도층 13: 제 2다공질층

14: 비다공질층 15: 비다공질절연층

16: 베이스부재 31: Si기판

32: 다공질층 33: 비다공질단결정 Si층

34: 제 2기판 35: 산화Si층(절연막)

41: 제 1기판 42: 다공질층

42': 잔류다공질층 43: 단결정 Si층

44: 제 2기판 45: 절연층

P1, P2: 구멍

상기 목적을 달성하기 위하여, 본 발명에 의하면, 다공도가 상이한 적어도 2층을 포함하는 다공질영역과 상기 다공질영역상에 형성된 비다공질층을 가지는 제 1기판을 준비하는 공정과, 상기 제 1기판의 상기 비다공질층의 표면을 제 2기판의 표면에 접합하는 공정과, 상기 제 1기판과 제 2기판을 서로 분리하여 상기 비다공질층을 상기 제 2기판으로 옮기는 공정과, 상기 제 2기판의 분리표면상에 잔류하는 다공질영역의 잔류부분을 제거하거나 또는 잔류부분을 비다공질화하여 상기 기판표면을 평활화하는 공정으로 이루어진 반도체기판의 제조방법에 있어서, 상기 제 1기판을 준비하는 공정은 1㎛이하의 두께의 제 1다공질층과, 상기 제 1다공질층과 접하며 다공도가 높은 제 2다공질층과, 상기 제 1다공질층에 접하는 상기 비다공질층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체기판의 제조방법을 제공한다.

본 발명의 상기 목적과 기타 목적 및 특징은 첨부도면과 관련하여 설명한 다음의 설명으로부터 더욱 명백해질 것이다.

이하, 본 발명의 바람직한 실시예에 대해서 첨부도면을 참조하여 보다 상세하게 설명한다.

도 1A∼1D는 본 발명에 의한 반도체기판의 제조방법을 기본적으로 도시한 개략적 단면도이다. 도 1A에 도시한 바와 같이, 다공도가 서로 다른 적어도 2개의 층(12), (13)으로 된 다공질영역(1) 및 이 다공질영역(1)상에 형성된 비다공질층(14)을 가지는 제 1기판(2)을 준비한다.

그리고, 도 1B에 도시한 바와 같이, 제 1기판(2)상의 비다공질층(14)의 표면을 제 2기판(3)의 표면에 접합한다. (15)는 비다공질절연층을 나타내고, (16)은 베이스부재이다.

그후, 도 1C에 도시한 바와 같이, 제 1기판(2)과 제 2기판(3)을, 비다공질층(14)이 제 2기판(3)으로 옮겨지도록 서로 분리한다.

다음은, 도 1D에 도시한 바와 같이, 제 2기판(3)의 분리표면상에 잔류하는 다공질층(12)의 잔류부분(12')을 제거하거나 비다공질화하여 분리표면을 평활화한다.

특히, 도 1A에 도시한 바와 같이, 제 1기판(2)을 준비한 경우, 다공질영역의 비다공질층(14)과 접하는 제 1다공질층(12)의 두께는 1㎛이하가 되도록 하는 것이 바람직하며, 보다 바람직하게는 0.5㎛이하가 되도록 하는 것이다. 제 1다공질층(12)과 접하는 제 2다공질층(13)의 다공도(PS2)는 제 1다공질층(12)의 다공도(PS1)보다 높게 한다.

비다공질층(14)과 높은 다공도(PS2)를 가지는 제 2다공질층(13)사이에 개재된 낮은 다공도(PS1)를 가지는 제 1다공질층(12)을 1㎛이하로 박막화하면, 두 기판은, 제 1다공질층과 제 2다공질층사이의 계면부근에서 비다공질층(14)의 표면과 대략 평행하게 서로 분리된다.

제 2기판으로 옮겨진 비다공질층의 표면상에 잔류하는 제 1다공질층의 잔류부분(12')은 낮은 다공도(PS1)로 되어 있으며, 분리표면전체에 걸쳐 두께가 박막화되어 있고 대략 균일하게 되어 있다. 제 1다공질층의 잔류부분(12')은, 이 잔류부분(12')을 비산화분위기에서 열처리함으로써 비다공질구조로 변화되어 아래층인 비다공질층(14)과 일체로 되어 그 표면이 평활하게 된다. 상기에서 본 바와 같이, 잔류부분(12')의 제거시에, 선택에칭이나 연마를 행하지 않고 에칭하는 데에 극히 짧은 시간이 걸린다.

본 발명에 의한 제 1다공질층의 다공도(PS1)는 40％를 초과하지 않는 범위에서 선택하는 것이 바람직하다. 구체적으로는, 다공도(PS1)는 1∼40％이면 좋다.

보다 바람직하게는, 25％를 초과하지 않는 범위에서 그 상한치를 선택한다. 특히, 그 상한치는 1∼25％이면 좋다.

본 발명에 의한 제 2다공질층의 다공도(PS2)는 PS2＞PS1의 관계를 만족하면 된다. 25％이상으로 하는 것이 바람직하며, 보다 바람직하게는 40％이상으로 하는 것이다.

특히, 다공도(PS2)는 25∼90％로 설정하면 되고, 보다 바람직하게는 40∼90％로 설정하는 것이다.

제 2다공질층의 두께는 10nm∼1㎛의 범위에서 선택하면 된다. 보다 바람직하게는, 제 2다공질층의 두께를 제 1다공질층의 두께보다 크게 하여도 된다.

본 발명에서 사용되는 제 1기판으로는, 예를 들면, 반도체베이스부재(11)의 표면을 다공질화한 후, 이 다공질영역상에 비다공질층을 형성한 것, 베이스부재(11)상에 다공질층과 비다공질층을 형성한 것, 베이스부재의 표면을 다공질화한 후, 다공질화된 영역의 표면층을 비다공질구조로 복귀시킨 것 등이 포함된다.

본 발명에 사용되는 비다공질층으로는 다공질영역상의 에피택셜성장 및 다공질영역의 비다공질구조로의 변경처리중 적어도 하나에 의해 형성된 반도체를 포함한다.

특히, 비다공질층은 비다공질단결정Si, GaAs 또는 InP 등의 반도체로 이루어지며 판이나 디스크형상으로 되어 있다. 또한, 이와 같은 박막을 표면전체에 걸쳐 형성하는 것이 필수적인 것은 아니지만, 패터닝공정에 의해 박막을 부분적으로 에칭해도 된다.

비다공질층의 표면쪽에 산화막 등의 절연층을 형성해도 된다.

예를 들면, 다공질영역은 Si기판을 HF용액내에서 양극화성함으로써 형성할 수 있다. 다공질층은 직경이 약 10^-1∼10nm인 구멍(hole 즉 pore)이 약 10^-1∼10nm정도의 간격으로 배열된 스폰지형 구조로 되어 있다. 다공질층의 밀도는, 단결정Si의 밀도 2.33g/㎤에 비해서, HF용액의 농도를 50∼20％의 범위내에서 변화시키거나, 알코올첨가비율을 변화시키거나 또는 전류밀도를 변화시킴으로써 2.1∼0.6의 범위내에서 변화시킬 수 있다. 또한, 다공질화되는 부분의 비저항 및 전기전도형을 미리 조정하면, 이와 같은 조정에 의거하여 다공도를 변화시킬 수 있다. P형의 경우 동일한 양극화성조건하에서 비변질기판(P^-)의 구멍직경이 변질기판(P⁺)의 구멍직경보다 작지만, 그 구멍밀도는, 다공도가 높기 때문에, 약 1자리만큼 증가한다. 즉, 이들 조건을 변화시킴으로서 다공도를 제어할 수 있다. 이와 같은 방법으로, 다공질Si의 밀도를 단결정Si의 밀도의 절반이하로 감소시킬 수 있을 뿐만 아니라, 단결정성이 유지되어 다공질층의 상부에 단결정층을 에피택셜성장시킬 수 있다. 그러나, 1000℃이상의 온도에서는, 다공질층 내부의 구멍이 재배열되어 증속에칭특성을 잃는다. 따라서, 다공질층상의 Si층의 에피택셜성장에는 분자선에피택셜성장, 플라즈마CVD, 저압CVD, 광조력CVD, 바이어스스퍼터링법, 액상성장법 등의 저온성장이 적절한 것으로 추정된다. 그러나, 고온성장은 산화 등의 기술에 의해 다공질층에 형성된 각 구멍의 측벽면상에 미리 보호막을형성한다면 가능하다.

다음은, 다수의 미소공동(micro-cavities)을 내부에 형성하기 때문에 체적보다 많은 표면영역에 다공질층이 점진적으로 증가된다. 또, 박막벽으로서 반도체물질만이 존재한다. 이 때문에, 통상의 단결성층의 에칭비에 비해 모세관작용으로 인한 에칭액의 흡수와 협동하여 화학적에칭비가 상당히 가속된다.

다공질영역의 기계적인 강도는 다공도에 의존하지만, 벌크보다 약한 것으로 추정된다. 또한 다공도가 높아짐에 따라 기계적인 강도는 더욱 약해진다. 즉, 접합웨이퍼에 압착, 인장력, 전단력을 가하는 경우, 다공질층이 가장 먼저 파괴된다. 또한, 다공도가 증가함에 따라, 다공질층을 더욱 약한 힘으로 파괴할 수 있다.

본 발명에 의한 다공질영역의 구조는 표면쪽으로부터의 2층이 순서대로 다공도가 낮은 박층과 다공도가 높은 층으로 구성된 적어도 2층의 다공도가 상이한 층을 가진다. 표면에 다공도가 낮은 다공질층을 배치하는 구성에 의해, 다공질영역상에 형성되는 비다공질층, 특히 에피텍셜층의 결정성과 표면도조가 현저하게 향상된다. 결정성은 수율뿐만 아니라 반도체기판상에 형성되는 전자디바이스의 특성에도 크게 영향을 미친다. 예를 들면, 다공도가 50％인 다공질층상의 에피택셜층의 결정결함이 1×10⁵/㎠인 경우, 동일한 성장조건하에서 다공도가 20％인 다공질층상의 에피택셜층의 결정결함은 5×10³/㎠으로서 1과 1/2자리수만큼 다르다. 또한, 표면조도를, 50평방㎛의 영역을 원자간력 현미경에 의해 측정하여 제곱 평균조도 Rrms로 나타내면, 각각의 조도는 1.2nm와 0.3nm로서 크게 다르다. 또, 표면조도가 높으면 접합공정에 불리하다.

표면의, 다공도가 낮은 제 1다공질층의 두께는 거의 1㎛이하이지만, 보다 바람직하게 0.5㎛이하이면, 분리공정후의 표면평활화처리에 의해 잔류층을 비다공질화할 수 있고, 표면을 평활화할 수 있다. 이와 같은 조건하에서, 다공도가 낮은 제 1다공질층의 다공도가 40％이하인 경우, 보다 바람직하게는 25％이하인 경우에, 에피택셜층의 결정품질과 표면조도를 모두 만족시킬 수 있다.

다공도가 낮은 제 1다공질층 바로 아래의 고다공도의 제 2다공질층을 상기 설명한 양극화성의 다양한 조건을 제어함으로써 제조할 수 있으며, 제 2다공질층의 두께는 10nm이상이면 충분하고, 분리위치를 한정하는 관점에서 볼 때 두께는 1㎛이하인 것이 바람직하고, 보다 바람직한 두께는 0.5㎛이하이다. 제 2다공질층의 바로아래에 제 3다공질층을 형성하여도 특별한 지장은 없고, 다공도가 높은 제 2다공질층의 바로 아래의 제 3다공질층의 다공도를 제 2다공질층의 다공도보다 낮게 하면, 분리위치가 더욱 안정되어, 분리공정 다음의 표면평활화처리를 행한 후의 표면조도가 향상된다.

또한, 다공도가 높은 제 2다공질층은 다공질구조의 제조공정과 이온주입을 병용함으로써 형성할 수 있다.

예를 들면, 벌크Si안으로 헬륨이나 수소의 이온을 주입한 후 벌크Si에 열처리를 행하면, 주입된 영역에 직경이 수nm 내지 수십nm인 미소공동(micro-cavity)이 10^16-17/㎤이하의 밀도로 형성된다는 것이 보고되어 있다(예를 들면, A. Van Veen, C.C.Griffioen, and J.H. Evans, Mat, Res. Soc. Symp. Poroc. 107(1988, Material Res. Soc. Pittsburgh, Pennsylvania) p.449).

최근에는, 이 미소공동군을 금속불순물의 게더링사이트(gettering site)로써 이용하는 것도 연구되어 있다.

V. Raineri와 S.U. Campisano는 벌크Si안으로 헬륨이온을 주입하고 열처리를 행하여 공동군을 형성한 후, 기판에 홈을 형성하여 공동군의 측면을 노출시켜서, 산화처리를 행한다. 그 결과, 공동군은 선택적으로 산화되어 매립산화Si막을 형성한다. 즉, SOI구조를 형성할 수 있음을 보고하였다(V. Raineri, and S.U. Canpisano, Appl, Phys. Lett. 66(1995) p.3654). 그러나, 그 방법에서는, 표면Si층과 매립산화Si층의 두께는 공동군의 형성과 산화시의 체적팽창에 의해 생기는 스트레스의 경감을 모두 만족시키는 범위내로 설정되고, 또한 선택산화를 위해 홈의 형성이 필요하다. 그 결과, 기판전체에 걸쳐 SOI구조를 형성할 수 없었다. 공동군의 형성은, 금속으로의 경량 원소의 주입에 수반하는 현상으로서, 이들 공동군의 팽창 및 분리현상과 동시에 핵융합반응로의 제 1노벽에 관한 연구의 일환으로서 보고되어 있다.

이온주입층에, 상기 설명한 바와 같이, 기포가 생기는 것은 잘 알려져 있고, 이온주입층은, 이 이온주입층의 내부에 다공질구조를 형성한 바와 같은 구조로 된다. 따라서, 이 층은 기계적으로 약하여 양극화성의 다공질과 마찬가지로 증속산화나 증속에칭이 가능하다.

이온주입원소는 수소나 희가스에 제한되지 않고, 계면부근에 주입손상층, 주입원소의 고농도층(스트레인층) 또는 기포층이 형성되면 된다.

양극화성에 의해 형성된 다공질층내에 투입범위가 포함되도록 이온주입을 행하면, 투입범위부근에서 다공질물질의 구멍벽안에 기포가 형성되어, 다공도가 높아진다. 이온주입은 양극화성에 의한 다공질층형성의 전이나 후에 행해도 되고, 또한, 비다공질층구조를 형성한 후에 행해도 된다.

다공질층상의 에피택셜성장공정에서는, 제 1단계로서, 다공질Si의 표면구멍을 매립하기 위한 H₂0속의 베이킹(열처리)이 에피택셜층의 품질을 높이는 데에 매우 효과적이다(N. Sato, et al., J. Electrochem. Soc, Vol. 142, No. 9, 3116(1995)). 이 H₂베이킹공정동안에 최외부표면의 다공질층의 구성원소가 구멍을 매립하기 위해 소비된다. 따라서, H₂베이킹 되기 전의 최외부 표면이 다공도가 낮은 박층인 경우 H₂베이킹처리시에 구멍의 시일링이 촉진된다. 이 다공도가 낮은 박층을 약 1㎛이하로, 보다 바람직하게는 0.5㎛이하로 박막화하면, 다공도가 높은 다공질층을 에픽택셜성장된 에피택셜층 부근 아래쪽에 배치할 수 있으므로, 에피택셜층과 가까운 다공질영역에서 분리가능하다. 또한, 분리후에 잔류하는 다공도가 낮은 박층의 두께를 1㎛이하의 값으로 때로는 0.5㎛이하의 값으로 설정할 수 있으므로 후의 평활화처리에 의해 평활화된다. 또한 다공질영역이 형성되는 베이스부재를 H₂베이킹에 앞서 HF용액내에 담궈서 다공질층의 표면부근의 다공질구멍의 측벽의 산화막을 제거하면 HF에 의해 산화막이 제거되어, 비다공질화되지 않은 노출된 표면층 부분이 H₂베이킹처리를 포함하는 열처리시에 구멍의 응집을 야기시켜서, 구멍의 측벽상에 산화막이 전혀 없고, 또한 기계적인 강도가 약하게되어, 분리하기 쉬운 층이 형성된다.

양극화성후, 다공질층을 저온에서의 산화없이 에피택셜성장, 표면산화나 접합열처리등의 고온처리를 행할 때, 다공질층은 구조적으로 변화되어 양극화성시의 미소구멍이 응집하여 구멍이 확대된다. 이와 같은 현상을 이용하면, 에피택셜층바로아래의 구멍의 확대 및 다공질Si와 에피택셜Si사이의 스트레인으로 인해 에피택셜층과 다공질층사이의 계면부근에서 분리를 촉진시킬 수 있다.

본 발명에서는, 접합된 웨이퍼의 고다공도의 제 2다공질층에서의 분리에 연속하여, 옮겨진 비다공질층의 표면상에 잔류하는 다공도가 낮은 잔류부분을 평활화처리한다.

평활화처리에는 비산소분위기하의 열처리나 진공중의 열처리가 적절하지만, 평활화처리는 이들 처리에 의해 제한되지 않는다. 열처리에 있어서는, 수소와, He, Ne, N, Ar, Kr, Xe 등의 비활성기체 또는 이들 기체를 혼합한 분위기가 비산소분위기로써 특히 바람직하다. 진공중의 열처리는, 진공도가 10^-7Torr 이하인 것이 바람직하다. 어느 경우든지, 불순물로서 분위기내에 잔류하는 잔류산소와 수분은 표면을 산화시켜 보호막을 형성한다. 보호막에 의해 표면의 평활화가 저해되기 때문에, 잔류산소와 수분은 낮게 해야 할 필요가 있다. 분위기는 -92℃이하로 설정하는 것이 바람직하다.

이와 같은 분위기의 경우, 표면에너지를 최소화하는 표면원소의 이동(migration)에 의해 표면조도를 평활화한다. 특히, 분위기내에 수소가 함유되어 있는 경우, 그 환원작용에 의해 보호막의 형성이 제한되어 표면평활화를 촉진한다. 표면평활화효과와 잔류다공질층의 두께사이의 관계를 연구한 결과, 본 발명자는, 다공질층의 두께가 약 1㎛이하, 보다 바람직하게는 0.5㎛이하이면, 열처리에 의해 표면이 평활화되고, 평활화된 층에 잔류구멍이 생성되는 것을 방지할 수 있다는 것, 즉, 층을 비다공질화할 수 있다는 것을 알았다. 잔류다공질층이 두꺼운 경우, 잔류구멍은 층의 내부에 잔류하기 쉽다. 열처리에 의한 평탄화는, 표면원자의 이동에 의해 표면평활화가 진행되고, 에칭량이 제한되어 극히 낮다. 특히, 분위기내의 잔류산소와 수분이 낮게 제한되는 경우, 에칭량은 거의 0으로 설정할 수 있다.

지금까지 보고된 바와 같이, 더 이상 선택에칭공정을 이용할 필요가 없기 때문에, 공정의 삭감효과외에도, 에칭의 선택비가 충분하지 않을 때 생기는 비다공질층의 과잉에칭으로 인해 층두께의 균일성의 열화 등의 문제점이 거의 발생하지 않는다. 따라서, 비다공질층인 에피택셜Si층의 균일성이 전혀 열화되지 않는다.

본 발명에 의하면, 단결정다공질층상에 비다공질층으로서 형성된 에피택셜Si 막을 분리하여 선택에칭을 행하지 않고도 다른 기판으로 옮길 수 있다. 특히, 벌크Si의 고유결함이 에피택셜Si막에 전해지지 않기 때문에, 디바이스의 수율을 향상할 수 있다. 현재에도, CPU등의 고성능 LSI에는 에피택셜웨이퍼가 사용된다. 금후 웨이퍼의 직경증가가 진행되어 인장법에 의해 양질의 결정을 제조하기가 어렵다고 전해지고 있어서, 웨이퍼의 품질을 유지하기가 어려울 것으로 예상된다. 따라서, 에피텍셜웨이퍼의 필요성이 점점 증가되고 있다. 벌크웨이퍼를 대신하는 SOI베이스부재에 있어서 에피택셜막의 필요성이 증가되는 것은 당연하다.

또한, 비다공질층의 전기전도형 및 불순물농도는 에피택셜성장시에 전기전도형 및 불순물농도를 제어함으로써 임의로 설정할 수 있기 때문에, 전기도전형이나 불순물농도가 상이한 각종 SOI기판을 동일한 제 1기판으로부터 제조할 수 있다.

또한, 전기전도형 및 불순물농도가 상이한 다층구조를 가지는 에피택셜막을 형성하는 경우, 특히, 고농도매립층을 가지는 SOI기판을 원래부터 다층 SOI기판으로서, 제조할 수 있다.

상기 광범위한 다양한 작용은, 일본국 특개평 5-211128호에 개시된 바와 같은 벌크웨이퍼의 최외부표면층 이온주입에 의해 박리된 후 다른 기판으로 옮겨지는방법에 의해서는 불가능하다.

또한, 다공질영역 및 비다공질층의 이 다공질영역과 접촉하는 비다공질층의 하부층부분이 에피택셜성장층으로 형성되는 경우에는, 제 1기판은 수회 사용하여도 기판의 두께를 감소시키는 것 없이 반영구적으로 재사용할 수 있기 때문에, 상기 품질 향상뿐만이 아니라, 상기 구조는 특히 대직경웨이퍼에서는 자원절약 및 코스트의 관점에서 매우 유리하다.

또, 화합물반도체단결정은, 직경이 크고 결정성이 우수한 웨이퍼를 얻기가 어려웠고, 또 고가이었다. 그러나, 본 방법에 의하면, 다공질Si영역상에의 헤테로에피택셜성장을 이용하여, 결정성이 우수한 화합물반도체단결정막을 대면적기판상에 형성할 수 있다.

한편, 본 발명은, 다공질화된 기판의 표면층을 융점이하의 온도에서의 열처리에 의해 비다공질단결정층으로 변형시킬 수 있다. 이 경우, 다공질화된 기판의 표면상에 결정성이 우수한 비다공질단결정층을 실란등의 반도체소스가스를 사용하는 것 없이, 형성할 수 있다. 또한, 형성된 비다공질단결정층의 표면을 산화한 후 다른 기판에 접합시킨 다음에; 비다공질단결정층을 표면이 산화된 다른 기판에 접합하거나, 또는 양쪽 기판의 표면을 산화하여 서로 접합하고; 이들 기판을 고다공도층에서 분리한 다음, 다공도가 낮은 잔류부분을 평활화한다. 그 결과, 산화층상에 ,우수한 단결정구조를 가지는, 대면적 전체에 걸쳐 균일하게 평탄하고 결함이 현저하게 감소된 단결정층을 형성할 수 있다.

또한, 본 발명에 의한 반도체기판제조방법은, 잔류다공질층을 제거한 후, 또는 제거할 필요가 없다면 그대로 잔류하게 한후, 표면평탄성이 불충분하다면 표면평탄화처리를 행함으로써, 상기 방법에 의해 분리된 제 1Si기판을 제 1베이스부재나 다음의 제 2베이스부재 또는 다른 용도로 사용되는 베이스부재로서 재이용할 수 있다. 표면평탄화처리는, 통상의 반도체공정에 사용되는 연마나 에칭 등의 방법에 의해 행해도 되고, 또는 비산소분위기하의 열처리에 의해 행해도 된다. 비산소분위기로는 수소나 비활성기체 또는 이들 기체가 혼합된 분위기가 특히 바람직하다. 또는, 진공중의 열처리이어도 된다. 이 열처리에 의하면, 조건을 선택함으로써 국소적으로는 원자스텝이 표출하는 정도로 국소적으로 평탄화할 수 있다.

또한, 비다공질층이 옮겨진 후의 제 1기판을 제 1베이스부재로서 반복적으로 재사용하는 경우, 제 1베이스부재를 억지로 사용할 수 없을 때까지 수회 사용할 수 있다.

제 1기판은, 그 표면층 이외는 다공질화되지 않고 원래대로 유지되어 있기 때문에, 제 1기판의 양쪽 표면모두를 주요표면으로 간주하고, 각각의 표면에 베이스부재를 접합함으로써, 2매의 접합SOI기판을 동시에 1매의 제 1기판으로부터 제조할 수 있다. 따라서 공정이 단축되어 생산성을 향상시킬 수 있고, 분리된 제 1기판을 재이용할 수 있다.

이와 같이 얻어진 기판은 SOI구조의 대규모집적회로를 제조할 때 고가의 SOS나 SIMOX를 대신할 수 있다.

제 2기판으로서는, 예를 들면, Si베이스부재 및 Si베이스부재상에 산화Si막을 형성한 것이 있다. 또는 석영, 퓨즈드석영(fused quatrz), 석영유리, 유리, 사파이어 등의 광투과성 절연베이스부재와, 금속베이스부재이어도 된다. 따라서, 부분적으로 한정하지 않아도 된다.

다음은, 도 2A∼2F를 참조하여, 본 발명의 실시예에 대해 설명한다.

도 2A에 도시한 바와 같이, 제 1Si단결정베이스부재(11)를 준비하고, 주요표면상에 표면쪽으로부터 저다공도의 제 1다공질층(12)과 고다공도의 제 2다공질층(13)을 가지는 적어도 2층으로 이루어진 다공질영역을 형성한다. 층(13)은 적어도 1층으로 이루어진다. 다공질Si는, Si베이스부재를 HF용액내에서 양극화성을 행하여 형성할 수 있다. 저다공도박층의 두께는 상기 설명한 바와 같다. 한편, 제 2다공질층의 고다공도층의 다공도는 저다공도박층의 다공도보다 높다. 제 3다공질층을 또한 고다공도층보다 낮게 형성하는 경우, 제 2다공질층의 다공도는 제 3다공도질층의 다공도보다 높은 것이 바람직하다. 즉, 제 2다공질층의 다공도가 다공질영역에서 가장 높은 것이 바람직하다. 또한, 제 2다공질층의 두께는 상기 설명한 바와 같다.

도 2B에 도시한 바와 같이, 다공질 영역(12),(13)상에 적어도 1층의 비다공질층(14)을 형성한다. 비다공질층(14)은, 특히 단결정Si, 다결정Si, 비정질Si, 금속막, 화합물반도체박막, 초전도박막 등을 포함하여, 상기 설명한 물질로 형성한다. 비다공질층상에 MOSFET등의 디바이스구조를 형성해도 된다. 다층구조이면, 매립층을 가지는 SOI이어도 된다. 또, 접합표면의 계면의 레벨을 활성층으로부터 분리할 수 있기 때문에 최외부층상에 SiO₂등의 절연막(15)을 형성하는 것이 더욱 좋다.

도 2C에 도시한 바와 같이, 제 2베이스부재(16)의 표면과 제 1기판의 표면을 실온에서 서로 접착하도록 한다.

도 2C는 제 2베이스부재와 제 1기판을, 절연층(15)을 개재하여 서로 접합한 상태를 도시한 것이다. 비다공질층(14)이 Si가 아니거나 제 2베이스부재가 Si가 아닌 경우에는, 절연층(15)을 형성해도 된다.

기판의 접합시, 기판사이에 절연박판을 개재하여 3층적층방식으로 접합해도 된다.

도 2D에 도시한 바와 같이, 제 1다공질층(12)쪽상의 제 2다공질층(13)의 최외부박막에서 기판을 분리한다. 분리방법은, 가압, 신장력, 전단력, 또는 쐐기에 의한 외압을 가하는 방법이어도 되고, 초음파를 인가하는 방법이어도 되고, 열을 가하는 방법이어도 되고, 산화에 의해 다공질Si를 주변에서부터 팽창시킴으로써 다공질영역의 내부에 내압을 가하는 방법이어도 되고, 펄스형 방식으로 가열하여 열응력을 가하는 방법이어도 되고, 연화 등의 방법이어도 된다. 그러나, 이들 방법에 제한되는 것은 아니다.

다음은, 제 1다공질층(14)의 잔류부분상에서의 비다공질의 품질생성작용을 수반하는 평활화처리를 제 2기판의 표면상에서 행한다. 평활화처리는 상기 설명한 바와 같다.

상기의 결과로서, 도 2E에 도시한 반도체기판이 얻어진다. 비다공질층(14), 예를 들면, 단결정Si박막은 제 2베이스부재(16)상에서 평탄하고 균일하게 박막화되어 웨이퍼전체에 걸친 대면적을 형성한다. 제 2기판과 제 1기판을, 절연층을 개재하여 서로 접합하면, 절연분리된 전자디바이스의 제조에 접합한 반도체기판이 형성된다.

제 1Si단결정베이스부재(11)는, 도 2F에 도시한 바와 같이 필요에 따라 제 2다공질층의 잔류부분을 제거하고 표면 평활성을 허용할 수 없을 정도로 표면이 거친 경우에는 표면을 평활화한 후에, 제 1베이스부재(11)나 제 2베이스부재(16)로서 재이용하고, 다른 반도체기판을 제조하기 위해 도 2A∼2F에 도시한 공정을 다시 반복한다.

도 1A∼1D 또는 도 2A∼2F에 도시한 반도체제조공정은 2매의 제 2베이스부재를 사용하는 제 1베이스부재의 양쪽표면상에서 행하므로 2매의 반도체기판을 동시에 제조할 수 있다. 이 방법에 대해서는 도 3A∼3F에 도시되어 있다.

제 1베이스부재(11)는 필요에 따라 양쪽 표면상의 잔류다공질층(13)을 제거하고 표면평활성을 허용할 수 없을 정도로 표면이 거친 경우에는 표면을 평활화 한 후에, 제 1베이스부재(11)나 제 2베이스부재(16)로서 재이용할 수 있다. 여기서,

2매의 베이스부재(16)의 사이즈 및 재료는 동일하지 않아도 된다.

두 다공질층(14)의 사이즈 및 재료는 동일하지 않아도 된다.

절연물질(15)을 제공하지 않아도 된다.

종래의 접합기판제조방법은 제 1Si베이스부재를 한 쪽 표면으로부터 연마나 에칭에 의해 순차적으로 제거하는 방법을 사용하여 이루어지기 때문에, 제 1Si베이스부재의 양쪽 표면 모두를 다른 베이스부재에 접합하여 유효하게 사용할 수 없다. 그러나, 상기 실시예에 의하면, 제 1Si기판이 그 표면층을 제외한 그대로 유지되기 때문에, 제 1Si기판의 양쪽 표면을 주요표면으로서 사용할 수 있고, 각 표면에 베이스부재를 접합할 수 있으므로, 1매의 제 1Si베이스부재로부터 2매의 접합기판을 동시에 제조할 수 있다. 그 결과, 공정을 감소할 수 있고 생산성을 향상할 수 있다. 분리된 제 1Si베이스부재를 재이용할 수 있는 것은 당연하다.

예를 들면, 실리콘베이스부재의 경우, 실리콘베이스부재의 표면층을 다공질화하고 Si베이스부재가 다공질화된 후에 융점이하의 온도에서 열처리에 의해 비다공질실리콘단결정층으로 변형된다. 그 결과, 다공질화된 실리콘베이스부재의 표면상에 결정성이 우수한 실리콘단결정층을 실란등의 실리콘함유소스가스를 사용하는 것 없이 형성할 수 있다.

도 4A∼4C는 제 1다공질층 및 제 2다공질층을 형성하는 공정과, 비다공질층을 형성하는 공정과 본 발명에 의한 분리공정에 있어서의 다공질영역의 현상을 개략적으로 도시한 것이다.

도 4A는 베이스부재(11)의 표면상에 다공도가 낮고 구멍 P1을 가지는 저다공도층(12a)과 다공도가 높고 구멍 P1보다 직경이 큰 구멍 P2를 가지는 제 2다공질층(13)을 형성하는 현상을 개략적으로 도시한 것이다.

도 4B는 표면쪽의 저다공도층(12a)부분을 열처리하여 비다공질화함으로써 비다공질층(14)을 형성하는 비다공질형성공정의 현상을 개략적으로 도시한 것이다. 즉, 베이스부재(11)의 표면상에 제 2다공질층(13)과, 제 1다공질층(12)과, 비다공질층(14)으로 이루어진 적층체를 형성한다.

도 4C는 기판이 분리되는 현상, 즉, 제 1다공질층(12)과 제 2다공질층(13)사이부분의 계면상의 제 2다공질층의 계면부분이 부분적으로 파괴되어 분리되는 현상을 개략적으로 도시한 것이다.

도 4A∼도 4C는 본 발명의 용이한 이해를 위해 각각의 현상을 개략적으로 도시한 것이다. 그러나, 다공질층구멍의 형성 및 분리된 표면의 구조는 보통 한층 더 복잡하다.

또한, 비다공질의 품질생성공정후에(도 4B), 에피택셜성장 등을 행하여 비다공질층(14)의 두께를 증가시켜도 된다.

<실시예 1>

제 1단결정Si기판의 표면층을 HF용액내에서 양극화성하였다.

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: t(분)

다공질Si의 두께: ×(㎛)

또,

전류밀도: 50(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 10(초)

다공질 Si의 두께: 0.2(㎛)

제 1양극화성시간(t)을, 낮은 다공도를 가지는 제 1다공질층의 두께가 각각 0.02, 0.5, 1.0, 1.5㎛가 되도록 0, 0.2, 0.5, 1.0, 1.5분으로 변화시켰다.

전류밀도를 50mA·cm^-2으로 설정한 양극화성에 의해, 제 2다공질Si층의 다공도가 높아져서, 이에 의해 구조적으로 취약한 높은 다공도를 가지는 박막을 형성한다.

웨이퍼를, 에피택시장치내로 삽입한 후, 수소분위기에 배치하여 1,060℃에서 베이킹하였다. 이 상태에서 샘플을 취하여 주사형 전자현미경으로 관찰하였을 때, 다공질Si의 표면구멍이 시일된 것을 확인하였다. 그 결과, 낮은 다공도를 가지는 박막의 최외부표면층은 구멍을 매립하는 데에 소비되어 비다공질상태가 되었다. 특히, 낮은 다공도층을 1.0㎛이하의 소정의 두께로 형성한 후, 표면층을 비다공질화하여 잔류하는 낮은 다공도층의 두께가 0.5㎛이하가 되었다. 다음은 다공질Si상에 단결정Si를 CVD(Chemical Vapor Deposition)법에 의해 에피택셜성장시켰다. 성장조건은 다음과 같다.

소스가스: SiH₂Cl₂/H₂

가스유량: 0.2/180 ℓ/min

가스압력: 760 Torr

온도: 1060℃

성장속도: 0.15㎛/min

또, 에피택셜Si층의 표면상에 열산화에 의해 200nm두께의 SiO₂층을 형성했다.

SiO₂층의 표면을 다른 Si기판(제 2기판)의 표면상에 포개어서 이 다른 Si기판과 밀착시켜서 기판을 1180℃에서 5분동안 어니일링한 결과, 접합이 견고하게 되었다.

접합된 웨이퍼를 분리한 결과, 높은 다공도층과 낮은 다공도층사이의 높은 다공도층의 계면부근에서 이들 웨이퍼가 분리되었다. 분리를 위해 어떠한 방법을 사용해도 된다. 다음은, 기판을 통상 압력의 수소분위이내에 위치시키고 1100℃에서 4시간동안 열처리하였다. 그 결과, 제 2기판상에 잔류하던 낮은 다공도를 가지는 박층이 완전히 비다공질화되었다. 전자현미경으로 박층의 단면을 관찰한 결과, 어떠한 잔류구멍도 확인할 수 없었다. 원자간력 현미경으로 표면조도를 관찰한 결과, 50평방㎛ 영역의 루트제곱평균은, 다공도층의 두께가 0, 0.2, 0.5, 1.0, 1.5㎛일 때 약 0.5, 0.2, 0.2, 0.4, 1.5nm였고, 두께가 1.0㎛이하인 낮은 다공도를 가지는 박층의 표면조도는 시판중인 통상의 Si웨이퍼의 표면조도와 동등했다. 또, 결정결함밀도를 측정한 결과, 적층결함밀도는, 낮은 다공도층의 두께가 0, 0.2, 0.5, 1.0, 1.5㎛였을 때 약 1×10⁵, 6×10³ _,5×10³, 5×10³, 5×10³/㎠였고, 박층의 다공도를 낮게 함으로써 결정결함밀도가 현저히 감소되었다.

상기와 같은 방법으로, 산화Si막상에 결함밀도가 낮은 단결정Si층을 형성할 수 있었다. 단결정Si층의 형성시의 두께를 표면전체에 걸쳐 100개의 점에서 측정하였을 때, 두께의 균일성은 각각 211±24nm, 421±9nm, 690±14nm, 1201±24nm, 1707±34nm였다. 단결정Si층에도 낮은 다공도층을 비다공질화하는 부분이 있으므로 그 두께가 상이하다.

제 1Si기판쪽의 표면이 아직 거칠기 때문에 수소어니일링이나 또는 표면평활화처리와 같은 표면연마등의 표면처리를 행하여, 이 기판을 제 1기판으로서 또는 제 2기판으로서 재사용할 수 있었다. 이와 같은 상황에서, 비교적 많은 양의 다공질Si가 잔류할때에는 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 수소어니일링이나 표면연마등의 표면처리를 하여, 기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다.

<실시예 2>

제 1단결정Si웨이퍼의 표면층을 HF용액내에서 양극화성하였다.

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 0.1(분)

제 1 다공질Si층의 두께: 0.1(㎛)

또,

전류밀도: 50(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 5(초)

제 2다공질Si층의 두께: 0.1(㎛)

또한, 제 3층을 제조해도 된다. 조건은, 예를 들면, 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 1(분)

제 3다공질 Si층의 두께: 1(㎛)

양극화성에 의해, 다공질Si층의 다공도는 전류밀도를 50(mA·cm^-2)로 설정한 다공질영역에서 최대가 되며, 이에 의해 낮은 다공도를 가지는 박층아래에 구조적으로 취약한 높은 다공도층을 형성하였다.

이 웨이퍼를 산소분위기속에서 400℃로 1시간동안 산화하였다. 이와 같은 산화에 의해, 다공질Si의 각 구멍의 내벽은 열산화막으로 덮었다. 이 웨이퍼를 1％의 HF수용액내에 약 30초동안 담궈서 이에 의해 다공질Si의 표면상 및 표면부근의 구멍의 내벽에 형성된 매우 얇은 열산화막을 제거했다. 웨이퍼를 초고진공장치내에 삽입한 후, 1×10⁹Torr에 의해 1000℃에서 5분동안 베이킹하였다. 이 상태에서, 샘플을 취하여 주사형 전자현미경으로 관찰하였을 때, 다공질Si의 표면구멍이 시일된 것을 알았다. 그 결과, 낮은 다공도를 가지는 박층의 최외부표면층은 구멍을 매립하는 데에 소모되어 비다공질상태가 되었다. 다음은, 이 기판을 에피택셜성장장치에 설치하고, 다공질Si상에 CVD법에 의해 단결정Si를 1.0㎛의 두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.

소스가스: SiH₂Cl₂/H₂

가스유량: 0.4/180 ℓ/min

가스압력: 80 Torr

온도: 900℃

성장속도: 0.15㎛/min

SiO₂층의 표면을 다른 Si기판(제 2기판)의 표면상에 포개어서 이 다른 Si기판과 밀착시켜서 기판을 1100℃에서 10분동안 어니일링한 결과, 접합이 견고하게 되었다. 즉, 제 2층의 다공도를 다공질층구조중 최대의 다공도로 설정하였을 때, 분리가 용이하게 이루어진다.

다음은, 제 2기판을 50Torr압력하의 수소분위기내에 설치하고 1100℃에서 2시간동안 열처리하였다. 그 결과, 제 2기판상으로 옮겨진 에피택셜Si층의 표면상에 잔류하던 낮은 다공도를 가지는 박층이 완전히 비다공질화되었다. 전자현미경으로 박층의 단면을 관찰한 결과, 어떠한 잔류구멍도 확인할 수 없었다. 원자간력 현미경으로 표면조도를 측정한 결과, 50평방㎛영역의 루트제곱평균은 약 0.3nm였고, 두께가 1.0㎛이하인 낮은 다공도를 가지는 박층의 표면조도는 시판중인 통상의 Si웨이퍼의 표면조도와 동등했다. 또, 결정결함밀도를 측정한 결과, 적층결함밀도는, 5×10³/㎠였고, 박층의 다공도를 낮게 함으로써 결정결함밀도가 현저히 감소되었다.

상기의 결과로서, 제 2기판의 산화Si막상에 결함밀도가 낮은 단결정Si층을 형성할 수 있었다. 형성된 단결정Si층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 각각 1011±22nm였다.

산화막을 에피택셜층의 표면상이 아닌 제 2기판의 표면상에 형성하거나, 양쪽 표면 모두에 형성해도, 동일한 효과를 얻을 수 있었다.

제 2기판의 표면상에 잔류하는 다공질Si를 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 기판을 수소어니일링의 표면처리를 하여, 이 기판을 다시 제 1기판으로서 사용하거나 또는 제 2기판으로서 사용할 수 있었다.

<실시예 3>

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 3(분)

다공질Si의 두께: 3(㎛)

이 기판을 산소분위기하에서 400℃로 1시간동안 산화하였다. 산화에 의해, 다공질Si의 각 구멍의 내벽이 열산화막으로 덮였다. 이 웨이퍼표면으로부터의 투사범위가, 다공질Si내에, 또 표면으로부터 0.3㎛만큼 떨어진 부분의 근처에 오도록 이온주입을 행하였다. 이온주입원소는 특별히 제한되지는 않지만, 주입손상층, 주입원소의 고농도층(스트레인층) 또는 기포층이 계면의 부근에 형성된다면, 어떠한 원소를 이용해도 된다.

다공질Si상에 단결정 Si를 CVD법에 의해 0.15㎛의 두께로 에피택셜성장시켰다. 성장조건은 다음과 같다.

소스가스: SiH₂Cl₂/H₂

가스유량: 0.5/180 ℓ/min

가스압력: 80 Torr

온도: 900℃

성장속도: 0.15㎛/min

또, 에피택셜Si층의 표면상에 열산화에 의해 100nm두께의 SiO₂층을 형성했다.

SiO₂층의 표면을 다른 Si기판(제 2기판)의 표면상에 포개어서 이 다른 Si기판과 밀착시키고, 기판을 어니일링한 결과, 접합이 견고하게 되었다. 어니일링은 주입손상층, 주입원소의 고농도층(스트레인층) 또는 기포층이 확산되지 않는 조건하에서 행하였다. 전자현미경으로 단면을 관찰한 결과, 이온이 주입된 위치의 다공질층의 다공도가 증가했음을 확인할 수 있었다. 즉, 이온주입에 의해, 후에 분리층을 형성할 고다공도층이 형성되었다.

접합웨이퍼를 분리한 결과, 이온주입에 의해 형성했던 고다공도층에서 분리되었다.

연속하여, 제 2기판을, H₂를 Ar으로 희석한 분위기내에 위치시키고 1200℃에서 2시간동안 열처리했다. 그 결과, 제 2기판상으로 옮겨진 단결정Si층의 표면상에 잔류하는 저다공도의 박층이 완전히 비다공질화되었다. 전자현미경으로 박층의 단면을 관찰한 결과, 잔류공동등을 전혀 확인할 수 없었다. 원자간력 현미경으로 표면조도를 평가한 결과, 50평방㎛영역의 제곱평균조도는, 다공도층의 약 0.3nm였고, 표면조도는 통상 시판중인 Si웨이퍼의 표면조도와 동등했다. 또, 결정결함밀도를 측정한 결과 적층결함밀도는 6×10³/㎠였고, 박층의 다공도를 낮게 함으로써 결정결함밀도가 현저히 감소되었다.

상기의 결과로서 산화Si막상에 결함밀도가 낮은 단결정Si층을 형성할 수 있었다. 형성된 단결정Si층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 각각 311±6.2nm였다. 제 1기판의 표면상에 잔류하는 다공질Si를 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 제 1기판을 수소어니일링의 표면처리를 하여, 제 1기판을 다시 제 1기판으로서 사용하거나 또는 제 2기판으로서 사용할 수 있었다.

<실시예 4>

제 1 p^-단결정Si기판의 표면상에 미리 붕소를 확산시켜서 약 2㎛의 두께로 p⁺층을 형성했다.

다음은, 표면층을 HF 용액내에서 양극화성하였다.

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 2(분)

주사형전자현미경으로 기판을 관찰한 결과, 표면상에 다공도가 20％인 층이 형성되었고, 이 층아래에 다공도가 50％인 다공질층이 약 0.4㎛의 두께로 형성되었음을 확인하였다.

이 기판을 산소분위기하의 400℃에서 1시간동안 산화하였다. 산화에 의해, 다공질Si의 각 구멍의 내벽이 열산화막으로 덮였다. 웨이퍼를, 에피택시디바이스내로 삽입한 후, 1060℃에서 5분동안 베이킹하고, 또 소량의 Si소스를 가하면서 베이킹하여, 다공질Si의 표면구멍을 매립시켰다. 표면구멍이 매립된 다공질Si상에 CVD(Chemical Vapor Deposition)법에 의해 단결정Si를, p에피택셜층을 0.45㎛의 두께로, n⁺에피택셜층은 1.0㎛로 에피택셜성장시켰다. 성장조건은 이하와 같다.

소스가스: SiH₂Cl₂/H₂

가스유량: 0.5/180 ℓ/min

가스압력: 80 Torr

온도: 900℃

성장속도: 0.15㎛/min

SiO₂층의 표면과 다른 Si기판(제 2기판)의 표면을 O₂플라즈마에 의해 처리하여 물로 세정하고, 한 기판을 다른 기판에 포개어서 서로 접촉시킨후, 기판을 400℃에서 60동안 어니일링한 결과, 접합이 견고하게 되었다.

접합웨이퍼를 분리한 결과, 저다공도층의 계면의 부근의 고다공도층에서 분리되었다.

다음은, 제 2기판을 초고진공장치내에서 위치시켜서 잔류산소와 수분을 만족스럽게 제거한 후, 950℃에서 4시간동안 1×10^-9Torr의 압력하에서 열처리를 행한 결과, 제 2기판상에 잔류하던 저다공도의 박층이 완전이 비다공질화되었다. 전자현미경으로 박층의 단면을 관찰한 결과, 잔류공동등을 전혀 확인할 수 없었다. 원자간력 현미경으로 표면조도를 평가한 결과, 50평방㎛영역의 제곱평균조도는, 약 0.5nm였고, 표면조도는 통상 시판중인 Si웨이퍼의 표면조도와 동등했다. 또, 결정결함밀도를 측정한 결과 적층결함밀도는 6×10³/㎠였고, 박층의 다공도를 낮게 함으로써 결정결함밀도가 현저히 감소되었다.

상기의 결과로서 제 2기판의 산화Si막상에 n⁺매립층을 포함하는 두께 1.6㎛의 단결정Si층을 형성할 수 있었다. 형성된 단결정Si층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 각각 1.6±0.03㎛였다.

제 1Si기판쪽의 표면이 아직 거칠기 때문에 표면평탄화처리로서 수소어니일링으로 표면처리를 행하여, 이 기판을 제 1기판으로서 또는 제 2기판으로서 재사용할 수 있었다. 다공질Si가 잔류할 경우에는 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 제 1기판을 수소어니일링이나 표면연마등의 표면처리를 하여, 이 제 1기판을 제 1기판으로서 또는 제 2기판으로서 재이용해도 된다.

<실시예 5>

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 0.1(분)

다공질Si의 두께: 0.1(㎛)

다음은, 이하와 같이 용액의 농도를 변화시켜서 양극화성을 행하였다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 2 : 1

시간: 1(분)

다공질Si의 두께: 0.6(㎛)

주사형 전자현미경으로 기판을 관찰한 결과, 두번째 형성에 해당하는 고다공층이 표면으로부터 약 0.1㎛의 깊이로 형성되었음을 확인하였다.

기판을 산소분위기하에서 400℃로 1시간동안 산화했다. 산화에 의해, 다공질Si의 각 구멍의 내벽이 열산화막으로 덮였다. 다공질Si의 표면부근의 산화막을 HF에 의해 제거하였다.

웨이퍼를, 에픽택시장치내로 삽입한 후, 수소분위기하에서 1040℃로 5분동안 베이킹하여, 다공질Si의 표면구멍을 매립했다. 표면구멍이 매립된 다공질Si상에 단결정 GaAs를 MOCVD(Metal Organic Chmeical Vapor Deposition)법에 의해 0.5㎛의 두께로 에피택셜성장시켰다. 성장조건은 다음과 같다.

소스가스: TMG / AsH₃/ H₂

가스압력: 80 Torr

온도: 700℃

GaAs층의 표면과 다른 Si기판(제 2기판)의 표면을, 다른 기판상에 한 기판을 포개어서 서로 접촉시켜서, 700℃에서 1시간동안 어니일링한 결과, 접합이 견고하게 되었다.

접합된 웨이퍼를 분리한 결과, 저다공도층의 계면부근의 고다공도층에서, 이들 웨이퍼가 분리되었다.

상기의 결과로서 제 2Si기판상에 두께 0.5㎛인 단결정GaAs층을 형성했다. 형성된 단결정GaAs층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 각각 0.5±0.01㎛였다.

GaAs층의 표면이 거칠고, 다공질Si의 잔여물이 잔류할 가능성도 있기 때문에, 표면접촉연마를 행한다. 그 결과 통상 시판중인 GaAs의 표면조도와 마찬가지의 표면조도를 얻었다.

투과형전자현미경으로 박층의 단면을 관찰한 결과, Si층에는 결정결함이 전혀 도입되지 않아서 우수한 결정성을 유지하고 있음을 확인하였다.

제 2기판으로서는, 표면을 산화한 Si기판을 Si기판대신 사용할 수 있다. 또, Si기판의 표면상이나 GaAs층상에 퇴적 SiO₂막을 형성한 후, 이들 기판을 서로 접합시켜도 된다. 이 경우에, 완성기판은 절연기판상의 GaAs로 사용된다.

제 1기판쪽의 표면이 아직 거칠다면 표면을 평탄화하기 위해 수소어니일링이나 표면연마등의 표면처리를 행하여, 제 1기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다. 다공질 Si가 잔류할 경우에는 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 수소어니일링이나 표면연마등의 표면처리를 하여, 기판을 제 1기판을 제 1기판으로서 또는 제 2기판으로서 재이용해도 된다.

<실시예 6>

양극화성조건은 이하와 같다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 0.2(분)

다공질Si층의 두께: 0.1(㎛)

또,

전류밀도: 50(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 10(초)

다공질Si층의 두께: 0.2(㎛)

전류밀도를 50(mA·cm^-2)으로 설정한 양극화성에 의해, 다공질Si층의 다공도가 높아져서, 이에 의해 구조적으로 취약한 고다공도를 가지는 박막을 형성한다.

웨이퍼를, 에피택시장치내로 삽입한 후, 수소분위기속에서 1,060℃로 5분동안 베이킹하였다. 이 상태에서 샘플을 취하여 주사형전자현미경으로 관찰하였을 때, 다공질Si의 표면구멍이 시일된 것을 확인하였다. 그 결과, 저다공도를 가지는 박층의 최외부표면은 구멍을 매립하는 데에 소비되어 바디공질상태가 되었다. 연속하여, 다공질Si상에 단결정Si를 CVD법에 의해 0.3㎛의 두께로 에피택셜성장시켰다. 성장조건은 이하와 같다.

소스가스: SiH₂Cl₂/H₂

가스유량: 0.2/180 ℓ/min

가스압력: 760 Torr

온도: 1060℃

성장속도: 0.15㎛/min

SiO₂층의 표면과 다른 실리카기판(제 2기판)의 표면을 N₂플라즈마에 의해 처리하고 물로 세정한 후, 한 기판을 다른 기판에 포개어서 서로 접촉시킨 다음, 400℃에서 60분동안 어니일링한 결과, 접합이 견고하게 되었다.

접합웨이퍼를 분리한 결과, 저다공도층쪽의 계면부근의 고다공도층에서 이들이 분리되었다. 다음은, 제 2기판을 80Torr의 수소분위기내에 위치시킨 후, 950℃에서 6시간동안 열처리하였다. 그 결과, 제 2기판상에 잔류하는 저다공도의 박층이 완전히 비다공질화되었다. 전자현미경으로 박층의 단면을 관찰한 결과, 잔류공동등을 전혀 확인할 수 없었다. 원자간력 현미경으로 표면조도를 평가한 결과, 50평방㎛영역의 제곱평균조도는, 다공도층의 약 0.4nm였고, 표면조도는 통상 시판중인 Si웨이퍼의 표면조도와 동등했다. 또, 결정결함밀도를 측정한 결과 적층결함밀도는 5×10³/㎠였다.

상기의 결과로서 산화Si막상에 결함밀도가 낮은 단결정Si층을 형성할 수 있었다. 형성된 단결정Si층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 412±9nm였다.

제 1Si기판쪽의 표면이 아직 거칠다면 표면을 평탄화하기 위하여 수소어니일링이나 표면연마등의 표면처리를 행하여, 이 기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다. 다공질Si가 잔류할 경우에는 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 제 1기판을 수소어니일링이나 표면연마등의 표면처리를 하여, 기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다.

<실시예 7>

양극화성조건은 이하와 같다.

전류밀도: 1(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 2(분)

다공질Si의 두께: 0.4(㎛)

또,

전류밀도: 50(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 5(초)

다공질Si의 두께: 0.1(㎛)

또한, 제 3층을 제조했다.

전류밀도: 7(mA·cm^-2)

양극화성용액: HF : H₂0 : C₂H₅OH = 1 : 1 : 1

시간: 1(분)

다공질Si층의 두께: 1(㎛)

전류밀도를 50mA·cm^-2으로 설정한 양극화성에 의해, 다공질 Si층의 다공도가 높아져서, 이에 의해 구조적으로 취약한 고다공도층을 형성했다.

이 기판을 산소분위기에서 400℃로 1시간동안 산화했다. 이 산화에 의해, 다공질Si의 각 구멍의 내벽이 열산화막으로 덮였다. 웨이퍼를 수소베이킹장치내로 삽입한 후, 1040℃에서 5분동안 베이킹하여, 다공질Si의 표면구멍을 매립했다. 그 결과, 저다공도의 박층(1mA·cm²로 형성된 층)의 표면부근의 부분이 구멍을 매립하기 위해 소비되어 비다공질상태가 되었다. 즉, 양호한 질을 가지는 비다공질단결정층을 약 0.05㎛의 두께로 형성했다.

또, 비다공질단결정층의 표면상에 20nm두께의 SiO₂층을 열산화에 의해 형성했다.

SiO₂층의 표면을 다른 Si기판(제 2기판)의 표면위에 포개어서 이 다른 Si기판과 밀착시키고, 이 기판을 1180℃에서 5분동안 어니일링한 결과, 접합이 견고하게 되었다.

접합웨이퍼를 분리한 결과, 이들은 저다공도층쪽의 계면부근의 고다공도층에서 분리되었다.

다음은, 기판을 80Torr압력하여 수소분위기내에 위치시킨 후, 1100℃에서 6시간동안 열처리하였다. 그 결과, 제 2기판의 표면상에 잔류하는 저다공도층이 완전히 비다공질화되어 단결정실리콘층과 동일하게 되었다.

원자력간 현미경으로 표면조도를 평가한 결과, 50평방㎛m영역의 제곱평균조도는, 약 0.4nm였고, 표면조도는 통상 시판중인 Si웨이퍼의 표면조도와 동등했다.

상기의 결과로서 산화Si막상에 400nm두께의 단결정 Si층을 형성할 수 있었다. 형성된 단결정Si층의 두께를 표면전체에 걸쳐 100개의 점에서 측정한 결과, 두께의 균일성은 403±8nm였다.

투과형 전자현미경으로 층의 단면을 관찰한 결과, Si층에는 결정결함이 전혀 도입되어 있지 않아, 우수한 결정성을 유지하고 있음을 확인했다.

제 1Si기판쪽의 표면이 아직 거칠다면 표면을 평탄화하기 위하여 수소어니일링이나 표면연마등의 표면처리를 행하여, 이 제 1기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다. 다공질 Si가 잔류할 경우에는 49％의 플루오르화수소산과 30％의 과산화수소액을 교반하면서 혼합한 혼합액을 사용해 선택에칭을 행한 후, 제 1기판을 수소어니일링이나 표면연마등의 표면처리를 하여, 기판을 제 1기판으로서 또는 제 2기판으로서 재사용해도 된다.

도면에서 도시한 바와 같이, 상기 설명한 각 실시예의 방법은 제 1기판의 양쪽표면에 실시할 수 있었다.

각 실시예에서, 접합기판을 분리한 후 제 1기판쪽에 잔류하는 다공질Si층을 제거하기 위해서는, 이하의 선택에칭액을 사용해도 된다.

플루오르화수소산;

플루오르화수소산 + 과산화수소액;

플루오르화수소산 + 알코올;

플루오르화수소산 + 알코올 + 과산화수소액;

버퍼드플루오르화수소산;

버퍼드플루오르화수소산 + 과산화수소액;

버퍼드플루오르화수소산 + 알코올;

버퍼드플루오르화수소산 + 알코올 + 과산화수소액;

또한, 일반적인 Si의 에칭액을 사용해도, 다공질Si의 장대한 표면적에 의존하여, 어느 정도까지는 선택에칭이 가능하다.

각 실시예에 의하면, 선택에칭공정이 필요없기 때문에, 선택에칭비가 불충분할 때 야기되는, 비다공질층의 과잉에칭에 의해 막두께의 균일성이 열화된다는 문제점등이 거의 없다. 따라서, 제 2기판상으로 옮겨지는 막의 균일성이 전혀 열화되지 않는다.

또, 각 예에 의하면, 고다공도층과 저다공도층사이의 계면의 다공질영역에서, 또는 대면적에 걸친 계면부근의 고다공도층에서 웨이퍼의 표면전체에 걸쳐 분리를 행할 수 있다. 따라서, 분리후, 제 2기판쪽에 잔류하는 저다공도를 가지는 박층을 평활화만을 행하므로, 연삭, 연마, 에칭등에 의한 다공질층의 잔류층을 제거하는 공정을 단축 또는 생략할 수 있다. 또, 다공질층구조형성의 조건에 따라 잔류층의 두께를 제어할 수 있다. 특히, 열처리를 행하면, 저다공도의 잔류박층이 층내부에 어떠한 공동도 남아 있지 않는 비다공질층으로 변형되며, 이에 의해 표면을 평활화할 수 있다. 따라서, 막두께의 균일성을 향상시킬 수 있다. 이것은, 웨이퍼를 양호환 수율로 제조할 수 있어서 극히 높은 균일성에 대한 요구를 만족한다는 것을 의미한다.

또한, 분리된 후의 제 1기판이 SOI기판을 제조하는 다음 사이클에서 제 1기판으로서 재이용되는 경우, 제 1기판을 더 이상 사용할 수 없을 때까지 수회 재이용할 수 있다.

또, 다공질구조 및 저다공도의 박층구조와 접촉하는 비다공질의 양쪽 층을 에피택셜층으로 형성하는 경우, 제 1기판을 수회 사용하여도 기판의 두께가 전혀 감소되는 일 없이 반영구적으로 사용할 수 있기 때문에, 자원절약 및 코스트저감의 관점에서 볼 때 매우 유리하다.

헤테로에피택셜물질의 차에 의한 격자정수의 차이로 인해 에피택셜층이나 그계면에 결합이 도입되는 것으로 알려져 있다. 또, 이중헤테로에피택시의 경우, 양쪽 물질의 두께에 대하여 한쪽이 초박막이면, 그 초박막에 결함이 도입되기 쉽다. 그러므로, 초박막에피택셜층상에 다른 종류의 물질을 또 에피택셜성장시키려고 하는 경우, 초박막에피택셜층으로 결함이 도입되기 쉽다. 이같은 방법으로, 격자정수 및 결함도입의 차이로 인해 계면이 약해져서 그 계면으로부터 기판이 박리된다.

상기 설명한 바와 같이, 본 발명에 의하면, SOI구조의 대규모집적회로의 제조시에도, 고가의 SOS나 SIMOX를 대체할 수 있는, 저가이며 양호한 품질의 반도체기판의 제조방법을 제공할 수 있다.

Claims

다공도가 상이한 적어도 2층을 포함하는 다공질영역과 상기 다공질영역상에 형성된 비다공질층을 가지는 제 1기판을 준비하는 공정과;

상기 제 1기판의 상기 비다공질층의 표면을 제 2기판의 표면에 접합하는 공정과;

상기 제 1기판과 제 2기판을 서로 분리하여 상기 비다공질층을 상기 제 2기판으로 옮기는 공정과;

상기 제 2기판의 분리표면상에 잔류하는 다공질영역의 잔류부분을 제거하거나 또는 잔류부분을 비다공질화하여 상기 기판표면을 평활화하는 공정

으로 이루어진 반도체기판의 제조방법에 있어서,

상기 제 1기판을 준비하는 공정은, 두께가 1㎛이하인 제 1다공질층과, 상기 제 1다공질층과 인접하며 다공도가 높은 제 2다공질층 및 상기 제 1다공질층에 접하는 상기 비다공질층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층을 형성하는 공정은, 상기 제 1다공질층의 표면쪽부분을 비다공질화하는 공정과 상기 제 1다공질층상에 비다공질층을 형성하는 공정으로 이루어지거나, 또는 상기 제 1다공질층의 표면쪽부분을 비다공질화하는 공정이나 상기 제 1다공질층상에 비다공질층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 1다공질층을 형성하는 공정은 다공질층을 형성한 후, 상기 다공질층의 표면쪽부분을 비다공질화하여 잔류다공질층의 두께를 1㎛이하로 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2다공질층은 상기 제 1다공질층보다 두껍게 되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항 또는 4항에 있어서, 상기 제 1다공질층보다 얇은 제 2다공질층을 형성한 후에, 상기 제 1다공질층의 표면쪽부분을 비다공질화하여 상기 제 1다공질층을 박막화하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2다공질층에 대하여 상기 제 1다공질층과 대향하는 쪽에 상기 제 2다공질층보다 두껍고 또한 다공도가 낮은 제 3다공질층을 형성하는 공정을 부가하여 구비하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 분리표면의 평활화공정은 선택에칭 및 연마중에서 어느 것도 이용함이 없이, 비산화분위기에서 열처리에 의해 행하는 것을 특징으로 하는 반도체기판의 제조방법.
제 7항에 있어서, 상기 비산화분위기는 수소분위기, 비활성기체분위기 또는 수소와 비활성기체로 구성된 혼합분위기인 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 분리표면을 평활화하는 공정은 선택에칭 및 연마중에서 어느 것도 이용함이 없이, 진공중의 열처리에 의해 행하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 다공질영역은 단결정으로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 다공질영역은 단결정Si층인 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 다공질영역은 상기 제 1기판을 양극화성함으로써 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
제 12항에 있어서, 상기 제 1다공질층 및 상기 제 2다공질층은 양극화성에 의해 형성되며 양극화성시의 제 1기판의 불순물종류 및 불순물농도와, 전류밀도와, 화학약품의 조성 및 온도에 따라서 또는 이들의 조합에 따라서 선택적으로 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 제 1기판의 한쪽표면상에 다공질영역을 형성한 후, 상기 제 2다공질층을 이온주입에 의해 이온주입범위의 위치에 형성하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 비다공질층을 형성하기 전에 측벽의 내부에 다공질결정구조가 잔류할 정도로, 다공질영역중의 구멍의 측벽면을 산화하는 것을 특징으로 하는 반도체기판의 제조방법.
제 15항에 있어서, 상기 다공질영역의 표면과 이 표면부근에 있는 구멍의 측벽상에 형성된 산화막을, 상기 비다공질층을 형성하기 전에, 제거하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층은, 상기 제 1다공질층의 표면을 비산소분위기나 진공중에서 열처리에 의해 비다공질화한 부분을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층은 상기 제 1다공질층의 표면을 비산소분위기나 진공중에서 열처리에 의해 비다공질화한 부분과, 상기 비다공질층의 표면상에 형성된 산화막을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
제 17항 또는 18항에 있어서, 상기 비산화분위기는 수소분위기, 비활성기체분위기 또는 이들의 혼합기체분위기인 것을 특징으로 하는 반도체기판의 제조방법.
제 17항 또는 18항에 있어서, 상기 비산소분위기는 소량의 Si를 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층은 상기 제 1다공질층의 결정배향에 의거한 에피택시에 의해 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층은, 상기 제 1다공질층의 결정배향에 의거한 에피택시에 의해 형성된 단결정층과, 상기 단결정층위에 형성된 산화막층으로 이루어지는 것을 특징으로 하는 반도체기판의 제조방법.
제 21항 또는 22항에 있어서, 에피택시에 의해 형성된 상기 비다공질층은 단결정Si층인 것을 특징으로 하는 반도체기판의 제조방법.
제 21항 또는 22항에 있어서, 에피택시에 의해 형성된 상기 비다공질층은 단결정화합물반도체층을 가지는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 비다공질층은 전기전도형 또는 불순물농도가 상이한 복수의 층으로 이루어지는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 분리된 후의 상기 제 1기판은 재이용되는 것을 특징으로 하는 반도체기판의 제조방법.
제 26항에 있어서, 재이용을 위한 사전처리공정은 평활화처리공정만으로 이루어지는 것으 특징으로 하는 반도체기판의 제조방법.
제 26항에 있어서, 재이용을 위한 사전처리공정은, 분리후에 잔류하는 다공질영역의 잔류부분을 제거하는 공정과, 평탄화공정을 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 분리공정은 가압, 신장, 전단, 쐐기삽입, 열처리, 산화, 파동인가 및 와이어절단중 어느 하나에 의해 또는 이들의 조합에 의해 행해지는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2기판은 Si로 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2기판은 Si기판으로 형성되고, 접합될 적어도 한쪽의 표면상에 절연막이 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2기판은 광투과성기판으로 형성되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 1다공질층의 두께는 0.5㎛이하로 되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2다공질층의 다공도가 다공질영역중에서 가장 높은 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 다공질영역은 제 1다공질층과 제 2다공질층의 2층으로만 이루어진 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 2다공질층의 두께는 1㎛이하로 되는 것을 특징으로 하는 반도체기판의 제조방법.
제 36항에 있어서, 상기 제 2다공질층의 두께는 0.5㎛이하로 되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 다공질영역의 두께는 2㎛이하로 되는 것을 특징으로 하는 반도체기판의 제조방법.
제 1항에 있어서, 상기 제 1다공질층을 형성하는 공정에서, 두께가 1㎛이하인 다공질층을 형성한 후, 상기 다공질층의 표면쪽부분을 비다공질화하여 잔류다공질층의 두께를 0.5㎛이하로 형성하는 것을 특징으로 하는 반도체기판의 제조방법
반도체기판은 제 1항에 기재된 반도체기판의 제조방법에 의해 제조되는 것을 특징으로 하는 반도체기판.