KR100215588B1 - 반도체 박막의 제조방법 및 자전변환 소자의 제조방법 - Google Patents

반도체 박막의 제조방법 및 자전변환 소자의 제조방법 Download PDF

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테쯔오 카와사키
테쯔히로 코레치카
케마코토 키타바타
타카시 히라오
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모리시타 요이찌
마츠시타 덴키 산교 가부시키가이샤
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Abstract

본 발명은 회전이나 변위등의 검출에 사용되는 자전변환소자에 적합한 반도체박막의 제조방법에 관한 것으로서, 종래의 InSb 자전변환소자의 문제점을 해결하고, 벌크형과 동등한 전자이동도를 가진 InSb 박막을 용이하게 또한 염가로 직접기판상에 형성하므로서, 고온도용에도 충분한 신뢰성을 가지고 적용할 수 있는 반도체 박막의 제조방법 및 자전변환소자의 제조방법을 제공하는 것을 목적으로 한 것이며, 표면이 Si단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 Si의 미결합수를 수소에 의해 종단시키는 공정과, 이 수소종단 Si 단결정기판위에 Al, Ga, In로부터 선택된 적어도 하나로 이루어진 밑바탕층(2)을 형성하는 공정과, 이 밑바탕층(2)위에 적어도 In과 Sb를 함유한 예비퇴적층(3)을 형성하는 공정과, 이 예비퇴적층(3)위에 적어도 In 과 Sb를 함유한 반도체박막(4)을 예비퇴적층(3)의 형성개시온도보다 높은 온도에서 형성하는 공정을 가진것을 특징으로하는 반도체박막의 제조방법이며, 또, 이 제조방법을 적용해서 얻은 반도체박막(4)을 가공하고 이것에 전국(5)을 부설하는 것을 특징으로 하는 자전변환소자의 제조방법이다.

Description

반도체박막의 제조방법 및 자전변환소자의 제조방법
제 1 도는 실시예 1의 반도체박막의 제조방법의 공정흐름을 개략적으로 표시한 측단면도
제 2 도는 실시예 1의 공정흐름에서 기판온도의 변화를 표시한 도면
제 3 도(a)는 실시예 1에 의해 Si(111)위에 제조된 반도체박막의 X선회절패턴
제 3 도(b)는 실시예 1에 의해 Si(100)위에 제조된 반도체박막의 X선회절패턴
제 4 도(a)는 실시예 1에 의해 제조된 자기저항소자의 구조를 개략적으로 표시한 사시도
제 4 도(b)는 실시예 1에 의해 제조된 홑소자의 구조를 개략적으로 표시한 사시도
제 5 도는 실시예 1의 하부층의 두께와, 예비퇴적층의 형성개시온도 및 얻은 예비퇴적층의 막구조사이의 관계를 표시한 도면
제 6 도는 실시예 1의 Sb와 In의 증착입자수비 (Sb/In비)와 기판온도 및 얻은 반도체박막의 조성사이의 관계를 표시한 도면
제 7 도는 실시예 1에 의해 제조된 반도체박막의 전자이동도와, 반도체박막형 성시의 기판온도사이의 관계를 표시한 도면
제 8 도는 실시예 2의 공정흐름에서 기판온도의 변화를 표시한 도면
제 9 도는 실시예 2의 다른 일예의 공정흐름에서 기판온도의 변화를 표시한 도면
제 10 도는 실시예 3의 공정흐름에서 기판온도의 변화를 표시한 도면
제 11 도는 실시예 3에 의해 제조된 반도체박막의 전자이동도와, 반도체박막형성시의 기판온도사이의 관계를 표시한 도면
제 12 도는 실시예 3의 다른 일예의 공정흐름에서 기판온도의 변화를 표시한 도면
제 13 도는 실시예 4의 반도체박막의 제조방법의 공정흐름을 표시한 측단면도
도면의 주요부분에 대한 설명
(1) : 기판 (2) : 하부층
(3) : 예비퇴적층 (4) : 반도체박막
(5) : 전극
본 발명은, 회전이나 변위등의 검출에 사용되는 자전(磁電)변환소자에 적합한 반도체박막의 제조방법에 관한 것이다.
반도체를 사용한 자전변환소자는, 우수한 주파수특성을 가지고, 비접촉으로 검지할 수 있고, 노이즈에 영향을 받지 않는다. 이 자전변환소자는, 주로 비접촉식의 회전변위센서로서 널리 응용되고 있다. 이들 중에서 반도체중에서 최대의 전자이동도를 가진 안티몬화 인듐(InSb)을 사용한 자전변환소자는, 검출출력이 크고, 피검출제와의 갭을 넓게 잡을 수 있기 때문에 회전변위검출용센서에 가장 적합하다. 이 InSb를 사용한 자전변환소자에는 자기저항소자와 홑소자가 있으나, 이하 전자를 사용해서 종래의 설명을 행한다.
종래의 InSb자기저항소자는, 제조공정에 의해 벌크형과 박막형으로 분류된다. 전자는 벌크단결정을 지지기판위에 접착하고, 연마에 의해 박편화한 것에 가공을 부가하는 방법에 의해 제조된다. 이 구성에서는, 벌크단결정을 사용하고 있기 때문에 전자이동도는 5~8㎡/V·s로 가장 크고, 검출출력이 크다. 그러나, 전자이동도가 온도에 크게 의존하기 때문에 사용하기 어렵다고 하는 결점이 있다. 또, 접착구조 때문에, 고온시에 접착층과 InSb의 열팽창계수의 차이에 의해 InSb박막에 균열이 발생하는 문제가 있었다. 이 때문에, 동작온도범위는 -20~+80℃정도이기 때문에, 예를 들면 사용온도범위가 -50~+150℃의 범위에서 사용되는 자동차용과 같은 고온용도에 있어서는, 신뢰성이 없어 사용되고 있지 않았다.
한편, 후자의 박형은, 진공증착법 등의 진공프로세스에 의해, 기판위에 InSb 박막을 형성한 후, 가공을 부가하는 제조방법이다. 이 방법에 의하면, 막속에 존재하는 입자경계나 전위(dislocation)에 의해, 전자이동도는 벌크단결정에 뒤지지만, 그 온도의존성은 완만하게 되어 사용하기 쉽게 된다. 또, 기판위에 직접 InSb박막을 형성하기 위하여, 고온용도에서 신뢰성을 확보할 수 있는 가능성이 있다. 또 벌크형보다 얇게 형성할 수 있기 때문에 소자의 고저항화가 용이하고, 저소비전력화 및 소형화가 가능하다고 하는 장점을 가지고 있다.
그러나, 박막형에 있어서는, 사용기판이 중요한 요소가 된다. 예를 들면 유리 등의 표면이 비정질의 기판위에 InSb막을 형성한 경우에는, 얻은 막은 다결정막이고, 그 전자이동도는 기껏해야 2~3㎡/V·s이며 검출출력이 작다. 또, 후쿠나카씨 등은 쪼개진 운모기판을 사용해서 단결정과 동등한 전자이동도를 얻고 있다(후쿠나카씨등, 동양통신기기보 No. 40(1987)). 그러나 이 방법에서는 InSb박막이 운모기판에 부착하는 부착강도가 낮기 때문에, InSb박막을 접착증을 개재해서 별도의 지지기판위에 전사할 필요가 있다. 이 때문에, 사용온도는 벌크형과 마찬가지의 범위에 한정된다. 이외에 분자선에 피택셜법(MBE)을 사용해서, CdTe, 사파이어, BaF2, GaAs 등의 기판위에 에피텍셜성장시킨 예도 볼 수 있으나, 이들의 기판은 대단히 고가이다.
한편, 비교적 저렴한 가격의 Si단결정기판위에는, Chji씨 등이 MBE에 의해 전자이동도 3.9㎡/V·s의 InSb박막을 얻고 있다(J.-I. Chyi et al, Appl. Phys, Lett 54, 11(1989)). 그러나, 이 방법에서는 Si표면의 산화막제거를 위하여 초고진공(통상 10-7Pa이하)하에서 900℃이상의 고온에 유지하는 공정이 필요하며, 이것을 제조공정에 사용하는 것은 용이하지는 않다.
이와 같은 박막형은, 고전자이동도를 가진 InSb박막을 용이하게 또한 염가로 직접기판위에 형성하는 제조방법을 얻을 수 없기 때문에, 널리 보금하는 데에는 이르지 못했었다.
본 발명의 목적은, InSb자전변환소자의 상기한 과제를 해결하고, 벌크형과 동등한 전자이동도를 가진 InSb박막을 용이하게 또한 염가로 직접 기판위에 형성함으로써, 고온용도에도 충분한 신뢰성을 가지고 적용할 수 있는 반도체박막의 제조방법 및 자전변환소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 표면이 Si단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 Si의 미결합수(dangling bond)를 수소에 의해 종단시키는 공정과, 이 수소종단 Si단결정기판위에 Al, Ga, In으로부터 선택된 적어도 하나로 이루어진 하부층을 형성하는 공정과, 이 하부층위에 적어도 In과 sb를 함유한 예비퇴적층을 형성하는 공정과, 이 예비퇴적층위에 적어도 In과 Sb를 함유한 반도체박막을 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 공정을 가진 것을 특징으로 하는 반도체박막의 제조방법을 제공한다. 또, 바람직하게는, 예비퇴적층의 형성온도를 형성막두께의 증가와 동시에 낮아지게 하는 것을 특징으로 한다.
또, 본 발명에서는 상기한 제조방법을 적용해서 얻은 반도체박막을 가공하고, 이것에 전극을 형성하는 것을 특징으로 하는 자전변환소자의 제조방법이 제공된다.
이상의 구성에 의해, 수소가 종단한 Si표면은 수소에 의해 산화가 방지되고, 안정된 표면이 유지된다. 다음에 Al, Ga 또는 In으로 이루어진 하부층을 형성함으로써, 다음에 형성되는 예비퇴적층은 평활하고 큰 결정체가 되는 동시에, Si단결 정기판의 결정방위와 동일한 결정방위를 가지는 에피택셜성장막이 된다. 다음에, 예비퇴적층의 형성개시온도보다 높은 온도에서 반도체박막을 형성함으로써, 예비퇴적층은 기판과 반도체박막과의 격자부정합과 열팽창계수의 차이를 완화하는 작용을 한다. 또, 반도체박막의 결장성속도를 증대시킬 수 있기 때문에, 개개의 결정이 서로 결합된 양질의 결정성을 가진 에피택셜성장한 반도체박막을 얻을 수 있다. 특히, 예비퇴적층의 형성온도를 형성막두께의 증가와 동시에 저하시켜서 형성한후, 반도체박막의 형성온도까지 온도를 상승하는 방법에 의해, 기판과의 격자부정합을 한층 더 완화할 수 있고, 반도체박막의 결정성을 더욱 향상시킬 수 있다.
이상 설명한 바와 같이, 기판위에 양질의 결정을 직접 형성할 수 있기 때문에, 기판과의 부착강도도 강하고, 고온에서의 안정성과, 고전자이동도를 가진 반도체박막을 용이하게 또한 염가로 제공할 수 있는 것이다.
또, 이와 같이 얻은 반도체박막을 사용함으로써, 종랭에 발생하고 있던 것과 같은 막균열등에 의한 특성의 열화는 발생하지 않고, -50~+150℃의 온도범위에서도 충분한 신뢰성을 가지는 동시에, 특성이 우수한 자전변환소자를 제공할 수 있는 것이다.
[실시예 1]
먼저, 본 실시예에 의한 공정에 대하여 제 1 도와 제 2 도를 사용하여 순서를 따라서 설명한다.
제 1 도(a)에 표시한 기판(1)은, 비저항 1000Ω·㎝이상의 CZ, N형 Si단결정의(111)면에 커트된 3인치 직경의 것이다. 이 Si단결정으로 이루어진 기판(1)에 유기세정, 산세정 및 알칼리세정을 순차적으로 실시하고, 표면의 유기물이나 금속등의 오염물질을 제거하였다. 그후, 5%불화수소산수용액에 1분동안 침지해서 표면의 산화막을 제거하고, 이어서 초순수속에서 5분동안 헹금질을 행하여 표면을 수소에 의해 종단하였다.
이상의 수소종단처리를 행한 직후의 기판(1)을 진공증착장치내에 수납하고, 장치내의 진공도를 5×10-4Pa이하로 하였다. 다음에, 이 진공도를 유지한 상태에서, 기판온도를 300℃로 설정하였다. 다음에, 제 2 도의 A에 표시한 바와 같이 기판온도가 안정된 시점에서, 저항가열에 의한 증착법을 사용해서, 제 1 도(b)에 표시한 In으로 이루어진 하부층(2)을 형성하였다. 증착속도는 0.05nm/s로 하고, 0.2nm의 두께로 형성하였다. 이때의 진공도는 1×10-3Pa이하이고, 이후의 공정에서도 이 진공도를 유지하였다.
다음에, 하부층(2)위에 In와 Sb의 2원증착법을 사용해서, 제 1 도(c)에 표시한 바와 같이 InSb로 이루어진 예비퇴적층(3)을 형성하였다. 이 때의 기판온도는 제 2 도의 B에 표시한 바와 같이 300℃로 유지하여, In의 증착속도를 0.1nm/s로 하고, In와 Sb의 증착입자수비 (Sb/In비)는 1.5로 고정해서 200s동안 증착하였다. 다음에, 기판온도를 제 2 도의 B-C사이에 표시한 바와 같이 430℃로 승온하고, 이 온도로 유지하였다.
다음에 제 2 도의 C에 표시한 바와 같이, 제 1 도(d)에 표시한 반도체박막(4)의 형성을 행하였다. 이때의 In의 증착속도는 0.75nm/s이고, Sb/In비는 2로 유지하여, 2000s동안 증착하였다.
이상의 공정에 의한 반도체박막의 형성시에 반사전자선회절(RHEED)에 의해 진공증착장치내에서 막을 관찰하여, 예비퇴적층(3) 및 반도체박막(4)의 InSb는 기판(1)의 Si(111)에 에피택셜성장하고 있는 것이 확인되었다. 또, 이와같이 얻은 반도체박막(4)의 막두께는 4㎛이었다. 이 반도체박막(4)에 대해서, X선회절(XRD)에 의해 결정성의 평가를 행하였던바, 제 3 도(a)에 표시한 결과가 얻어졌다. 제 3 도(a)에는 비교하기 위하여 시판하는 벌크단결정의 InSb(111)와 함께 표시하고 있다. 동도면에 도시한 바와 같이, 반도체박막(4)은 벌크단결정과 동등한 회절패턴을 표시하였다. 또 이 반도체박막(4)의 전자이동도는, 반데르파우(Van der pauw's)법에 의해 측정한 결과, 실온에서 3.7~4.2㎡/V·s의 높은 값이었다. 또, Si단결정기단(1), 하부층(2), 예비퇴적층(3) 및 반도체박막(4)의 각층사이의 밀착성은 모두 양호하며, -50~+150℃사이의 온도사이클을 반복해도, 박리나 특성열화등의 문제는 발생하지 않았다.
제 4 도에 표시한 2개의 자전변환소자는, 상기한 방법으로 얻어진 반도체박막(3)에 포토리소그래피법에 의한 가공을 실시하고, 전극(5)을 부가해서 얻은 것이다.
(a)는 자기저항소자이며, (b)는 홀소자이다. 전극(6)은, 티탄과 구리를 순차적으로 EB증착에 의해 형성한 후, 포토리소그래피법에 의한 하강을 실시해서 얻었다. 이와같이 해서 얻은 자전변환소자는, -50~+150℃의 온도사이클 시험등을 반복해도, 박리, 균열, 특성열화 등의 소자열화는 확인되지 않고, 극히 높은 신뢰성을 가진 것이 확인되었다.
이상과 같이 본 실시예에 의하면, 고전자이동도를 가진 반도체박막, 또한 특성이 우수한 고신뢰성이 자전변환소를 제공할 수 있는 것이다.
그런데, 상기한 반도체박막의 형성시에, 형성조건은 상기에 한정되는 것은 아니다. 이하 그 이유에 대해서, 몇가지의 실험결과를 근거로 공정을 따라서 상세히 설명한다.
먼저, 기판의 표면처리법에 대해서 설명한다. 세정후의 기판(1)의 표면의 Si는 산화되어 있으며, 이 산화막은 비결정성이기 때문에 표면의 원자배열은 불규칙하다. 그러나 불화수소산수용액에 침지시킴으로써, 산화막은 제거되고, 표면 Si의 미결합수를 수소에 의해 종단한 표면이 되는 것이 알려져 있다(히로세씨, 응용물리 61, No 11. (1992), p1124). 특히, 이것을 초순수속에서 헹금질함으로써, 1개의 수소원자가 표면에 수직방향으로 결합한 원자오더로 평탄한 표면이 된다. 또, 이 수소는 (111)면위에서 특히 안정하게 계속 존재하기 때문에, 표면산화를 방지하는 효과가 있다. 이와 같이 Si단결정과 마찬가지의 규칙적인 배열을 한 안정된 표면을 얻을 수 있는 것이다. 불화수소산 수용액이외의 용액을 사용한 수소종단방법도 알려져 있다. 예를 들면, 불화암모늄수용액이나, 진공증착장치내에 있어서의 수소플라즈마(A. Kishimoto, Jap. J. Appl. Phys, Vo129, No10(1990), p2273), 수소이온빔조사 또는 수소속에서의 가열 등을 적용할 수도 있다. 특히 (111)이외의 면에서는, 안정성이 나쁘고 대기속에서 산화가 진행하기 때문에, 진공증착장치내에서 수소종단처리를 행하는 것이 바람직하다.
다음에, 각막의 형성조건에 대해서, 막의 성장기구와 함께 설명한다. 반도체박막(4)의 결정성은, 예비퇴적층(3)의 결정성에 크게 의존한다. 이 예비퇴적층(3)의 결정성은, In으로 이루어진 하부층(2)의 두께와, 예비퇴적층(3)의 형성개시온도에 크게 영향을 준다. 제 5 도는, Sb/In비가 1.5인 경우 예비퇴적층(3)의 형성초기의 결정성을 근거로, 이 관계를 표시한 것이다. 제 5 도에서, 「○」은 에피택셜성장이 확인된 것이다. 이 「○」의 범위에서 형성을 개시하고, 앞서 표시한 방법으로 형성한 반도체박막(4)은 모두 3.7㎡/V·s의 전자이동도를 가지고 있있다. 이에 대하여 「□」는, 에피택셜장막에 다결정이 혼재한 막이었다. 「△」는 111배향막(표면에 수직인 방위는 111에 갖추어져 있으나, 표면에 평행한 방위는 불규칙한 배향막이었다. 「X」는, 덩어리형상의 다결정막이었다. 이들의 경우에는 3㎡/V·s이하의 것밖에 얻을 수 없었다. 이상과 같이 In의 두께가 InSb의 (111)에서 단원자층에 상당하는 두께(0.1nm)에 미달되는 경우(형성하지 않은 경우도 포함)나, 2nm를 초과하는 경우에는, 다결정이 혼재하여 양질의 예비퇴적층(3)을 얻을 수 없다. 이것은 Sb/In비를 변화시킨 경우에도 마찬가지였다. 또, 0.1~2nm의 범위이어도, 기판온도가 낮으면, (111)배향막밖에 얻을 수 없고, 기판온도가 높으면, In가 응집해서 구슬형상이 되고, 그 위의 예비퇴적층(3)은 덩어리형상으로 되기 때문에, 양질의 것은 얻을 수 없다. 이 온도범위는 In이 두꺼운 쪽에서는 Sb/In비를 크게함으로써 넓어지나, 0.1nm의 경우보다 넓어지지 않았다. 따라서, In으로 이루어진 하부층(2)의 두께와, 예비퇴적층(3)의 형성개시온도는, 각각 0.1nm이상 2nm이하, 250℃이상 350℃이하로 하는 것이 필요하다.
한편, 상기의 온도범위에서 형성된 InSb는 에피택셜성장막이 되지만, 제 6 도에 표시한 바와 같이 화학량론조성이 얻어지는 Sb/In비는 극히 좁은 것이고, 이것을 안정하게 제어하는 것은 어렵다. 그러나, Sb과잉의 막이면 승온에 의해 화학량론조성으로 하는 것이 가능하다. 그 이유는, Sb는 증기압이 높으크로, 승온에 의해 과잉의 Sb를 이탈시킬 수 있기 때문이다. 이때 기판온도는, Sb의 증기압이 중척정치내의 압력으로 되는 온도이상으로 하는 것이 필요하다. 즉, 본 실시예에서는 1×10-3Pa로 되는 370℃이상으로 한다. 단, 과잉의 Sb가 함유되는 부분이 두껍게 되면, Sb의 이탈이 불가능하게 되기 때문에 막두께가 너무 두꺼운 것은 바람직하지 않다. 여기서, 과잉의 Sb는 이탈되기 때문에, 이하, 형성되는 InSb의 막두께를 In의 적산막두께(In의 증착속도 X 증착시간)에 의해 규정한다. 실험으로부터 InSb의 막두께는 In의 적산막두께의 약 8/3배가 되는 결과를 얻게 되었다. 이것은 Sb의 과잉쪽이면, Sb/In비를 바꾸어도 마찬가지인 것이 확인되었다. 이 In의 적산막두께를 사용하면, 과잉의 Sb가 이탈가능한 예비퇴적층(3)의 In적산막두께는, 50nm정도까지로 하는 것이 바람직하다. 또, 얇은 경우에는, 온도상승에 의해 응집하여 버리기 때문에, 1.5nm이상 필요하였다. 또한, Sb/In비가 너무 크면, 온도가 상승한 경우에 예비퇴적층(3)이 거치른 막이 되어 결정성이 나쁘게되기 때문에, 6이하로 하는 것이 바람직하다.
다음에, 반도체박막(4)의 형성시에, Sb/In비를 2로 유지한 경우, 기판온도와 얻은막의 전자이동도와 관계를 제 7 도에 표시한다. 제 7 도에서 볼 수 있는 바와 같이 370℃이상이고 3㎡/V·s이상의 양호한 전자이동도를 얻게 되었다. 370℃이하에서는 Sb과잉의 조성으로 되기 때문에 양질의 것은 얻을 수 없다. 또, 바람직하게는 400℃이상에서 약 3.5㎡/V·s이상의 고특성의 막을 얻을 수 있다. 이것은 고온일수록 결정입자의 면방향의 성장속도가 증대하고, 개개의 결정입자가 결합된 양질의 막으로 된다. 또, Sb/In공급비의 허용범위도 넓기 때문에 용이하게 화학량론조성의 InSb를 얻을 수 있다. 또한, 반도체박막(4)의 형성온도가 460℃이상의 고온으로 되면, InSb로부터의 Sb의 이탈이 격심하게 되고, 결정성과 표면성이 악화되기 때문에, 양질의 InSb박막은 얻을 수 없다. 따라서, 반도체박막(4)의 형성온도는 370℃~460℃의 범위로 하는 것이 중요하게 된다. 또, 바람직하게는 400℃~460℃의 범위가 좋다.
또한, 증착속도에 관해서는, 본 실험에서 제어가능한 범위(In의 증착속도로 0.01~1nm/s, InSb는 In의 증착속도의 8/3배)에서는 차이가 확인되지 않고, 두께의 제어가 가능한 범위에서, 형성에 필요한 시간을 고려하면서 자유로 선택할 수 있다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정되지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서는 하부층(2)의 형성과 예비퇴적층(3)의 형성을 분리해서 행하였으나, 이것을 연속해서 행하여도 된다.
또, 기판(1)에는 Si단결정(111)을 사용하였으나, (100)면의 것을 사용한 경우에도, 제 3 도(b)에 표시한 바와 같이 (100)에 에피택셜성장한 반도체박막을 얻을 수 있다. 이 (100)에 있어서도 전자이동도는 (111)과 동등하여, 성장면에 의하지 않고 특성이 양호한 반도체박막을 얻을 수 있다.
[실시예 2]
본 실시예에 있어서의 공정은, 기본적으로는 실시예 1과 마찬가지의 공정이나, 예비퇴적층(3)의 형성조건만 다르다. 실시예 1에서는, 예비퇴적층(3)의 형성시에 기판온도를 일정하게 유지해서 행하였으나, 본 실시예에서는 기판온도를 상승시키면서 행하였다.
본 실시예에 있어서의 온도분포를 제 8 도에 표시한다. 실시예 1과 동일한 방법으로 하부층(2)까지 형성한 후, 제 8 도의 b레 표시한 바와 같이 300℃에서 형성을 개시하였다. 이 직후부터 기판온도를 상승하기 시작하여, 형성의 종료시에 기판온도가 430℃에 도달하도록 일정속도로 온도를 상승하였다. 이때의 In의 증착 속도와 증착시간 및 진공도는 실시예 1과 마찬가지이고, 또 Sb/In비는 1.5로부터 2로 증대시키면서 형성하였다. 이후 반도체박막(4)의 형성은 실시예 1가 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, RHEED나 XRD에 의한 결정성의 평가에 의해, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 3.5~4.0㎡/V·s이며, 실시예 1과 거의 마찬가지의 값이 얻어졌다. 또, 각층사이의 밀착성은 모두 양호하며, 제작한 자전변환소자는, 온도의 사이클시험 등에 의한 소자열화는 확인되지 않고, 극히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 예비퇴적층(3)의 형성조건은 상기에 한정되는 것은 아니다. 이것에 대하여 예비퇴적층(3)의 형성과정을 근거로 설명한다.
예비퇴적층(3)의 형성개시온도의 범위는 실시예 1과 마찬가지이고, Sb의 과잉이 된다. 그래서, 본 실시예에서는, 형성개시후, 형성을 계속하면서 Sb가 이탈하는 온도인 370℃이상으로 온도를 상승하였다. 이 방법에 의하면, 실시예 1과 마찬가지의 이유에 의해 온도의 상승으로 Sb를 이탈시키고, 화학량론 조성으로 하는 것이 가능하다. 단, 온도를 상승하면서 형성을 계속하고 있기 때문에 과잉의 Sb가 함유되는 부분이 두껍게 되면, Sb의 이탈이 불가능하게 되기 때문에, In의 적산막두께가 15nm정도로 될 때까지 370℃이상으로 온도를 상승하는 것이 바람직하다. 370℃이상이 되면 제 6 도의 화학량론조성이 얻어지는 범위내이면, Sb/In비나 형성막 두께, 온도의 상승속도는 자유로 선택할 수 있다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서의 예비퇴적층(3)의 형성시에, 기판온도는 형성막의 두께에 따라 연속적으로 높였으나, 제 9 도에 표시한 바와 같이 단계적으로 높여도 마찬가지의 결과를 얻을 수 있다.
또, 본 실시예에서는 하부층(2), 예비퇴적층(3) 및 반도체박막(4)의 형성을 분리해서 행하였으나, 이들은 연속해서 행하여도 된다.
[실시예 3]
본 실시예에 있어서의 공정은, 기본적으로는 실시예 1과 마찬가지의 공정이나, 예비토적층(3)의 형성조건만 다르다. 실시예 1에서는, 예비퇴적층(3)의 형성시에 기판온도를 일정하게 유지해서 행하였으나, 본 실시예에서는 기판온도를 하강하면서 행하였다.
본 실시에에 있어서의 온도분포를 제 10 도에 표시한다. 실시에 1과 동일한 방법으로 하부층(2)을 형성한 후, 제 10 도의 B에 표시한 바와 같이 300℃에서 형성을 개시하였다. 이 직후부터 기판온도를 강하하기 시작하고, 형성의 종로시에 기판온도가 200℃로 되도록 일정속도로 온도를 하강하였다. 이때의 In의 증착속도와 증착시간 및 진공도는 실시예 1과 마찬가지이고, 또 Sb/In비는 2로 유지해서 형성하였다. 이후, 기판온도를 2℃/s에서 430℃까지 온도를 상승하였다. 이후의 반도체박막(4)의 형성은, 실시예 1과 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또, 실온에서의 전자이동도는 4.6~5.0㎡/V·s 이고, 실시예 1보다 높은 값이 얻어졌다. 또, 각층간의 밀착성이나 제조된 자전변환소자는, 실시예 1과 마찬가지로 상당히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 예비퇴적층(3)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대하여 예비퇴적층(3)의 형성과정을 근거로 설명한다.
예비퇴적층(3)은, 형성의 초기에는 실시예 1과 마찬가지로 Sb과잉의 에피택셜성장막으로 되어있다. 그러나, 기판온도의 저하와 동시에, 에피택셜성장으로부터 비정질막으로 연속적으로 변화하고 있는 것이 RHEED에 의해 관찰되었다. 이 비정질로 되는 온도는, Sb/In비가 클수록 높으나, 1.5이상이면 230℃이하로 저하시킴으로써 확실하게 얻어졌다. 또, 이때의 형성막두께는, 실시예 1과 마찬가지이다. 이 상태로부터 다음의 반도체박막(4)을 형성하는 온도(370~460℃)로 상승함으로써, 과잉의 Sb가 이탈하는 동시에 하부층의 에피택셜성장부를 핵으로 해서 상부층이 고체상으로 성장하고, 실시예 1보다 평활한 예비퇴적층(3)이 되었다. 이때, 온도상승속도가 높으면 높을수록 평활하게 해서 양질의 InSb박막을 얻을 수 있으나, 장치의 가열기구로 제한되기 때문에, 3℃/s이상은 검토할 수 없었다. 한편 온도상승속도가 0.5℃/s미만인 경우에는, 하부층으로부터의 고체상성장과는 별도로 상부층의 비정질부내에서 랜덤하게 고체상으로 성장이 진행하고, 다결정이 혼재하는 막이 되었다. 따라서, 적어도 370℃에 도달할때까지는 0.5℃/s이상의 속도로 온도를 상승하는 것이 중요하게 된다.
이와 같이 해서 얻어진 예비퇴적층(3)위에 실시예 1과 마찬가지로 반도체박막(4)을 형성한 경우, 반도체박막(4)의 형성온도와 전자이동도와의 관계를 제 11 도에 표시한다. 동도면으로부터 370~460℃에 걸쳐서 3.5㎡/V·s이상의 높은 전자 이동도를 가진 반도체박막(4)이 얻어졌다. 특히, 400℃이상에서는 4.0㎡/V·s이상의 우수한 것이었다. 또, 이들의 막의 표면은 평탄하였다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에 있어서, 예비퇴적층의 형성온도는 연속적으로 낮게해서 행하였으나, 제 12 도에 표시한 바와 같이 단계적으로 낮게해도 된다. 이와 같은 경우에도 예비퇴적층(3)의 표면층은 비정질로 되고, 승온에 의해 고체상으로 성장하여 양질의 예비퇴적층(3)이 된다.
또, 본 실시예에서는 하부층(2)의 형성과 예비퇴적층(3)의 형성을 분리해서 행하였으나 이것을 연속해서 행하여도 된다.
[실시예 4]
실시예 있어서의 공정은, 기본적으로 실시예 1과 마찬가지의 공정이나, 예비퇴적층(3)의 형성조건만 다르다. 실시예 1에서는, 예비퇴적층(3)의 형성시에 Sb/In비를 일정하게 유지해서 행하였으나, 본 실시예에서는 이것을 증가하면서 행하였다.
본 실시예에 있어서의 온도 및 Sb/In비 분포를 제 13 도에 표시한다. 실시예 1과 동일한 방법으로 하부층(2)을 형성한 후, 제 13 도의 B에 표시한 바와 같이 300℃에서 형성하였다. 이 때, 형성막두께의 증가와 동시에 Sb/In비를 증가하면서 형성을 행하였다. 초기의 Sb/In비는 2로하고, 형성의 종료시에 10으로 되도록 일정속도로 증가시켰다. 이 때의 In의 증착속도, 증착시간 및 진공도는 실시예 1과 마찬가지이다. 이후, 실시예 3과 마찬가지로 기판온도를 2℃/s에서 430℃까지 온도를 상승하였다. 이후의 반도체박막(4)의 형성은 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 4.2~4.7㎡/V·s이고, 실시예 3에 가까운 우수한 값이 얻어졌다. 또 각층간의 밀착성이나 제작된 자전변환소자는, 실시예 1과 마찬가지로 상당히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 예비퇴적층(3)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대해서 예비퇴역층(3)의 형성과정을 근거로 설명한다.
예비퇴적층(3)의 형성초기에는, 실시예 1과 마찬가지로 에피택셜성장막으로 되어 있다. 그러나, Sb/In비의 증대와 동시에 Sb가 보다 과잉으로 되고, 비정질로 변화하는 것이 RHEED에 의해 확인되었다. 즉, 이 방법에 의해 실시예 3과 마찬가지의 예비퇴적층(3)을 형성할 수 있다. 이후, 실시예 3과 마찬가지로 온도를 상승함으로써, 양질의 예비퇴적층(3)으로 할 수 있다. 이 때, 초기의 Sb/In비는 실시예 1에서 설명한 바와 같이 6이하가 바람직하다. 또, 이 온도범위에서 비정질이 형성되기 위해서는, Sb/In비는 8이상이 필요하며, 더욱 바람직하게는 10이상으로 증가시키는 것이 좋다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에 있어서, 예비퇴적층의 형성시의 Sb/In비는 연속적으로 증가시켰으나, 단계적으로 증가시켜도 된다.
또, 본 실시예에서는 하부층(2)의 형성과 예비퇴적층(3)의 형성을 분히해서 행하였으나, 이것을 연속해서 행하여도 된다.
[실시예 5]
본 실시예에 있어서의 공정은, 기본적으로는 실시예2와 마찬가지의 공정이나, 하부층(2)의 형성방법과 예비퇴적층(3)의 형성조건이 다르다. 본 실시예에 있어서의 온도분포는 제 8 도와 마찬가지이나, 온도는 다르다.
기판의 수소종단처리 및 진공장치내에의 도입까지는, 실시예 2와 마찬가지이다. 이 상태로부터 기판온도를 380℃로 설정하였다. 다음에, 전자빔증착법(EB 증착법)에 의해 Al로 이루어진 하부층(2)을 형성하였다. 이 때의 증착속도는 0.05nm/s에서 0.2nm의 두께로 형성하였다. 다음에 이 온도에서, 저항가열에 의한 In과 Sb의 2원증착법을 사용해서 예비퇴적층(3)의 형성을 개시하였다. 이 직후부터 기판온도를 승온하기 시작하고, 형성의 종료시에 기판온도가 430℃에 도달하도록 일정속도로 온도를 상승하였다. 이때의 In의 증착속도와 증착시간 및 진공도는 실시예 2와 마찬가지이며, 또 Sb/In비는 2로 고정해서 형성하였다. 이후, 반도체박막(4)의 형성은 실시예 2와 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 4.1~4.8㎡/V·s이고, 실시예 3에 가까운 우수한 값이 얻어졌다. 또, 각 층간의 밀착성이나 제작한 자전변환소자는, 실시예 1과 마찬가지로 상당히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)과 예비퇴적층(3)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대하여 형성과정을 근거로 설명한다.
하부층(2)이 Al인 경우에도, 실시예 1에 표시한 In과 마찬가지로, 하부(2)의 두께와 예비퇴적층(3)의 형성개시온도에 의해 얻어지는 막의 결정성은 큰 영향을 받는다. 제 5 도에 표시한 In인 경우와 마찬가지의 실험을 Al에 대해서도 행하였다. 이 결과, 예비퇴적층(3)이 에피택셜성장하는 하부층(2)의 막두께는 0.1nm~3nm였다. 형성의 개시온도는, 250℃~430℃의 범위에서 에피셜성장막이 얻어졌다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다. 단, 상기의 온도범위내이어도, 높은 온도에서 형성을 시작한 경우에는, 예비퇴적층(3)의 표면이 거칠어지기 때문에, 400℃이하로 하는 것이 바람직하다. 또 반도체박막(4)은 400℃이상에서 형성하는 편이 보다 양질이 되므로, 저온에서 예비퇴적층(3)의 형성을 개시한 후, 온도를 상승하는 편이 바람직하다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 형성온도를 상승하면서 행하였으나, 이 방법에 한정되는 것은 아니다. 예를 들면, 예비퇴적층(3)의 형성개시온도가 250℃~370℃이면, 예비퇴적층(3)은 Sb과잉의 막으로 되기 때문에 실시예 1~4의 방법을 모두 적용할 수 있다. 또 370℃~400℃이면, 형성개시의 당초부터 화학량론조성을 용이하게 얻을 수 있기 때문에, 실시예 1 및 실시예 2의 방법은 공정이 간단하게 되어 바람직하다.
[실시예 6]
본 실시예에 있어서의 공정은, 기본적으로 실시예 5와 마찬가지의 공정이나, 하부층(2)의 형성방법이 다르다. 실시예 5에서는 하부층(2)은 Al이었으나, 본 실시예에서는 이것을 Ga로 하였다.
실시예 5와 마찬가지로 기판을 진공장치내로 도입한 후 기판온도를 380℃로 설정하였다. 다음에, EB증착법에 의해 Ga로 이루어진 하부층(2)을 형성하였다. 이때의 증착속도는 0.05nm/s에서 0.2nm의 두께로 형성하였다. 이후의 예비퇴적층(3) 및 반도체박막(4)의 형성은 실시예 5와 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 4.1~4.7㎡/V·s이며, 실시예 5와 거의 동등한 값이 얻어졌다. 또, 각 층간의 밀착성이나 제작된 자전변환소자는, 실시예 1과 마찬가지로 상당히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대하여 형성과정을 근거로 설명한다.
실시예 5와 마찬가지로, 제 5 도에 표시한 In의 경우와 마찬가지의 실험을 Ga에 대해서도 행하였다. 이 결과, 예비퇴적층(3)이 에피택셜성장하는 하부층(2)의 막두께는, In의 경우와 마찬가지로 0.1~2nm였다. 그러나, 온도범위는 In와 다르고, 250℃~400℃의 온도범위에서 에피택셜성장막이 얻어졌다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다. 단, 실시예 5와 마찬가지로, 상기의 온도범위내이어도, 380℃이상에서는 표면이 거칠어지기 때문에, 저온에서 예비퇴적층(3)의 형성을 개시한 수, 온도를 상승하는 편이 바람직하다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 형성온도를 상승하면서 행하였으나, 실시예 5와 마찬가지로 이 방법에 한정되는 것은 아니다.
[실시예 7]
본 실시예에 있어서의 공정은, 기본적으로는 실시예 5와 마찬가지의 공정이나, 하부층(2)의 형성방법이 다르다. 실시예 5에서는 하부층(2)은 Al였으나, 본 실시예에서는 이것을 Al과 In의 혼합한 것으로 하였다.
실시예 5와 마찬가지로 기판을 진공장치내로 도입한 후, 기판온도를 380℃로 설정하였으나, 다음에, EB증착법에 의해 Al를 증착하는 동시에 저항가열법에 의해 In을 증착하고 하부층(2)을 형성하였다. 이때의 증착속도는 Al이 0.03nm/s이고, In이 0.2nm/s로 하고, 4s동안 증착하였다. 이후의 예비퇴적층(3) 및 반도체박막(4)의 형성은 실시예 5와 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 4.3~4.9㎡/V·s이며, 실시예 5와 동등이상의 값이 얻어졌다. 또, 각층간의 밀착성이나 제작된 자전변환소자는, 실시예 1과 마찬가지로 상당히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)의 형성조건은 상기에 한정되는 것은 아니다. 이에대하여 형성과정을 근거로 설명한다.
실시예 1과 실시예 5에 표시한 바와 같이, 에피택셜성장막이 얻어지는 하부층(2)의 두께와 예비퇴적층(3)의 형성개시온도와의 관계는, In과 Al에서 다르다. In인 경우에는 0.1nm~2nm에서 250℃~350℃이고, Al인 경우에는 0.1~3nm에서 250℃~430℃이다. 또한, Ga인 경우에는 실시예 6에 표시한 바와 같이 0.1~2nm에서 250℃~400℃이다. 이들로부터 하부층의 두께 및 형성개시온도의 하한은 모두 동일하며, 이들은 혼합한 경우에도 변하지 않았다. 또 상한은 각각 다르나, 혼합한 경우에는 이들의 혼합비로부터 단순히 비례배분한 값으로 결정해도 된다. 따라서, 이 하한과 상한의 범위로 제어함으로써 혼합비는 자유로 선정할 수 있다.
그러나, 이 온도범위이어도, 높은 온도에서 형성을 개시한 경우에는, 예비퇴적층(3)의 표면이 거칠어지기 때문에, 실시예 6 및 실시예 7에서 설명한 바와 같이, 저온에서 예비퇴적층(3)의 형성을 개시한 후, 온도를 상승하는 편이 바람직하다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 형성온도를 상승하면서 행하였으나, 실시예 5와 마찬가지로 이 방법에 한정되는 것은 아니다.
[실시예 8]
본 실시예에 있어서의 공정은, 기본적으로는 실시예 7과 마찬가지의 공정이나, 예비퇴적층(3)의 형성방법이 다르다. 실시예 7에서는 InSb이었으나, 본 실시예에서는 이것을 AlInSb로부터 InSb로 변화시켰다.
실시예 7과 마찬가지로, 기판온도 380℃에서 Al : In가 3:2의 하부층(2)을 형성하였다. EB증착과 저함가열에 의한 원증착법을 사용해서 AI과 In 및 Sb를 동시에 증착을 개시하였다. 이때의 증착속도는 Al이 0.06nm/s이고, In이 0.4nm/s로 하였다. Sb의 증착속도는, Al과 In을 합계한 증착입자수와의 비가 2로 되도록 고정하였다. 이 상태로부터 실시예 7과 마찬가지로 기판온도를 올리는 동시에, 20s간격을 두고 Al의 증착속도를 0.01nm/s의 속도로 떨어뜨리고, In의 증착속도를 0.01nm/s의 속도로 올리면서 증착을 계속하였다. 120s이후는 In와 Sb만 증착하였다. 증착시간, 기판온도 및 진공도는 실시예 7과 마찬가지이다. 이후의 반도체박막(4)의 형성도 실시예 7과 마찬가지이다.
이렇게해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또 실온에서의 전자이동도는 4.5~5.0㎡/V·s이며, 실시예 3과 동등한 높은 값이 얻어졌다. 또, 각 층간의 밀착성이나 제작된 자전변환소자는, 실시예 1과 마찬가지로 지극히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대하여 형성과정을 근거로 설명한다.
Al를 함유한 하부층위에 InSb를 형성한 경우, 계면에서 AlSb가 형성된다. 이때, 계면에서 조성이 급속하게 변화하기 때문에, AlSb와 InSb의 격자정수의 차이에 의해, 부적합한 전위가 발생하여 결정성이 열화되기 쉽다. 이것을 방지하기 위하여 조성의 변화를 완만하게 변화시킬 필요가 있다. 그래서, 본 실시예에서는, Al의 조성을 서서히 감소시켰다. 이 방법에 의해, AlInSb로부터 InSb로 격자정수를 서서히 변화시킬 수 있고, 표면이 평탄한 양질의 결정성을 가진 반도체박막(4)을 얻을 수 있다. 또 이것은, Al단위의 하부층(2)이나, Ga인 경우에도 마찬가지이고, 하부층(2)의 In : Al : Ga의 조성비로부터 반도체층(4)의 조성비로 완만하게 변화시킴으로서 양질의 반도체박막(4)을 얻을 수 있다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 형성온도를 상승하면서 행하였으나, 실시예 5와 마찬가지로 이 방법에 한정되는 것은 아니다.
또, Al와 In의 조성비를 단계적으로 변화시켰으나, 연속적으로 변화시켜도 된다.
[실시예 9]
제 4 도(a)에 표시한 자기저항소자는, 고감도로 하기 위해서는 전자이동도가 큰 것이 요망된다. 이제까지 표시한 InSb의 전자이동도를 보다 크게 하기 위해서는 InBi를 혼합하는 방법이 알려져 있다(아메미야, 전기학회논문지, 93-C, No12,(1973), p273). 그래서 본 실시예에서는, 실시예 8을 근거로, 반도체박막(4)의 조성을 변화시켰다.
실시예 8과 동일한 방법을 사용해서 예비퇴적층(3)까지 형성한 후, In과 Sb 및 Bi의 저항가열에 의한 3원증착법을 사용해서, 반도체박막(4)의 형성을 개시하였다. 이때, In과 Sb의 증착은 동일조건으로하고, Bi의 증착속도는 Bi/In비가 0.02로 고정하였다. 증착시간, 기판온도 및 진공도는 실시예 8과 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인 되었다. 또, 실온에서의 전자이동도는 4.8~5.4㎡/V·s이고, 실시예 8이상의 높은 값이 얻어졌다. 또, 각층간의 밀착성이나 제작된 자전변환소자는, 실시예 1과 마찬가지로 지극히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)의 형성조건은 상기에 한정되는 것은 아니다. 이에대하여 형성과정을 근거로 설명한다.
Bi의 증기압은 Sb보다 약 2자리수 낮기 때문에, 반도체박막(4)을 형성하는 온도번위에서는 Bi는 막속으로부터 재증발하는 일은 없다. 따라서 In/Bi 비를 일정치(1/X)로 제어함으로써, Sb의 비에 의하지 않고 그 조성의 InSb1-XBiX를 얻을 수 있다. 즉, 목적의 In과 Bi의 비에 해두는 것만으로, Sb와의 비나 증착속고 등을 자유로 설정할 수 있다. 또한, InSb의 혼합에 의해 전자이동도의 향상은 가능하나, 2.6%이상으로 되면, InSb의 결정구조가 변화하고, 특성이 열화하기 때문에 이 이하로 할 필요가 있다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 형성온도를 상승하면서 행하였으나, 실시예 5와 마찬가지로 이 방법에 한정되는 것은 아니다.
[실시예 10]
제 4 도(b)에 표시한 홑소자는, 고감도로 하기 위해서는 전자이동도보다도 홑계수가 큰 것을 구할 수 있다. InSb의 홑계수를 크게하기 위해서는 GaSb를 혼합하는 것이 알려져 있다(J.Appl, Phys, Vol.44, No.4, 1973, p1625). 그래서 본 실시예에서는, 실시예 8을 근거로, 반도체박막(4)의 조성을 변화시켰다. 단 실시예 8에서의 하부층(2) 및 예비퇴적층(3)에 함유되는 Al를 본 실시예에서는 Ga로 하였다.
실시예 8과 마찬가지로, Ga : In이 3: 2의 하부층(2)을 형성하였다. Al를 Ga로 바꾼것이외에는, 형성조건은 동일하다. 이후, 3원증착에 의해 예비퇴적층(3)의 형성을 마찬가지로 개시하였다. 증착속도를 20s간격으로 0.01nm/s변화시키고, Ga : In 를 3 : 2로부터 1 : 9로 하였다. 100s이후는 1 : 9로 고정하고, 예비퇴적층(3)을 형성하였다. 이때의 기판온도나 Sb와의 비는 실시예 8과 마찬가지이다. 이후, 마찬가지로 Ga : In을 1 :9로 하고, Sb의 증착은 Ga와 In을 합계한 증착입자수와의 비가 2로 되로록 고정해서, 반도체박막(4)의 형성을 행하였다. 다른 조건은 실시예 8과 마찬가지이다.
이렇게 해서 얻어진 반도체박막(4)은, 실시예 1과 마찬가지로 에피택셜성장하고 있는 것이 확인되었다. 또, 실온에서의 홑계수는, 실시예 8의 InSb막이 630㎤/c의 값을 얻은 반면에, 950㎤/c의 값이 얻어졌다. 또, 각층간의 밀착성이나 제작한 자전변활소자는, 실시예 1과 마찬가지로 지극히 높은 신뢰성을 가진 것이 확인되었다.
그런데, 이 하부층(2)의 형성조건은 상기에 한정되는 것은 아니다. 이에 대하여 형성과정을 근거로 설명한다.
Ga는 In과 마찬가지로 증기압이 낮기 때문에, 반도체박막(4)을 형성하는 온도범위에서는 기판으로부터 재증발하는 일은 없다. 따라서, In/Ga비를 일정치(1-X/X)로 해두면, Sb와의 비나 다른조건에 의하지 않고 그 조성의 In1-XGaXSb를 얻을 수 있다.
이상과 같이 앞서 표시한 실시예의 형성조건에 한정하지 않아도, 마찬가지로 고전자 이동도의 반도체박막(4)을 얻을 수 있다.
또한, 본 실시예에서는 실시예 2와 같이, 예비퇴적층(3)의 온도를 상승하면서 행하였으나, 실시예 5와 마찬가지로 이 방법에 한정되는 것은 아니다.
또, 이제까지와 실시예에서는, 반도체박막(4)으로서 InSb를 주로해서, 이 단일체와, InBi, GaSb와의 혼합결정을 사용하였으나, 이외에도 인화In, 비소화 In과의 혼합결정을 사용해도, 에피택셜성장을 한 결정성이 좋은 반도체박막(4)을 얻을 수 있다.
또, 기판에서는 실리콘결정을 사용하였으나, 라미네이션법이나 이온주입법에 의해서 제조되는 SOI(Silicon on Insulator)구조의 기판과 같이, 표면이 Si단결정이면 된다.
또, 이제까지의 실시예에서는, 하부층(2), 예비퇴적층(3) 및 반도체박막(4)을 동시에 진공증착법으로 형성하였으나, PAD법(플라즈마어시스티드디포지션법), ICB법(이온 클러스터빔법), 또는 적절한 플라즈마, 이온 등의 에너지를 이용한 막형성방식을 적용하면, 막형성의 온도를 한층 더 저온화할 수 있는 동시에, 특성이 양호한 반도체박막을 얻을 수 있다.

Claims (24)

  1. (신설)
    표면이 실리콘단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 실리콘의 미결합수를 수소원자에 의해 종단시키는 공정과; 이 수소원자에 의해 종단된 상태의 기판위에 알루미늄으로 이루어진 하부층을 0.1~3nm의 두께로 형성하는 공정과; 이 하부층위에 적어도 인듐과 안티몬을 함유한 예비퇴적층을 250~430℃의 온도범위에서 형성개시해서 형성하는 공정과; 이 예비퇴적층위에 적어도 인듐과 안티몬을 함유하는 반도체박막을 370~460℃의 온도범위에서 또한 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 공정
    을 가진 것을 특징으로 하는 반도체박막의 제조방법.
  2. (신설)
    제 1 항에 있어서, 예비퇴적층이, 알루미늄과 인듐과 안티몬으로 이루어지고, 박막과 함께 알루미늄의 조성이 감소하고 있는 것을 특징으로 하는 반도체박막의 제조방법.
  3. (신설)
    제 1 항에 있어서, 반도체박막이, 인화인듐, 비소하인듐, 비스무트화인듐 또는 안티몬화갈륨으로부터 선택된 적어도 1개와 안티몬화인듐과의 혼합결정 또는 안티몬화인듐의 단체로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  4. (신설)
    제 1 항에 기재된 반도체박막의 제조방법을 적용해서 얻은 반도체박막을 가공하는 공정과; 반도체박막에 전극을부설하는 공정으로 이루어진 것을 특징으로하는 자전변환소자의 제조방법.
  5. (신설)
    표면이 실리콘단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 실리콘 미결합수를 수소원자에 의해 종단시키는 공정과; 이 수소원자에 의해 종단된 상태의 기판위에 갈륨으로 이루어진 하부층을 01~2nm의 두께로 형성하는 공정과; 이 하부층위에 적어도 인듐과 안티몬을 함유하는 예비퇴적층을 250~400℃의 온도범위에서 형성 해서 형성하는 공정과; 이 예비퇴적층 위에 적어도 인듐과 안티몬을 함유한 반도체박막을 370~460℃의 온도범위에서 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 공정을 가진 것을 특징으로 하는 반도체박막의 제조방법.
  6. (신설)
    제 5 항에 있어서, 예비퇴적층의 갈륨과 인듐과 안티몬으로 이루어진 것을 특징으로 하는 반도체박막의 제조방법
  7. (신설)
    제 5 항에 있어서, 반도체박막의 인화인듐, 비화인듐, 비스무트화인듐 또는 안티몬화갈륨으로부터 선택된 적어도 1개와 안티몬화인듐과의 혼합결정 또는 안티몬화인듐의 단체로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  8. (신설)
    제 5 항에 기재된 반도체박막의 제조방법을 적용해서 얻은 반도체박막을 가공하는 공정과, 반도체박막에 전극을 부설하는 공정을 가진 것을 특징으로 하는 자전변환소자의 제조방법.
  9. (신설)
    표면이 실리콘단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 실리콘의 미결합수를 수소원자에 의해 종단시키는 공정과; 이 수소원자에 의해 종단된 상태의 기판위에 알루미늄, 갈륨, 인듐으로부터 선택된 적어도 1개로 이루어진 하부층을 형성하는 공정과; 이 하부층위에 적어도 인듐과 안티몬을 함유한 예비퇴적층을, 형성온도를 형성개시온도로 유지한 상태에서 형성막의 두께가 증가함과 동시에 인듐에 대한 안티몬의 증착입자수의 비를 증대시키면서, 형성하는 공정과; 이 상태로부터 적어도 370℃의 온도에 도달할때까지 0.5℃/s이상의 속도로 승온하는 공정과; 이 예비퇴적층위에 적어도 인듐과 안티몬을 함유한 반도체막을 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 공정을 가지는 것을 특징으로 하는 반도체박막의 제조방법.
  10. (신설)
    제 9 항에 있어서, 하부층이 인듐으로 이루어지고, 이 하부층을 0.1~2nm의 두께로 형성하고, 예비퇴적층을 250~350℃의 온도범위에서 형성개시하고, 반도체박막을 370~460℃의 온도범위에서 형성하는 것을 특징으로 하는 반도체박막의 제조방법.
  11. (신설)
    제 9 항에 있어서, 예비퇴적층이, 알루미늄과 인듐과 안티몬으로 이루어지고, 막의 두께와 함께 알루미늄의 조성이 감소하고 있는 것을 특징으로 하는 반도체박막의 제조방법.
  12. (신설)
    제 9 항에 있어서, 예비퇴적층이, 갈륨과 인듐과 안티몬으로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  13. (신설)
    제 9 항에 있어서, 예비퇴적층의 알루미늄과 갈륨과 인듐과의 비가, 하부층의 비로부터 반도체박막의 비로 연속적으로 또는 단계적으로 변화시킨 것을 특징으로 하는 반도체박막의 제조방법.
  14. (신설)
    제 9 항에 있어서, 반도체박막이, 인화인듐, 비화인듐, 비수무트화인듐 또는 안티몬화 갈륨으로부터 선택된 적어도 1개와 안티몬과인듐의 혼합결정 또는 안티몬화인듐의 단체로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  15. (신설)
    제 9 항에 기재된 반도체박막의 제조방법을 적용하여 얻은 반도체박막을 가공하는 공정과; 반도체박막에 전극을 부설하는 공정을 가지는 것을 특징으로 하는 자전변환소자의 제조방법.
  16. (신설)
    표면이 실리콘단결정으로 이루어진 기판의 표면산화막을 제거하고 또한 표면의 실리콘의 미결합수를 수소원자에 의해 종단시키는 공정과; 이 수소원자에 의해 종단시킨 상태의 기판위에 알루미늄, 갈륨, 인듐으로부터 선택된 적어도 1개로 이루어진 하부층을 형성하는 공정과; 이 상태로부터 적어도 370℃의 온도에 도달할때까지 0.5℃/s 이상의 속도로 승온하는 공정과; 이 예비퇴적층위에 적어도 인듐과 안티몬을 포함한 반도체박막을 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 공정을 가지는 것을 특징으로 하는 반도체박막의 제조방법.
  17. (신설)
    제 16 항에 있어서, 하부층이 알루미늄으로 이루어지고, 이 하부층을 0.1~3nm의 두께로 형성하고, 예비퇴적층을 250~430℃의 온도범위에서 형성개시하고, 반도체박막을 370~460℃의 온도범위에서 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 것을 특징으로 하는 반도체박막의 제조방법.
  18. (신설)
    제 16 항에 있어서, 하부층이 갈륨으로 이루어지고, 이 하부층을 0.1~2nm의 두께로 형성하고, 예비퇴적층을 250~400℃의 온도범위에서 형성개시하고, 반도체박막을 370~460℃의 온도범위에서 예비퇴적층의 형성개시온도보다 높은 온도에서 형성하는 것을 특징으로 하는 반도체박막의 제조방법.
  19. (신설)
    제 16 항에 있어서, 하부층이 인듐으로 이루어지고, 이 하부층을 0.1~2nm의 두께로 형성하고 예비퇴적층을 250~350℃의 온도범위에서 형성개시하고, 반도체박막을 3700~460℃의 온도범위에서 형성하는 것을 특징으로 하는 반도체박막의 제조방법.
  20. (신설)
    제 16 항에 있어서, 예비퇴적층이 알루미늄과 인듐과 안티몬으로 이루어지고, 막두께와 함께 알루미늄의 조성이 감소하고 있는 것을 특징으로 하는 반도체박막의 제조방법.
  21. (신설)
    제 16 항에 있어서, 예비퇴적층이 갈륨과 인듐과 안티몬으로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  22. (신설)
    제 16 항에 있어서, 예비퇴적층의 알루미늄과 갈륨과 인듐과의 비가, 하부층의 비로부터 반도체박막의 비로 연속적으로 또는 단계적으로 변화한 것을 특징으로 하는 반도체박막의 제조방법.
  23. (신설)
    제 16 항에 있어서, 반도체박막이, 인화인듐, 비화인듐, 비스무트와인듐 또는 안티몬화갈륨으로부터 선택된 적어도 1개와 안티몬화인듐과의 혼합결정 또는 안티몬화인듐의 단체로 이루어진 것을 특징으로 하는 반도체박막의 제조방법.
  24. (신설)
    제 16 항에 기재된 반도체박막의 제조방법을 적용해서 얻은 반도체박막을 가공하는 공정과; 반도체박막에 전극을 부설하는 공정을 가지는 것을 특징으로 하는 자전변환소자의 제조방법.
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