JP6233090B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
例えばミリ波帯（約３０〜約３００ＧＨｚ）やサブミリ波帯（約３００ＧＨｚ〜約３ＴＨｚ）で動作可能な通信用超高速トランジスタの一つに、ＩＩＩ−Ｖ族化合物半導体を用いたＩｎＰ系高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）がある。
ＩｎＰ系ＨＥＭＴでは、その基本構造として、電子走行層（チャネル層）にＩｎＧａＡｓを用い、電子供給層（バリア層）にＩｎＡｌＡｓを用いる。このうち、チャネル層には、ＩｎＰ基板に格子整合するＩｎ０．５３Ｇａ０．４７Ａｓチャネル層、高速性を高めるためにＩｎＧａＡｓチャネル層中のＩｎＡｓ組成を約０．７〜約０．８に高めた擬格子整合系チャネル層、ＩｎＧａＡｓ層中にＩｎＡｓ極薄層を含むコンポジットチャネル層などが用いられる。
現在の世界最高速の電界効果トランジスタは、Ｉｎ０．７Ｇａ０．３Ａｓ／ＩｎＡｓ／Ｉｎ０．７Ｇａ０．３ＡｓコンポジットチャネルＨＥＭＴであり、遮断周波数ｆＴは約７１０ＧＨｚである。
特開２００７−８１１０３号公報 特開平２−２４６３４２号公報
ところで、ＨＥＭＴの高速性の目安の一つである遮断周波数fTは、次式のように表される。
Figure 0006233090
ここで、Lgはゲート長、vはゲート電極下の電子速度、τexは寄生遅延時間である。
ＨＥＭＴの高速化は、主に、ゲート長Lgの微細化、電子の有効質量の軽い半導体材料をチャネルに用いることによる電子速度vの増大によって実現される。これらは、ＨＥＭＴの真性遅延時間の短縮に相当する。そして、現在も、ＨＥＭＴの高速化のためにゲート長Lgの微細化が行われている。
ゲート長Lgの微細化に際しては、スケーリングという観点から、ゲート・チャネル間距離も短縮することになる。このため、バリア層を薄くすることになる。
一方、バリア層中には、チャネル層への電子供給源としてＳｉがδドーピングされている。この場合、バリア層を薄くすると、チャネル層に供給される電子の量が減少するため、シート抵抗低減のため、Ｓｉのδドーピング量を増やして高濃度化することになる。
このようなバリア層の薄膜化とＳｉの高濃度δドーピングに伴い、上述のＩｎＰ系ＨＥＭＴでは、δドーピングされたＳｉが、ＩｎＡｌＡｓバリア層、場合によってはＩｎＧａＡｓチャネル層まで広く拡散してしまうことになる。
このように、バリア層の薄膜化とＳｉの高濃度δドーピングに伴い、チャネル層内までＳｉが拡散してしまうと、チャネル層内に拡散したＳｉによるイオン化不純物散乱によってチャネル層中の電子速度や電子移動度が低下してしまうことになる。この現象はＨＥＭＴの高速化にとってマイナス要因となる。
なお、ここでは、ＩｎＰ系ＨＥＭＴ（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）における課題として説明しているが、他の材料系のＨＥＭＴ（例えばＡｌＧａＡｓ／ＧａＡｓ系又はＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）においても同様の課題がある。
そこで、イオン化不純物散乱による電子速度や電子移動度の低下を抑制したい。
本半導体装置は、基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、電子供給層は、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、第１部分よりも電子走行層の側に位置し、第１部分よりも格子定数が小さく、かつ、基板に格子整合する第２部分とを備える。
したがって、本半導体装置によれば、イオン化不純物散乱による電子速度や電子移動度の低下を抑制できるという利点がある。
本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 （Ａ）、（Ｂ）は本発明の課題を説明するための図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）による効果を説明するための図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第２変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ又はＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第２変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第３変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第４変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第５変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。
以下、図面により、本発明の実施の形態にかかる半導体装置について、図１〜図２３を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば通信に用いられる超高速トランジスタの一つであるＩｎＰ系ＨＥＭＴを備える。つまり、本半導体装置は、例えば、ＩｎＰ基板上に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の化合物半導体を用いた半導体積層構造を有するＩｎＰ系ＨＥＭＴを備える。このＩｎＰ系ＨＥＭＴは、例えば、ミリ波（約３０〜約３００ＧＨｚ）やサブミリ波（約３００ＧＨｚ〜約３ＴＨｚ）の領域で動作可能なトランジスタである。なお、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系化合物半導体を、ＩＩＩ−Ｖ族化合物半導体ともいう。また、ＩｎＰ系ＨＥＭＴを、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴともいう。
本ＩｎＰ系ＨＥＭＴは、図１に示すように、基板１０と、基板１０上に設けられた半導体積層構造２２と、半導体積層構造２２上に設けられたゲート電極３３、ソース電極３１及びドレイン電極３２とを備える。
本実施形態では、基板１０は、半絶縁性ＩｎＰ基板（例えば半絶縁性（１００）ＩｎＰ基板；半導体基板）である。なお、基板１０としては、ＧａＡｓ基板やＳｉ基板を用いることもできる。
半導体積層構造２２は、電子走行層１３及び電子供給層２３を含む半導体積層構造である。ここでは、半導体積層構造２２は、バッファ層１１、下部バリア層１２、電子走行層（チャネル層）１３、電子供給層（上部バリア層）２３、エッチング停止層１９、キャップ層２０を順に積層した構造になっている。
本実施形態では、バッファ層１１は、例えば、厚さが約１０００ｎｍである。なお、バッファ層１１に用いる材料は、基板１０に応じて異なる。
下部バリア層１２は、ＩｎＡｌＡｓ層である。ここでは、アンドープのＩｎＡｌＡｓ層である。例えば、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層であり、その厚さは約２００ｎｍである。
電子走行層１３は、ＩｎＧａＡｓ層である。つまり、電子走行層１３は、ＩｎＧａＡｓを含む。ここでは、アンドープのＩｎＧａＡｓ層である。例えば、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約１０ｎｍである。なお、電子走行層１３としては、ＩｎＰに格子整合するＩｎ０．５３Ｇａ０．４７Ａｓ層でなくても良く、圧縮歪みの加わるＩｎ０．７Ｇａ０．３Ａｓ層等、ＩｎＡｓ組成を０．５３よりも高くしても良い。
電子供給層２３は、ＩｎＡｌＡｓスペーサ層１４、ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ＡｌＳｂ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。ここでは、電子供給層２３は、アンドープのＩｎＡｌＡｓスペーサ層１４、アンドープのＡｌＳｂ層１５、電子供給源（チャネル電子の供給源）となる不純物原子としてのＴｅがδドーピングされたＴｅ−δドーピング層１６、アンドープのＡｌＳｂ層１７、アンドープのＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。例えば、電子供給層２３は、厚さ約２ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、厚さ約０．６ｎｍのｉ−ＡｌＳｂ層１５、Ｔｅのδドーピング量を約１×１０１３ｃｍ−２程度としたＴｅ−δドーピング層（高濃度Ｔｅ−δドーピング層）１６、厚さ約０．６ｎｍのｉ−ＡｌＳｂ層１７、厚さ約３ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有する。
つまり、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の化合物半導体を用いた半導体積層構造を有するＩｎＰ系ＨＥＭＴにおいて、電子供給層にＩｎＡｌＡｓを用い、これの中にＳｉ−δ−ドーピングを施していたのに代えて、ＩｎＡｌＡｓを用いた電子供給層２３の中にＡｌＳｂ層１５、１７を設け、このＡｌＳｂ層１５、１７に電子供給源となる不純物原子としてＴｅをδドーピングしている。
特に、ＨＥＭＴの高速化のためのゲート長Lgの微細化に際し、ＩｎＡｌＡｓ電子供給層を薄膜化し、Ｓｉを高濃度δドーピングするのに代えて、ＩｎＡｌＡｓ電子供給層１４、１８を薄膜化し、その中に極薄層のＡｌＳｂ層１５、１７を設け、このＡｌＳｂ層１５、１７に電子供給源となる不純物原子としてＴｅを高濃度δドーピングしている。
ここで、ＩｎＡｌＡｓスペーサ層１４とＩｎＡｌＡｓバリア層１８の間に挟まれたＡｌＳｂ層１５、１７は、それぞれ、例えば２原子層程度の厚さの極薄層である。このため、ＡｌＳｂ層１５、１７を設けたとしても、オーミック抵抗に与える影響は小さい。また、Ｔｅ−δドーピング層１６は、例えば２原子層程度の厚さの極薄層であるＡｌＳｂ層１５、１７の間に設けられた、例えば１原子層以下の厚さの極薄層である。このＴｅ−δドーピング層１６は、上下２原子層程度の厚さの極薄層であるＡｌＳｂ層１５、１７の中にＴｅをδドーピングして形成される、例えば１原子層以下の厚さの極薄層である。ＴｅはＡｌＳｂなどのＳｂを含むＳｂ系半導体材料中でｎ型ドーパントとして作用する。そして、ドーピングされるＴｅはＳｉよりも原子半径が大きいため、格子定数の小さいＩｎＡｌＡｓ層（スペーサ層１４やバリア層１８）やＩｎＧａＡｓ層（チャネル層１３）の中では拡散係数が小さくなる。つまり、ＴｅはＳｉよりも大きく重いため、ＩｎＡｌＡｓ層（スペーサ層１４やバリア層１８）やＩｎＧａＡｓ層（チャネル層１３）への拡散が小さくなる。そして、ＴｅがドーピングされるＡｌＳｂ層１５、１７を、これよりも格子定数が小さいＩｎＡｌＡｓ層１４、１８の中に設けることで、ドーピングされたＴｅが、ＡｌＳｂ層１５、１７中に留まるようにし、ＩｎＡｌＡｓ層（スペーサ層１４やバリア層１８）やＩｎＧａＡｓ層（チャネル層１３）へ拡散してしまうのを抑制することができる（例えば図１６参照）。このようにして、電子供給源となる不純物原子（ここではＴｅ）がＩｎＡｌＡｓスペーサ層１４やＩｎＧａＡｓチャネル層１３へ拡散してしまうのを抑制することができる。この結果、イオン化不純物散乱による電子速度や電子移動度の低下、即ち、特性の劣化を抑制することができる。このように、エピタキシャル成長させる半導体積層構造を改良することによって、特性向上を実現することができる。なお、Ｔｅ−δドーピング層１６を、Ｔｅドーピング層、Ｔｅプレーナドーピング層、Ｔｅ層又はＴｅ原子層ともいう。また、ＩｎＡｌＡｓ、ＩｎＧａＡｓの格子定数（結晶格子定数）は約０．５８６９ｎｍ（ＩｎＰに格子整合する場合）であり、ＡｌＳｂの格子定数は約０．６１３６ｎｍである。また、Ｔｅの原子半径は約０．１２３ｎｍであり、Ｓｉの原子半径は約０．１１１ｎｍである。また、Ｔｅのイオン半径は約０．１４０ｎｍであり、Ｓｉのイオン半径は約０．１１０ｎｍである。また、Ｔｅの共有結合半径は約０．１３５ｎｍであり、Ｓｉの共有結合半径は約０．１１１ｎｍである。このように、ＴｅはＳｉよりもイオン半径や共有結合半径も大きい。
なお、ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ＡｌＳｂ層１７を、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分（半導体層）ともいう。ここでは、第１部分は、Ｔｅがドーピングされたドーピング部（ここではＴｅが面状にドーピングされた面状ドーピング部）と、ドーピング部を挟み、Ｔｅがドーピングされていないアンドーピング部とを有することになる。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８は、ＡｌＳｂ層１５、１７よりも格子定数が小さい。このため、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８を、第１部分よりも格子定数が小さい第２部分ともいう。ここでは、第２部分は、ＩｎＡｌＡｓを含む。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８は、Ｓｂを含まない。このため、第２部分は、Ｓｂを含まない部分である。この場合、電子供給層２３は、第１部分と、第１部分を挟む第２部分とを有し、第２部分が第１部分よりも格子定数が小さいものとなる。特に、ＩｎＡｌＡｓスペーサ層１４は、Ｔｅ−δドーピング層１６を含むＡｌＳｂ層１５、１７よりも電子走行層１３の側に位置し、Ｔｅ−δドーピング層１６を含むＡｌＳｂ層１５、１７よりも格子定数が小さい。このため、電子供給層２３は、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、第１部分よりも電子走行層１３の側に位置し、第１部分よりも格子定数が小さい第２部分とを備えることになる。そして、Ｔｅ−δドーピング層１６を含むＡｌＳｂ層１５、１７は、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８よりも伝導帯のエネルギーが高い。このため、第１部分は、第２部分よりも伝導帯のエネルギーが高い。また、電子供給層２３は、電子走行層１３の上側に接する上部電子供給層である。
また、ＩｎＡｌＡｓスペーサ層１４は、ＩｎＡｌＡｓバリア層１８と同様にバリア層としても機能する。このため、ＩｎＡｌＡｓスペーサ層１４をＩｎＡｌＡｓバリア層ともいう。また、ＡｌＳｂ層１５、１７は、ＩｎＡｌＡｓバリア層１４、１８の中に設けられ、ＩｎＡｌＡｓバリア層１４、１８と異なる半導体材料を含む半導体層（即ち、バリア層中の異なる種類の半導体層）であり、ＩｎＡｌＡｓバリア層１４、１８よりも伝導帯のエネルギーが高い。また、Ｔｅ−δドーピング層１６は、電子供給源となる不純物原子としてＴｅがδドーピングされた部分であるため、Ｔｅが面状にドーピングされた面状ドーピング部（プレーナドーピング部）ともいう。また、Ｔｅ−δドーピング層１６は、ＡｌＳｂ層にＴｅをδドーピングした部分であり、Ｔｅ−δドーピング層１６を挟むＡｌＳｂ層１５、１７は、アンドープのＡｌＳｂ層である。つまり、アンドープのＡｌＳｂ層１５、１７の一部分（ここでは厚さ方向中央部分）にＴｅがδドーピングされて、Ｔｅ−δドーピング層１６が形成されている。この場合、バリア層１４、１８の中に設けられ、バリア層１４、１８と異なる半導体材料を含む半導体層（ここではＡｌＳｂ層１５、１７）は、電子供給源となる不純物原子（ここではＴｅ）をδドーピングしたδドーピング部（面状ドーピング部）と、δドーピング部を挟み、電子供給源となる不純物原子（ここではＴｅ）がドーピングされていないアンドーピング部とを含むことになる。なお、ＩｎＡｌＡｓバリア層１４、１８は、アンドープのＩｎＡｌＡｓバリア層であるため、電子供給源となる不純物原子（ここではＴｅ）はドーピングされていない。このため、電子供給層２３は、バリア層１４、１８と、バリア層１４、１８の中にバリア層１４、１８と異なる半導体材料を含む半導体層１５、１７とを含み、この半導体層１５、１７は、電子供給源となる不純物原子（ここではＴｅ）が面状にドーピングされた面状ドーピング部を含む。ここでは、この半導体層１５、１７は、バリア層１４、１８よりも伝導帯のエネルギーが高くなっている。
また、ここでは、ＴｅはＡｌＳｂ層中でｎ型ドーパントとして作用するため、Ｔｅをドーピングする半導体層（第１部分）をＡｌＳｂ層１５、１７としているが、これに限られるものではない。つまり、Ｔｅは、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ及びこれらの混晶などのＳｂ系半導体材料中でｎ型ドーパントとして作用する。このため、Ｔｅをドーピングする半導体層は、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ及びこれらの混晶などのＳｂ系半導体材料を含む半導体層であれば良い。このように、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂを含むものであれば良い。例えば、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族元素を含むもの（ＩＩＩ−Ｓｂ系半導体材料を含むもの）とするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族半導体層（ＩＩＩ−Ｓｂ系半導体層）とするのが好ましい。また、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＩｎＳｂのいずれかを含むものとするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ層、ＧａＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層、ＡｌＧａＩｎＳｂ層のいずれかであるのが好ましい。なお、ＡｌＳｂの格子定数は約０．６１３６ｎｍであり、ＧａＳｂの格子定数は約０．６０９６ｎｍであり、ＩｎＳｂの格子定数は約０．６４７９ｎｍであるため、これらをどのような組成で混晶にしても、バリア層１８やスペーサ層１４（第２部分）に用いるＩｎＡｌＡｓよりも格子定数は大きくなる。
また、ここでは、バリア層１８やスペーサ層１４にＩｎＡｌＡｓを用いているが、これに限られるものではなく、例えばＩｎＡｌＡｓＳｂを用いても良い。なお、Ｔｅをドーピングする半導体層（第１部分）を、ＡｌＳｂ層、ＧａＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層、ＡｌＧａＩｎＳｂ層のいずれかとする場合、バリア層１８やスペーサ層１４（第２部分）に用いるＩｎＡｌＡｓＳｂは、これらのいずれよりも格子定数が小さくなるような組成で混晶にすることになる。
エッチング停止層１９は、ＩｎＰ層であり、キャップ層２０に対するエッチング停止層である。ここでは、アンドープのＩｎＰ層、即ち、ｉ−ＩｎＰ層であり、その厚さは、約３ｎｍである。なお、このエッチング停止層１９は、ＩｎＡｌＡｓ電子供給層の酸化を防ぐ保護層としての機能も有する。
キャップ層２０は、ＩｎＧａＡｓ層である。ここでは、Ｓｉをドープしてｎ型導電性を付与したｎ−ＩｎＧａＡｓ層である。例えば、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約２０ｎｍであり、Ｓｉドーピング量は約２×１０１９ｃｍ−３程度である。なお、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層に、ｎ−Ｉｎ０．７０Ｇａ０．３０Ａｓ層を積層して、２層構造のキャップ層にしても良い。また、ｎ型ＩｎＧａＡｓ層とｎ型ＩｎＡｌＡｓ層を積層して、２層構造のキャップ層にしても良い。
このように構成された半導体積層構造２２の伝導帯バンド構造は、図２に示すようになる。なお、図２中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＴｅ−δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。
なお、半導体積層構造２２は、基板１０の上方に少なくとも電子走行層１３及び電子供給層２３を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造２２を、ヘテロ構造半導体層ともいう。
そして、このように構成される半導体積層構造２２上に、ゲート電極３３、ソース電極３１及びドレイン電極３２が設けられており、半導体積層構造２２の表面はＳｉＯ２膜（絶縁膜）２１によって覆われている。
ここでは、ｎ−ＩｎＧａＡｓキャップ層２０上に、電極金属として例えばＴｉ／Ｐｔ／Ａｕを用いたソース電極（金属電極）３１及びドレイン電極（金属電極）３２が設けられている。また、ｉ−ＩｎＰ層１９上に、電極金属として例えばＴｉ／Ｐｔ／Ａｕを用いたゲート電極（金属電極）３３が設けられている。
ところで、本実施形態において、電子供給層２３を、上述のように構成しているのは、以下の理由による。
ＨＥＭＴの高速化のためのゲート長Lgの微細化に際しては、スケーリングという観点から、ゲート・チャネル間距離も短縮することになる。このため、電子供給層を薄くすることになる。
一方、電子供給層にＩｎＡｌＡｓを用い、これの中にＳｉ−δ−ドーピングを施す場合（例えば図３参照）、電子供給層を薄くするとチャネル層に供給される電子の量が減少するため、シート抵抗低減のため、Ｓｉのδドーピング量を増やして高濃度化することになる。
このような電子供給層（特にスペーサ層）の薄膜化とＳｉの高濃度δドーピングに伴い、δドーピングされたＳｉが、ＩｎＡｌＡｓ電子供給層、場合によってはＩｎＧａＡｓ電子走行層まで広く拡散してしまうことになる。
つまり、δドーピングされたＳｉは、最初の位置にそのまま留まることはなく、電子供給層の厚さ方向（深さ方向）の上下に拡散してしまう。例えば、Ｓｉ−δドーピング後に、電子供給層の上側部分やキャップ層などの成長が高温で行なわれると、ドーピング直後はほぼ面状（ほぼδ関数状）に分布していたＳｉは、電子供給層の厚さ方向の上下に拡散してしまう。
このようにδドーピングされたＳｉが拡散してしまう場合であっても、スペーサ層の厚さが十分に厚く、Ｓｉを低濃度（例えば約５×１０１２ｃｍ−２程度）δドーピングするときには、図５（Ａ）の不純物拡散を説明するための模式図に示すように、イオン化不純物散乱によって電子走行層（チャネル層）中の電子速度や電子移動度を低下させるほど、電子走行層内までＳｉが拡散してしまうことはなかった。なお、図５（Ａ）中、実線Ａはδドーピング直後のＳｉの深さ方向（エピタキシャル成長させた層の深さ方向；厚さ方向）における分布を示しており、実線Ｂは拡散後のＳｉの深さ方向における分布を示しており、点線Ｃはスペーサ層１４とチャネル層１３との界面を示している。
しかしながら、スペーサ層１４の厚さを薄くし（例えば２ｎｍ以下）、Ｓｉを高濃度（例えば約１×１０１３ｃｍ−２程度）δドーピングすると、成長温度や成長時間が同じでも、図５（Ｂ）の不純物拡散を説明するための模式図に示すように、電子走行層（チャネル層）１３内まで拡散してしまうＳｉの量（不純物拡散量）が増加し、電子走行層１３内に拡散したＳｉによるイオン化不純物散乱によって電子走行層１３中の電子速度や電子移動度が低下してしまうことがわかった。この現象はＨＥＭＴの高速化にとってマイナス要因となる。なお、図５（Ｂ）中、実線Ａはδドーピング直後のＳｉの深さ方向（エピタキシャル成長させた層の深さ方向；厚さ方向）における分布を示しており、実線Ｂは拡散後のＳｉの深さ方向における分布を示しており、点線Ｃはスペーサ層１４とチャネル層１３との界面を示している。
そこで、本実施形態では、上述のように、ＩｎＡｌＡｓ電子供給層を薄膜化し、Ｓｉを高濃度δドーピングするのに代えて、ＩｎＡｌＡｓ電子供給層２３を薄膜化し、その中に極薄層のＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）を設け、このＡｌＳｂ層１５、１７に電子供給源となる不純物原子としてＴｅを高濃度δドーピングしている。これにより、電子供給源となる不純物原子（ここではＴｅ）がＩｎＡｌＡｓスペーサ層１４やＩｎＧａＡｓチャネル層１３へ拡散してしまうのを抑制することができる。この結果、イオン化不純物散乱による電子速度や電子移動度の低下を抑制することができる。
また、ここでは、電子供給層２３の上側部分及び下側部分（外側部分）にＩｎＡｌＡｓを用い、上側部分及び下側部分で挟まれる中間部分（内側部分）にＡｌＳｂを用いて、この中間部分の伝導帯のエネルギーを高くしている。そして、この伝導帯のエネルギーの高い中間部分の厚さ方向中央位置に電子供給源となる不純物原子の面状ドーピング（δドーピング）を施すようにしている。これにより、図２の伝導帯バンド構造に示すように、電子供給層２３ＸにＩｎＡｌＡｓを用い、これの中にＳｉ−δドーピング層１６Ｘを施した比較例の場合（図３、図４参照）と比較して、エネルギーが低くなるδドーピング部分の伝導帯ＥＣのエネルギーの底を高くすることができる。つまり、δドーピング部分及びその近傍の伝導帯ＥＣのエネルギーが確実にフェルミエネルギーＥｆ以下に下がらないようにすることができる。この結果、δドーピング部分が電子を伝導するチャネルとなるパラレル電導現象（パラレルコンダクション）を抑制することが可能となり、パラレルコンダクションによる特性の劣化を抑制することができる。また、ＡｌＳｂ層１５、１７は、伝導帯のエネルギーが高いため、ＡｌＳｂ層１５、１７を設けることで、チャネル電子のゲート電極３３への流れ込みを抑制することができ、ゲートリーク電流を抑制することも可能となる。
なお、ＨＥＭＴの高速化のためのゲート長Lgの微細化に際して、スケーリングという観点から、ゲート・チャネル間距離を短縮するために、電子供給層２３を薄膜化する方法としては、ゲート電極３３の直下のキャップ層２０や電子供給層２３の一部を除去する方法もある。これにより、ゲート電極３３の直下以外では電子供給層２３の厚さが厚くなり、キャップ層２０もあるため、高電子濃度を維持することが可能となる。
次に、本実施形態にかかる半導体装置（ＩｎＰ系ＨＥＭＴ；ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）の製造方法について、図６〜図１５を参照しながら説明する。
まず、図６に示すように、半絶縁性ＩｎＰ基板１０上に、例えば分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法によって、バッファ層１１、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２、ｉ−ＩｎＧａＡｓ電子走行層１３、電子供給層２３を構成するｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、ｉ−ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ｉ−ＡｌＳｂ層１７、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８、ｉ−ＩｎＰエッチング停止層１９、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を順に積層させて、半導体積層構造２２を形成する。なお、結晶成長法は、ＭＢＥ法に限られるものではなく、例えば、有機金属化学堆積（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法を用いることも可能である。
ここでは、バッファ層１１は、厚さを約１０００ｎｍとする。ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２は、厚さを約２００ｎｍとする。また、ｉ−ＩｎＧａＡｓ電子走行層１３は、厚さを約１０ｎｍとする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４は、厚さを約２ｎｍとする。また、ｉ−ＡｌＳｂ層１５は、厚さを約０．６ｎｍとする。また、Ｔｅ−δドーピング層１６は、Ｔｅのδドーピング量を約１×１０１３ｃｍ−２程度とする。また、ｉ−ＡｌＳｂ層１７は、厚さを約０．６ｎｍとする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８は、厚さを約３ｎｍとする。また、ｉ−ＩｎＰエッチング停止層１９は、厚さを約３ｎｍとする。また、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０は、厚さを約２０ｎｍとし、Ｓｉドーピング量を約２×１０１９ｃｍ−３程度とする。
次に、素子分離後、図７に示すように、例えばＴｉ／Ｐｔ／Ａｕの３層構造のソース電極３１、ドレイン電極３２を形成する。これにより、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上にソース電極３１及びドレイン電極３２が形成される。
次に、図８に示すように、ソース電極３１とドレイン電極３２の間のｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって、ＳｉＯ２膜２１を形成する。ここでは、ＳｉＯ２膜２１は、厚さを約２０ｎｍ程度とする。
次に、図９〜図１５に示すように、Ｔ型ゲート電極３３を形成する。
つまり、まず、図９に示すように、３層構造のレジスト膜４１〜４３を形成する。ここでは、ＺＥＰレジスト（日本ゼオン製）、ＰＭＧＩ（Poly-dimethylglutarimide）レジスト、ＺＥＰレジストを順に塗布して、ＺＥＰレジスト膜４１、ＰＭＧＩレジスト膜４２、ＺＥＰレジスト膜４３を順に積層させた３層構造のレジスト膜を形成する。
次に、例えば電子ビーム露光法によって、図１０に示すように、Ｔ型ゲート電極３３のヘッド部分を形成する領域を露光し、ＺＥＰレジスト膜４３及びＰＭＧＩレジスト膜４２に開口部を形成する。また、例えば電子ビーム露光法によって、図１１に示すように、Ｔ型ゲート電極３３のフット部分を形成する領域を露光し、最下層のＺＥＰレジスト膜４１に所望のゲート長に合わせて開口部を形成する。
次に、ゲート長に合わせて形成された開口部を有する最下層のＺＥＰレジスト膜４１をマスクとして、例えばエッチングガスとしてＣＦ４を用いた反応性イオンエッチングによって、図１２に示すように、ＳｉＯ２膜２１に開口部を形成する。
そして、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を電気的に分離するために、例えばエッチング液としてクエン酸（Ｃ６Ｈ８Ｏ７）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いてウェットエッチングを行なって、図１３に示すように、リセスを形成する。
最後に、図１４に示すように、例えばＴｉ、Ｐｔ、Ａｕを蒸着させた後、リフトオフを行なって、図１５に示すように、例えばＴｉ／Ｐｔ／Ａｕの３層構造のＴ型ゲート電極３３を形成する。これにより、ｉ−ＩｎＰエッチング停止層１９上にＴ型ゲート電極３３が形成される。
したがって、本実施形態にかかる半導体装置によれば、イオン化不純物散乱による電子速度や電子移動度の低下を抑制できるという利点がある。
例えば、電子供給層にＩｎＡｌＡｓを用い、これの中にＳｉ−δ−ドーピングを施す場合（例えば図３参照）、電子供給層の薄膜化とＳｉの高濃度δドーピングに伴い、δドーピングされたＳｉが、ＩｎＡｌＡｓスペーサ層、場合によってはＩｎＧａＡｓ電子走行層まで広く拡散してしまう［図５（Ｂ）参照］。そして、電子走行層内まで不純物であるＳｉが拡散してしまうと、電子走行層中を走行する電子はＳｉによるイオン化不純物散乱を受ける。この結果、電子走行層中の電子速度や電子移動度が低下してしまうことになる。
これに対し、本実施形態では、上述のように、ＩｎＡｌＡｓを用いた電子供給層２３の中にＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）を設け、このＡｌＳｂ層１５、１７に電子供給源となる不純物原子としてＴｅをδドーピングしている。この場合、図１６に示すように、Ｔｅは、結晶の格子定数の大きいＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）中では拡散する。しかしながら、Ｔｅは原子半径が大きいため、結晶の格子定数の小さいＩｎＡｌＡｓ層（スペーサ層１４）やＩｎＧａＡｓ層（チャネル層１３）中では拡散しにくい。つまり、ＴｅがドーピングされているＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）よりも格子定数が小さいＩｎＡｌＡｓ層（スペーサ層１４）やＩｎＧａＡｓ層（チャネル層１３）中では、Ｔｅは拡散しにくい。これにより、電子供給源となる不純物原子（ここではＴｅ）がＩｎＡｌＡｓスペーサ層１４やＩｎＧａＡｓチャネル層１３へ拡散してしまうのを抑制することができる。特に、δドーピングされたＴｅは、ＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）中に拡散しても、ＩｎＧａＡｓ層（チャネル層１３）まで拡散することはない。この結果、イオン化不純物散乱によるチャネル層中の電子速度や電子移動度の低下を抑制することができる。なお、図１６中、実線Ａはδドーピング直後のＳｉの深さ方向（エピタキシャル成長させた層の深さ方向；厚さ方向）における分布（Ｔｅ−δドーピング層１６）を示しており、実線Ｂは拡散後のＳｉの深さ方向における分布を示しており、点線Ｃはスペーサ層１４とチャネル層１３との界面を示しており、模様を付した部分ＤはＡｌＳｂ層１５、１７（ＩＩＩ−Ｓｂ系半導体層）を示している。
なお、上述の実施形態では、電子供給層２３を、ＩｎＡｌＡｓスペーサ層１４、ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ＡｌＳｂ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有するものとしているが、これに限られるものではない。
例えば、電子供給層２３を、ＩｎＰスペーサ層（第２部分）、ＩｎＡｌＡｓスペーサ層（第２部分）、ＡｌＳｂ層（第１部分）、Ｔｅ−δドーピング層（第１部分；面状ドーピング部）、ＡｌＳｂ層（第１部分）、ＩｎＡｌＡｓバリア層（第２部分）、ＩｎＰバリア層（第２部分）を順に積層させた構造を有するものとしても良い。具体的には、電子供給層２３を、ｉ−ＩｎＰスペーサ層、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層、ＡｌＳｂ層、Ｔｅ−δドーピング層、ＡｌＳｂ層、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層、ｉ−ＩｎＰバリア層を順に積層させた構造を有するものとすれば良い。なお、この場合、ＩｎＰバリア層がエッチング停止層も兼ねることになる。
このように、ＩｎＡｌＡｓ層とＩｎＰ層とを積層させた電子供給層の中にＡｌＳｂ層を設け、ＡｌＳｂ層に電子供給源となる不純物原子としてＴｅをδドーピングするようにしても良い。
なお、この場合、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ層でなくても良く、Ｓｂを含むものであれば良い。例えば、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族元素を含むもの（ＩＩＩ−Ｓｂ系半導体材料を含むもの）とするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族半導体層（ＩＩＩ−Ｓｂ系半導体層）とするのが好ましい。また、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＩｎＳｂのいずれかを含むものとするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ層、ＧａＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層、ＡｌＧａＩｎＳｂ層のいずれかであるのが好ましい。また、第２部分を構成するスペーサ層及びバリア層は、ＩｎＡｌＡｓ層とＩｎＰ層とを積層させたものとなる。つまり、第２部分を構成するスペーサ層及びバリア層は、ＩｎＡｌＡｓを含み、さらに、ＩｎＰを含むことになる。
また、上述の実施形態では、電子走行層１３をＩｎＧａＡｓ層とし、キャップ層２０をＩｎＧａＡｓ層としているが、これに限られるものではない。
例えば図１７に示すように、電子走行層１３Ｘを、ＩｎＧａＡｓ層とＩｎＡｓ層とを積層させたものとし、さらに、キャップ層２０Ｘを、ＩｎＡｌＡｓ層とＩｎＧａＡｓ層とを積層させたものとしても良い。具体的には、電子走行層１３Ｘを、ｉ−ＩｎＧａＡｓ層１３ＸＡ、ｉ−ＩｎＡｓ層１３ＸＢ、ｉ−ＩｎＧａＡｓ層１３ＸＣを積層させたものとし、さらに、キャップ層２０Ｘを、ｎ−ＩｎＡｌＡｓ層（例えばｎ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層）２０ＸＡ、ｎ−ＩｎＧａＡｓ層（例えばｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層）２０ＸＢを積層させたものとすれば良い。このように構成する場合、伝導帯バンド構造は、図１８に示すようになる。なお、図１８中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＴｅ−δドーピングが施されていることを示しており、ＩｎＧａＡｓ層とＩｎＡｓ層とを積層させた電子走行層１３Ｘ中の波形は電子分布を示している。なお、その他の詳細は、上述の実施形態の場合と同じである。これを第１変形例という。
なお、この第１変形例では、上述の実施形態のものに対し、電子走行層及びキャップ層の構成を変更しているが、電子走行層の構成のみを変更しても良いし、キャップ層の構成のみを変更しても良い。このほか、電子走行層をＩｎＡｓ層としても良い。
また、上述の実施形態では、ＩｎＰ系ＨＥＭＴ（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）を例に挙げて説明しているが、材料系はこれに限られるものではない。
例えば、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ又はＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴに本発明を適用することもできる。これを第２変形例という。
例えば図１９に示すように、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ＡｌＧａＡｓ下部バリア層１２Ａ、ＧａＡｓ電子走行層（チャネル層）１３Ａ、電子供給層（上部バリア層）２３Ａ、ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。例えば、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ｉ−Ａｌ０．３Ｇａ０．７Ａｓ下部バリア層１２Ａ、ｉ−ＧａＡｓ電子走行層１３Ａ、電子供給層２３Ａ、ｎ−ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。そして、電子供給層２３Ａを、ＡｌＧａＡｓスペーサ層１４Ａ（第２部分）、ＡｌＳｂ層１５Ａ（第１部分）、Ｔｅ−δドーピング層１６Ａ（第１部分；面状ドーピング部）、ＡｌＳｂ層１７Ａ（第１部分）、ＡｌＧａＡｓバリア層１８Ａ（第２部分）を順に積層させた構造を有するものとしても良い。具体的には、電子供給層２３Ａを、ｉ−Ａｌ０．３Ｇａ０．７Ａｓスペーサ層１４Ａ（第２部分）、ｉ−ＡｌＳｂ層１５Ａ（第１部分）、Ｔｅ−δドーピング層１６Ａ（第１部分；面状ドーピング部）、ｉ−ＡｌＳｂ層１７Ａ（第１部分）、ｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層１８Ａ（第２部分）を順に積層させた構造を有するものとすれば良い。これをＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴという。このように構成する場合、伝導帯バンド構造は、図２０に示すようになる。なお、図２０中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＴｅ−δドーピングが施されていることを示しており、ＧａＡｓチャネル層１３Ａ中の波形は電子分布を示している。
なお、ここでは、ＡｌＧａＡｓ下部バリア層１２Ａ、ＡｌＧａＡｓスペーサ層１４Ａ、ＡｌＧａＡｓバリア層１８ＡのＡｌ組成を０．３としているが、これに限られるものではない。
また、電子走行層１３Ａは、多少のＩｎＡｓを添加して、例えばｉ−ＩｎｘＧａ１−ｘＡｓ電子走行層；ｘ＝約０．１５〜約０．２５）のようなＩｎＧａＡｓ層としても良い。つまり、電子走行層１３Ａは、ＧａＡｓ又はＩｎＧａＡｓを含むものであれば良い。この場合、キャップ層２０Ａは、ＧａＡｓ層（ｎ型ＧａＡｓ層）、ＩｎＧａＡｓ層（ｎ型ＩｎＧａＡｓ層）、又は、ＩｎＧａＡｓ層とＧａＡｓ層とを積層したもの（ｎ型ＩｎＧａＡｓ層とｎ型ＧａＡｓ層とを積層したもの）とすれば良い。これをＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴという。
このように、ＡｌＧａＡｓを用いた電子供給層２３Ａの中にＡｌＳｂ層１５Ａ、１７Ａを設け、ＡｌＳｂ層１５Ａ、１７Ａに電子供給源となる不純物原子としてＴｅをδドーピングするようにしても良い。特に、ＡｌＧａＡｓ電子供給層２３Ａを薄膜化し、その中に極薄層のＡｌＳｂ層１５Ａ、１７Ａを設け、このＡｌＳｂ層１５Ａ、１７Ａに電子供給源となる不純物原子としてＴｅを高濃度δドーピングするようにしても良い。
この場合も、上述の実施形態の場合と同様に、ドーピングされるＴｅはＳｉよりも原子半径が大きいため、格子定数の小さいＡｌＧａＡｓ層（スペーサ層１４Ａやバリア層１８Ａ）やＧａＡｓ層又はＩｎＧａＡｓ層（チャネル層１３Ａ）の中では拡散係数が小さくなる。つまり、ＴｅはＳｉよりも大きく重いため、ＡｌＧａＡｓ層（スペーサ層１４Ａやバリア層１８Ａ）やＧａＡｓ層又はＩｎＧａＡｓ層（チャネル層１３Ａ）への拡散が小さくなる。そして、ＴｅがドーピングされるＡｌＳｂ層１５Ａ、１７Ａを、これよりも格子定数が小さいＡｌＧａＡｓ層１４Ａ、１８Ａの中に設けることで、ドーピングされたＴｅが、ＡｌＳｂ層１５Ａ、１７Ａ中に留まるようにし、（スペーサ層１４Ａやバリア層１８Ａ）やＧａＡｓ層又はＩｎＧａＡｓ層（チャネル層１３Ａ）へ拡散してしまうのを抑制することができる。このようにして、電子供給源となる不純物原子（ここではＴｅ）がＡｌＧａＡｓスペーサ層１４ＡやＧａＡｓチャネル層１３Ａへ拡散してしまうのを抑制することができる。この結果、イオン化不純物散乱による電子速度や電子移動度の低下を抑制することができる。なお、ＡｌＧａＡｓ、ＧａＡｓの格子定数は約０．５６５３ｎｍ程度であり、ＩｎＧａＡｓの格子定数は約０．５８６９ｎｍであり、ＡｌＳｂの格子定数は約０．６１３６ｎｍである。また、Ｔｅの原子半径は約０．１２３ｎｍであり、Ｓｉの原子半径は約０．１１１ｎｍである。また、Ｔｅのイオン半径は約０．１４０ｎｍであり、Ｓｉのイオン半径は約０．１１０ｎｍである。また、Ｔｅの共有結合半径は約０．１３５ｎｍであり、Ｓｉの共有結合半径は約０．１１１ｎｍである。このように、ＴｅはＳｉよりもイオン半径や共有結合半径も大きい。
また、ここでは、電子供給層２３Ａの上側部分及び下側部分（外側部分）にＡｌＧａＡｓを用い、上側部分及び下側部分で挟まれる中間部分（内側部分）にＡｌＳｂを用いて、この中間部分の伝導帯のエネルギーを高くしている。そして、この伝導帯のエネルギーの高い中間部分の厚さ方向中央位置に電子供給源となる不純物原子の面状ドーピング（δドーピング）を施すようにしている。これにより、図２０の伝導帯バンド構造に示すように、エネルギーが低くなるδドーピング部分の伝導帯ＥＣのエネルギーの底を高くすることができる。つまり、δドーピング部分及びその近傍の伝導帯ＥＣのエネルギーがフェルミエネルギーＥｆ以下に下がらないようにすることができる。この結果、δドーピング部分が電子を伝導するチャネルとなるパラレル電導現象（パラレルコンダクション）を抑制することが可能となり、パラレルコンダクションによる特性の劣化を抑制することができる。
なお、ＡｌＳｂ層１５Ａ、Ｔｅ−δドーピング層１６Ａ、ＡｌＳｂ層１７Ａを、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分（半導体層）ともいう。ここでは、第１部分は、Ｔｅがドーピングされたドーピング部（ここではＴｅが面状にドーピングされた面状ドーピング部）と、ドーピング部を挟み、Ｔｅがドーピングされていないアンドーピング部とを有することになる。また、ＡｌＧａＡｓスペーサ層１４Ａ及びＡｌＧａＡｓバリア層１８Ａは、ＡｌＳｂ層１５Ａ、１７Ａよりも格子定数が小さい。このため、ＡｌＧａＡｓスペーサ層１４Ａ及びＡｌＧａＡｓバリア層１８Ａを、第１部分よりも格子定数が小さい第２部分ともいう。ここでは、第２部分は、ＡｌＧａＡｓを含む。また、ＡｌＧａＡｓスペーサ層１４Ａ及びＡｌＧａＡｓバリア層１８Ａは、Ｓｂを含まない。このため、第２部分は、Ｓｂを含まない部分である。この場合、電子供給層２３Ａは、第１部分と、第１部分を挟む第２部分とを有し、第２部分が第１部分よりも格子定数が小さいものとなる。特に、ＡｌＧａＡｓスペーサ層１４Ａは、Ｔｅ−δドーピング層１６Ａを含むＡｌＳｂ層１５Ａ、１７Ａよりも電子走行層１３Ａの側に位置し、Ｔｅ−δドーピング層１６Ａを含むＡｌＳｂ層１５Ａ、１７Ａよりも格子定数が小さい。このため、電子供給層２３Ａは、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、第１部分よりも電子走行層の側に位置し、第１部分よりも格子定数が小さい第２部分とを備えることになる。そして、Ｔｅ−δドーピング層１６Ａを含むＡｌＳｂ層１５Ａ、１７Ａは、ＡｌＧａＡｓスペーサ層１４Ａ及びＡｌＧａＡｓバリア層１８Ａよりも伝導帯のエネルギーが高い。このため、第１部分は、第２部分よりも伝導帯のエネルギーが高い。また、電子供給層２３Ａは、電子走行層１３Ａの上側に接する上部電子供給層である。
また、ＡｌＧａＡｓスペーサ層１４Ａは、ＡｌＧａＡｓバリア層１８Ａと同様にバリア層としても機能する。このため、ＡｌＧａＡｓスペーサ層１４ＡをＡｌＧａＡｓバリア層ともいう。また、ＡｌＳｂ層１５Ａ、１７Ａは、ＡｌＧａＡｓバリア層１４Ａ、１８Ａの中に設けられ、ＡｌＧａＡｓバリア層１４Ａ、１８Ａと異なる半導体材料を含む半導体層（即ち、バリア層中の異なる種類の半導体層）であり、ＡｌＧａＡｓバリア層１４Ａ、１８Ａよりも伝導帯のエネルギーが高い。また、Ｔｅ−δドーピング層１６Ａは、電子供給源となる不純物原子としてＴｅがδドーピングされた部分であるため、Ｔｅが面状にドーピングされた面状ドーピング部（プレーナドーピング部）ともいう。また、Ｔｅ−δドーピング層１６Ａは、ＡｌＳｂ層にＴｅをδドーピングした部分であり、Ｔｅ−δドーピング層１６Ａを挟むＡｌＳｂ層１５Ａ、１７Ａは、アンドープのＡｌＳｂ層である。つまり、アンドープのＡｌＳｂ層１５Ａ、１７Ａの一部分（ここでは厚さ方向中央部分）にＴｅがδドーピングされて、Ｔｅ−δドーピング層１６Ａが形成されている。この場合、バリア層１４Ａ、１８Ａの中に設けられ、バリア層１４Ａ、１８Ａと異なる半導体材料を含む半導体層（ここではＡｌＳｂ層１５Ａ、１７Ａ）は、電子供給源となる不純物原子（ここではＴｅ）をδドーピングしたδドーピング部（面状ドーピング部）と、δドーピング部を挟み、電子供給源となる不純物原子（ここではＴｅ）がドーピングされていないアンドーピング部とを含むことになる。なお、ＡｌＧａＡｓバリア層１４Ａ、１８Ａは、アンドープのＡｌＧａＡｓバリア層であるため、電子供給源となる不純物原子（ここではＴｅ）はドーピングされていない。このため、電子供給層２３Ａは、バリア層１４Ａ、１８Ａと、バリア層１４Ａ、１８Ａの中にバリア層１４Ａ、１８Ａと異なる半導体材料を含む半導体層１５Ａ、１７Ａとを含み、この半導体層１５Ａ、１７Ａは、電子供給源となる不純物原子（ここではＴｅ）が面状にドーピングされた面状ドーピング部を含む。ここでは、この半導体層１５Ａ、１７Ａは、バリア層１４Ａ、１８Ａよりも伝導帯のエネルギーが高くなっている。
また、ここでは、ＴｅはＡｌＳｂ層中でｎ型ドーパントとして作用するため、Ｔｅをドーピングする半導体層（第１部分）をＡｌＳｂ層としているが、これに限られるものではない。つまり、Ｔｅは、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ及びこれらの混晶などのＳｂ系半導体材料中でｎ型ドーパントとして作用する。このため、Ｔｅをドーピングする半導体層は、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂ及びこれらの混晶などのＳｂ系半導体材料を含む半導体層であれば良い。このように、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂを含むものであれば良い。例えば、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族元素を含むもの（ＩＩＩ−Ｓｂ系半導体材料を含むもの）とするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、Ｓｂ及びＩＩＩ族半導体層（ＩＩＩ−Ｓｂ系半導体層）とするのが好ましい。また、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＩｎＳｂのいずれかを含むものとするのが好ましい。つまり、Ｔｅをドーピングする半導体層（第１部分）は、ＡｌＳｂ層、ＧａＳｂ層、ＡｌＧａＳｂ層、ＡｌＩｎＳｂ層、ＡｌＧａＩｎＳｂ層のいずれかであるのが好ましい。なお、これらは全て、バリア層１８Ａやスペーサ層１４Ａ（第２部分）に用いるＡｌＧａＡｓよりも格子定数は大きくなる。
したがって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ又はＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴに本発明を適用した場合にも、上述の実施形態の場合と同様に、イオン化不純物散乱による電子速度や電子移動度の低下を抑制できるという利点がある。
例えば、ＨＥＭＴの結晶成長条件である成長温度（約５００℃〜約５４０℃）におけるＳｉ、Ｔｅの拡散係数、不純物δドーピング後の結晶成長時間（約２〜３分）を用いて拡散長√Ｄｔ（Ｄ：拡散係数、ｔ：時間）を計算することで、ＡｌＧａＡｓ中でＳｉはかなり拡散するのに対し、Ｔｅはほとんど拡散しないことがわかる。
また、上述の実施形態及び各変形例では、上述のように構成される電子供給層を、電子走行層の上側に接する上部電子供給層（上部バリア層）に適用する場合を例に挙げて説明しているが、これに限られるものではない。
例えば、図２１に示すように、上述のように構成される電子供給層を、電子走行層１３の下側に接する下部電子供給層（下部バリア層）２３Ｙに適用するようにしても良い。つまり、半導体積層構造２２Ｙを、バッファ層１１、電子供給層（下部電子供給層；下部バリア層）２３Ｙ、電子走行層（チャネル層）１３、上部バリア層１８Ｙ、エッチング停止層１９、キャップ層２０を順に積層した構造にし、電子供給層２３Ｙを、ＩｎＡｌＡｓバリア層１２Ｙ、ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ＡｌＳｂ層１７、ＩｎＡｌＡｓスペーサ層１４を順に積層した構造にしても良い。このように、半導体装置を、基板の上方に少なくとも電子走行層及び電子走行層の下側に接する下部電子供給層を含む半導体積層構造を備えるものとし、下部電子供給層を、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、第１部分よりも電子走行層の側に位置し、第１部分よりも格子定数が小さい第２部分とを備えるものとしても良い。なお、図２１では、上述の実施形態（図１参照）の構成を変更したものを示しているが、上述の各変形例の構成を変更したものとして構成することもできる。これを第３変形例という。
また、例えば、図２２に示すように、上述のように構成される電子供給層を、電子走行層の上側に接する上部電子供給層（上部バリア層）及び電子走行層の下側に接する下部電子供給層（下部バリア層）に適用するようにしても良い。つまり、半導体積層構造２２Ｘを、バッファ層１１、電子供給層（下部電子供給層；下部バリア層）２３Ｙ、電子走行層（チャネル層）１３、電子供給層（上部電子供給層；上部バリア層）２３、エッチング停止層１９、キャップ層２０を順に積層した構造にし、下部電子供給層２３Ｙを、ＩｎＡｌＡｓバリア層１２Ｙ、ＡｌＳｂ層１５Ｙ、Ｔｅ−δドーピング層１６Ｙ、ＡｌＳｂ層１７Ｙ、ＩｎＡｌＡｓスペーサ層１４Ｙを順に積層した構造にし、上部電子供給層２３を、ＩｎＡｌＡｓスペーサ層１４、ＡｌＳｂ層１５、Ｔｅ−δドーピング層１６、ＡｌＳｂ層１７、ＩｎＡｌＡｓバリア層１８を順に積層した構造にしても良い。このように、半導体装置を、基板の上方に少なくとも電子走行層、電子走行層の上側に接する上部電子供給層及び電子走行層の下側に接する下部電子供給層を含む半導体積層構造を備えるものとし、上部電子供給層及び下部電子供給層を、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、第１部分よりも電子走行層の側に位置し、第１部分よりも格子定数が小さい第２部分とを備えるものとしても良い。この場合、上下の電子供給層にそれぞれＴｅ−δドーピングを行なうことで、全体で２重にＴｅ−δドーピングを行なうことになる。これを第４変形例という。
また、上述の実施形態では、電子供給層に備えられるＡｌＳｂ層（ＩＩＩ−Ｓｂ系半導体層）に１箇所だけＴｅ−δドーピング層を設けた場合を例に挙げて説明しているが、これに限られるものではなく、例えば２箇所以上設けても良い。例えば図２３に示すように、電子供給層（上部バリア層）２３Ｚに備えられるＡｌＳｂ層１５７（ＩＩＩ−Ｓｂ系半導体層）の２箇所にＴｅ−δドーピング層１６、１６Ｚを設けても良い。この場合、上部バリア層２３ＺにＴｅ−δドーピングを２重に行なうことになる。なお、第１〜第４変形例のものにおいて、電子供給層に備えられるＡｌＳｂ層（ＩＩＩ−Ｓｂ系半導体層）の２箇所以上にＴｅ−δドーピング層を設けても良い。このように、第１部分を、複数の面状ドーピング部を含むものとしても良い。これを第５変形例という。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、
前記電子供給層は、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、前記第１部分よりも前記電子走行層の側に位置し、前記第１部分よりも格子定数が小さい第２部分とを備えることを特徴とする半導体装置。
（付記２）
前記第１部分は、前記第２部分よりも伝導帯のエネルギーが高いことを特徴とする、付記１に記載の半導体装置。
（付記３）
前記電子供給層は、前記電子走行層の上側に接する上部電子供給層であることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記電子供給層は、前記電子走行層の下側に接する下部電子供給層であることを特徴とする、付記１又は２に記載の半導体装置。
（付記５）
前記電子供給層は、前記電子走行層の上側に接する上部電子供給層及び前記電子走行層の下側に接する下部電子供給層であることを特徴とする、付記１又は２に記載の半導体装置。
（付記６）
前記第１部分は、Ｔｅが面状にドーピングされた面状ドーピング部を含むことを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記第１部分は、複数の前記面状ドーピング部を含むことを特徴とする、付記６に記載の半導体装置。
（付記８）
前記第２部分は、Ｓｂを含まないことを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
前記電子走行層は、ＩｎＧａＡｓを含み、
前記第１部分は、Ｓｂ及びＩＩＩ族元素を含み、
前記第２部分は、ＩｎＡｌＡｓを含むことを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
（付記１０）
前記電子走行層は、ＩｎＧａＡｓを含み、
前記第１部分は、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＩｎＳｂのいずれかを含み、
前記第２部分は、ＩｎＡｌＡｓを含むことを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
（付記１１）
前記電子走行層は、ＧａＡｓ又はＩｎＧａＡｓを含み、
前記第１部分は、Ｓｂ及びＩＩＩ族元素を含み、
前記第２部分は、ＡｌＧａＡｓを含むことを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
（付記１２）
前記電子走行層は、ＧａＡｓ又はＩｎＧａＡｓを含み、
前記第１部分は、ＡｌＳｂ、ＧａＳｂ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＩｎＳｂのいずれかを含み、
前記第２部分は、ＡｌＧａＡｓを含むことを特徴とする、付記１〜８のいずれか１項に記載の半導体装置。
１０ 基板（ＩｎＰ基板）
１０Ａ 基板（ＧａＡｓ基板）
１１、１１Ａ バッファ層
１２ ＩｎＡｌＡｓ下部バリア層
１２Ａ ＡｌＧａＡｓ下部バリア層
１２Ｙ ＩｎＡｌＡｓバリア層
１３ ＩｎＧａＡｓ電子走行層
１３Ａ ＧａＡｓ電子走行層
１３Ｘ 電子走行層
１３ＸＡ ＩｎＧａＡｓ層
１３ＸＢ ＩｎＡｓ層
１３ＸＣ ＩｎＧａＡｓ層
１４ ＩｎＡｌＡｓスペーサ層
１４Ａ ＡｌＧａＡｓスペーサ層
１４Ｙ ＩｎＡｌＡｓスペーサ層
１５、１５Ａ、１５Ｙ ＡｌＳｂ層
１６、１６Ａ、１６Ｙ、１６Ｚ Ｔｅ―δドーピング層
１６Ｘ Ｓｉ―δドーピング層
１７、１７Ａ、１７Ｙ ＡｌＳｂ層
１５７ ＡｌＳｂ層
１８ ＩｎＡｌＡｓバリア層
１８Ａ ＡｌＧａＡｓバリア層
１８Ｙ ＩｎＡｌＡｓ上部バリア層
１９ ＩｎＰエッチング停止層
２０ ＩｎＧａＡｓキャップ層
２０Ａ ＧａＡｓキャップ層
２０Ｘ キャップ層
２０ＸＡ ＩｎＡｌＡｓ層
２０ＸＢ ＩｎＧａＡｓ層
２１ ＳｉＯ２膜
２２、２２Ａ、２２Ｘ、２２Ｙ 半導体積層構造
２３、２３Ａ、２３Ｘ、２３Ｙ、２３Ｚ 電子供給層
３１ ソース電極
３２ ドレイン電極
３３ ゲート電極
４１ レジスト膜（ＺＥＰ）
４２ レジスト膜（ＰＭＧＩ）
４３ レジスト膜（ＺＥＰ）

Claims (5)

  1. 基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、
    前記電子供給層は、Ｓｂを含み、少なくとも一部にＴｅがドーピングされている第１部分と、前記第１部分よりも前記電子走行層の側に位置し、前記第１部分よりも格子定数が小さく、かつ、前記基板に格子整合する第２部分とを備えることを特徴とする半導体装置。
  2. 前記第１部分は、前記第２部分よりも伝導帯のエネルギーが高いことを特徴とする、請求項１に記載の半導体装置。
  3. 前記第１部分は、Ｔｅが面状にドーピングされた面状ドーピング部を含むことを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記電子走行層は、ＩｎＧａＡｓを含み、
    前記第１部分は、Ｓｂ及びＩＩＩ族元素を含み、
    前記第２部分は、ＩｎＡｌＡｓを含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記電子走行層は、ＧａＡｓ又はＩｎＧａＡｓを含み、
    前記第１部分は、Ｓｂ及びＩＩＩ族元素を含み、
    前記第２部分は、ＡｌＧａＡｓを含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3843060A1 (de) * 1987-12-28 1989-07-06 Hitachi Ltd Elektronische drosselklappenregeleinrichtung fuer eine brennkraftmaschine

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6836064B2 (ja) * 2017-02-24 2021-02-24 富士通株式会社 赤外線検出器、撮像素子、及び撮像システム。
KR102132694B1 (ko) 2018-06-28 2020-07-10 정길 임팩트 해머를 이용한 안개소산장치
CN109950150B (zh) * 2019-03-07 2020-08-14 苏州汉骅半导体有限公司 半导体结构及其制造方法
CN111490453B (zh) * 2020-04-24 2021-08-31 中国科学院半导体研究所 含有分步掺杂下波导层的GaN基激光器及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2796113B2 (ja) 1989-03-20 1998-09-10 富士通株式会社 半導体装置
JP2822547B2 (ja) * 1990-03-06 1998-11-11 富士通株式会社 高電子移動度トランジスタ
JP3224437B2 (ja) * 1992-11-30 2001-10-29 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体装置
US5385864A (en) * 1993-05-28 1995-01-31 Matsushita Electric Industrial Co., Ltd. Method of fabricating semiconductor thin film and a Hall-effect device
JPH09129865A (ja) * 1995-11-06 1997-05-16 Mitsubishi Electric Corp 半導体装置
US5769964A (en) * 1996-08-29 1998-06-23 The United States Of America As Reprresented By The United States Department Of Energy Bulk single crystal ternary substrates for a thermophotovoltaic energy conversion system
JP4972896B2 (ja) 2005-09-14 2012-07-11 富士通株式会社 半導体装置
US7601980B2 (en) * 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
DE102010034886A1 (de) * 2010-08-19 2012-02-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Pseudosubstrat zur Verwendung bei der Herstellung von Halbleiterbauelementen und Verfahren zur Herstellung eines Pseudosubstrates
US8884265B2 (en) * 2013-03-13 2014-11-11 The United States Of America, As Represented By The Secretary Of The Navy Strained InGaAs quantum wells for complementary transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3843060A1 (de) * 1987-12-28 1989-07-06 Hitachi Ltd Elektronische drosselklappenregeleinrichtung fuer eine brennkraftmaschine

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