JP4972896B2 - 半導体装置 - Google Patents
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Description
本発明は、主として通信に用いられる超高速高周波デバイスとして知られる高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）における構成材料及び構造を改良して更なる高速化を実現する半導体装置に関する。
一般に、ミリ波（３０〜３００ＧＨｚ）領域やサブミリ波（３００ＧＨｚ〜３ＴＨｚ）領域で動作可能なトランジスタとしてＩｎＰ系ＨＥＭＴが知られている。ＩｎＰ系ＨＥＭＴのチャネル材料としては、ＩｎＰ基板に格子整合するＩｎ0.53Ｇａ0.47Ａｓが主に用いられてきた。また、キャリア電子の有効質量を軽くして更に高速化する為、ＩｎＡｓ組成を７０％程度にまで高めたＩｎ0.7 Ｇａ0.3 Ａｓ材料も用いられている。
これ等ＩｎＰ系ＨＥＭＴに於いては、高速化の目安である遮断周波数ｆT が５６２ＧＨｚまで高められている。然しながら、ＨＥＭＴをより一層高速化するためには、チャネル材料として電子の有効質量が小さいＩｎＡｓにすることが一つの手段である。
ところで、電子の有効質量は、Ｉｎ0.53Ｇａ0.47Ａｓでは０．０４３ｍe 、Ｉｎ0.7 Ｇａ0.3 Ａｓでは０．０３６ｍe 、ＩｎＡｓでは０．０２２ｍe （ｍe は電子の静止質量）であり、ＩｎＡｓチャネルにすることにより電子速度が一層高まるので、テラヘルツ動作の可能性もある。
ＩｎＡｓチャネルの場合には、電子を閉じ込める為のバリア層としてＡｌＳｂ（ないしはＡｌＧａＳｂ）を用いることが多い。これは、ＩｎＡｓとＡｌＳｂ（ないしはＡｌＧａＳｂ）との格子定数が比較的近いためである。更にＡｌＳｂ／ＩｎＡｓヘテロ接合においては伝導帯のバンド不連続が約１．３ｅＶであり、ＩｎＡｓ層中の電子濃度を高くすることも可能であって、１×１０13ｃｍ-2程度も容易である。
図１１は従来のＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを表す要部切断側面図である（例えば、非特許文献１を参照。）。
図に於いて、１１０は半絶縁性ＧａＡｓ基板、１１１はＡｌＳｂからなるバリア層を兼ねたバッファ層、１１２はＩｎＡｓチャネル層、１１３はＡｌＳｂスペーサー層、１１４はＴｅ−δドーピング層、１１５はＡｌＳｂバリア層、１１６はＩｎＡｌＡｓからなる対ホールバリア層、１２１はソース電極、１２２はドレイン電極、１２３はゲート電極をそれぞれ示している。
通常、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴはＩｎＰ系ＨＥＭＴを凌駕できる超高速トランジスタとなる可能性が大きいのであるが、ＡｌＳｂとＩｎＡｓの格子定数は近いとは言っても０．６１３６ｎｍと０．６０５８ｎｍであって１．２９％の差がある。この差は、これまでに最高速を示したＩｎ0.7 Ｇａ0.3 Ａｓ／Ｉｎ0.52Ａｌ0.48Ａｓ／ＩｎＰ材料の場合に於ける１．１６％という差を越えた差になっている。
従ってＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴにおいては、ＩｎＡｓチャネル層中の格子不整合に伴う転位がＩｎＰ系ＨＥＭＴ以上に存在し、高速化に対して妨げとなっている。
この場合、バリア層をＡｌＳｂよりも格子定数がＩｎＡｓに近いＡｌＧａＳｂにするのも一つの方法である（ＧａＳｂの格子定数は０．６０９５ｎｍ）。然しながらＧａＳｂは導電性であるから、バリア層として用いる場合にはＧａＳｂの組成をあまり大きくすることはできない。また、バリア層をＡｌＳｂからＡｌＡｓＳｂにして格子定数を一致させるのも一つの方法ではあるが、Ｖ族元素の混晶組成をきちんと制御するのには精密な技術が要求される。
Ｊ．Ｂｅｒｇｍａｎ，Ｇ．Ｎａｇｙ，Ｇ．Ｓｕｌｌｉｖａｎ，Ｂ．Ｂｒａｒ，Ｃ．Ｋａｄｏｗ，Ｈ．−Ｋ．Ｌｉｎ，Ａ．Ｇｏｓｓａｒｄ ａｎｄ Ｍ．Ｒｏｄｗｅｌｌ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｄｉｕｍ Ｐｈｏｓｐｈｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ（ＩＰＲＭ '０３）（Ｓａｎｔａ Ｂａｒｂａｒａ，ＵＳＡ），Ｍａｙ １２−１６，２００３，ｐｐ．２１９−２２２．
Ｊ．Ｂｅｒｇｍａｎ，Ｇ．Ｎａｇｙ，Ｇ．Ｓｕｌｌｉｖａｎ，Ｂ．Ｂｒａｒ，Ｃ．Ｋａｄｏｗ，Ｈ．−Ｋ．Ｌｉｎ，Ａ．Ｇｏｓｓａｒｄ ａｎｄ Ｍ．Ｒｏｄｗｅｌｌ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｄｉｕｍ Ｐｈｏｓｐｈｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ（ＩＰＲＭ '０３）（Ｓａｎｔａ Ｂａｒｂａｒａ，ＵＳＡ），Ｍａｙ １２−１６，２００３，ｐｐ．２１９−２２２．
本発明では、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを構成する半導体層中にＩｎＧａＡｓ歪み吸収層を介挿する旨の簡単な改変を加えることで、通常ならばＩｎＡｓチャネル層に発生する転位をＩｎＧａＡｓ歪み吸収層で発生するようにして、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴの高速化を妨げている要因を解消しようとする。
本発明に依る半導体装置では、半導体基板上にＡｌ（Ｇａ）Ｓｂバッファ層、ＩｎＡｓチャネル層、Ａｌ（Ｇａ）Ｓｂバリア層からなるヘテロ構造半導体層を形成し、且つ、ソース電極、ドレイン電極、ゲート電極を形成してなるＡｌ（Ｇａ）Ｓｂ／ＩｎＡｓ系ＨＥＭＴに於いて、前記Ａｌ（Ｇａ）Ｓｂバッファ層及び前記Ａｌ（Ｇａ）Ｓｂバリア層中にＩｎＧａＡｓ歪み吸収層が設けられてなることを基本とする。
前記手段を採ることに依り、図１１について説明した従来のＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴではＩｎＡｓチャネル層中に発生していた転位を本発明のＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴではＩｎＧａＡｓ歪み吸収層中に発生し易くすることができ、ＩｎＡｓチャネル層に於けるキャリアの走行を妨げる要因がなくなり、この種のＨＥＭＴを更に高速化することが可能となる。また、Ａｌ（Ｇａ）Ｓｂ層に対してＩｎＧａＡｓ層から圧縮歪みが加えられるので、Ａｌ（Ｇａ）ＳｂとＩｎＡｓとの間の歪みも小さくなる。更にまた、チャネル層とバリア層は単一半導体で形成できるので、混晶組成を精密に制御するような技術を用いる必要がない。
本発明に依れば、これまでの結晶成長技術からそれほど外れることなく、高品質なＩｎＡｓチャネル層が得られる半導体層の積層構造を実現することができる。
図１は本発明に於ける基本的なＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを表す要部切断側面図である。図に於いて、１０は半絶縁性ＧａＡｓ基板、１１はＡｌＳｂからなるバリア層を兼ねたバッファ層、１２はＩｎＧａＡｓ歪み吸収層、１３はＡｌＳｂバリア層、１４はＩｎＡｓチャネル層、１５はＡｌＳｂからなるスペーサー層を兼ねたバリア層、１６はＴｅ−δドーピング層、１７はＡｌＳｂバリア層、１８はＩｎＧａＡｓ歪み吸収層、１９はＡｌＳｂバリア層、２０はＩｎＡｌＡｓからなる対ホールバリア層、２１はソース電極、２２はドレイン電極、２３はゲート電極をそれぞれ示している。
図１に見られるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴの構造に於いては、ＩｎＡｓチャネル層１４の上下に形成されたＡｌＳｂバリア層１３及びＡｌＳｂバッファ層１１中、そして、ＡｌＳｂからなるスペーサー層を兼ねたバリア層１５及びＡｌＳｂバリア層１７及びＡｌＳｂバリア層１９中にＩｎＧａＡｓ歪み吸収層１２、ＩｎＧａＡｓ歪み吸収層１８が介挿されている。
図２はＨＥＭＴ中の各半導体層に生成される応力について模式的に説明する図であり、（Ａ）は本発明の場合、（Ｂ）は従来技術に依る場合をそれぞれ示している。
ここで用いられている３種類の半導体材料、即ち、ＡｌＳｂ、ＩｎＡｓ、ＩｎＧａＡｓの格子定数を見ると、ＡｌＳｂ（０．６１３６ｎｍ）＞ＩｎＡｓ（０．６０５８ｎｍ）＞ＩｎＧａＡｓ（＜０．６０５８ｎｍ）である。
図１１について説明した従来技術に依るＨＥＭＴの場合、格子定数の大きいＡｌＳｂ層には圧縮応力が、格子定数の小さいＩｎＡｓ層には引張り応力が働くことになる。これに対し、図１の本発明に依るＨＥＭＴの場合、ＩｎＧａＡｓ歪み吸収層によってＡｌＳｂ層は圧縮応力を受ける。ここで、ＡｌＳｂ層が受ける圧縮応力は、ＩｎＡｓ層によって引き起こされる圧縮応力よりも大きい。その為、ＡｌＳｂ層によって引き起こされる歪みはＩｎＡｓ層よりもむしろ格子定数の小さいＩｎＧａＡｓ歪み吸収層で緩和される。従って、図１１の従来技術に依るＨＥＭＴでＩｎＡｓチャネル層中に発生していた転位は、本発明に依るＨＥＭＴに於いてはＩｎＧａＡｓ歪み吸収層中で発生し易くなる。
また、ＩｎＧａＡｓ歪み吸収層によってＡｌＳｂ層に圧縮歪みが加わるので、ＡｌＳｂ層の実効的な格子定数はＡｌＳｂバルクよりも小さくなり、ＩｎＡｓ層との格子不整合を従来技術に依るＨＥＭＴに比較して小さくすることができる。
尚、ＡｌＳｂ／ＩｎＧａＡｓ／ＡｌＳｂ量子井戸構造中には電子が蓄積される可能性を危惧されるが、例えばＩｎＧａＡｓの組成をＩｎ0.8 Ｇａ0.2 Ａｓ（格子定数：０．５９７７ｎｍ）とするなど、ある程度ＧａＡｓ組成を高くし且つ井戸幅であるＩｎＧａＡｓ歪み吸収層を例えば５ｎｍと薄膜化することにより、ＡｌＳｂ／ＩｎＡｓ／ＡｌＳｂ量子井戸構造よりは量子井戸中のエネルギー準位を高くし、ＩｎＧａＡｓ層中に電子が入り込むのを防ぐことができる。
上記説明は、バリア層としてＡｌＳｂを用いた場合についてであるが、これをＡｌＧａＳｂに代替しても格子定数がやや小さくなるだけで全く同じ説明をすることができる。
図３乃至図９は図１を用いて説明したＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを作製する工程を説明する為の工程要所に於けるＨＥＭＴを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
図３参照
（１）
例えば、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依り、半絶縁性ＧａＡｓ基板１０上に厚さ２μｍのアンドープＡｌＳｂバリア層兼バッファ層１１、厚さ５ｎｍのアンドープＩｎ0.8 Ｇａ0.2 Ａｓ歪み吸収層１２、厚さ５ｎｍのアンドープＡｌＳｂバリア層１３、厚さ１５ｎｍのアンドープＩｎＡｓチャネル層１４、厚さ３ｎｍのアンドープＡｌＳｂスペーサー層兼バリア層１５、Ｔｅ―δドーピング層１６、厚さ２ｎｍのアンドープＡｌＳｂバリア層１７、厚さ５ｎｍのアンドープＩｎ0.8 Ｇａ0.2 Ａｓ歪み吸収層１８、厚さ５ｎｍのアンドープＡｌＳｂバリア層１９、厚さ５ｎｍのアンドープＩｎ0.5 Ａｌ0.5 Ａｓ対ホールバリア層２０を形成する。この場合、Ｔｅのδドーピング量としては、５×１０12ｃｍ 程度とする。
（１）
例えば、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依り、半絶縁性ＧａＡｓ基板１０上に厚さ２μｍのアンドープＡｌＳｂバリア層兼バッファ層１１、厚さ５ｎｍのアンドープＩｎ0.8 Ｇａ0.2 Ａｓ歪み吸収層１２、厚さ５ｎｍのアンドープＡｌＳｂバリア層１３、厚さ１５ｎｍのアンドープＩｎＡｓチャネル層１４、厚さ３ｎｍのアンドープＡｌＳｂスペーサー層兼バリア層１５、Ｔｅ―δドーピング層１６、厚さ２ｎｍのアンドープＡｌＳｂバリア層１７、厚さ５ｎｍのアンドープＩｎ0.8 Ｇａ0.2 Ａｓ歪み吸収層１８、厚さ５ｎｍのアンドープＡｌＳｂバリア層１９、厚さ５ｎｍのアンドープＩｎ0.5 Ａｌ0.5 Ａｓ対ホールバリア層２０を形成する。この場合、Ｔｅのδドーピング量としては、５×１０12ｃｍ 程度とする。
図４参照
（２）
通常の技法を適用することに依って素子分離を形成した後、Ｐｄ／Ｐｔ／Ａｕを堆積してパターン化及びアニールを行ってソース電極２１及びドレイン電極２２を形成する。
（２）
通常の技法を適用することに依って素子分離を形成した後、Ｐｄ／Ｐｔ／Ａｕを堆積してパターン化及びアニールを行ってソース電極２１及びドレイン電極２２を形成する。
図５参照
（３）
ゲート電極を形成するのに必要な３層のレジスト膜、即ち、ＺＥＰレジスト膜３１、ＰＭＧＩ（ｐｏｌｙｄｉｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ）レジスト膜３２、ＺＥＰレジスト膜３３を塗布形成する。尚、ＺＥＰレジストは日本ゼオン製である。
（３）
ゲート電極を形成するのに必要な３層のレジスト膜、即ち、ＺＥＰレジスト膜３１、ＰＭＧＩ（ｐｏｌｙｄｉｍｅｔｈｙｌｇｌｕｔａｒｉｍｉｄｅ）レジスト膜３２、ＺＥＰレジスト膜３３を塗布形成する。尚、ＺＥＰレジストは日本ゼオン製である。
図６参照
（４）
電子ビーム露光法を適用することに依り、ＺＥＰレジスト膜３３及びＰＭＧＩレジスト膜３２にゲート電極を形成するのに必要な開口を形成する。ＺＥＰレジスト膜３３に形成する開口の大きさはＴ型ゲート電極に於けるＴ型部分の大きさに対応し、ＰＭＧＩレジスト膜３２に形成する開口の大きさはＴ型ゲート電極のＴ型部分を受容するのに充分な大きさとする。因に、Ｔ型ゲート電極を形成した場合、Ｔ型部分の表面側はＺＥＰレジスト膜３３で規定された寸法になるが、下方では若干広がった形状になることが知られている。
（４）
電子ビーム露光法を適用することに依り、ＺＥＰレジスト膜３３及びＰＭＧＩレジスト膜３２にゲート電極を形成するのに必要な開口を形成する。ＺＥＰレジスト膜３３に形成する開口の大きさはＴ型ゲート電極に於けるＴ型部分の大きさに対応し、ＰＭＧＩレジスト膜３２に形成する開口の大きさはＴ型ゲート電極のＴ型部分を受容するのに充分な大きさとする。因に、Ｔ型ゲート電極を形成した場合、Ｔ型部分の表面側はＺＥＰレジスト膜３３で規定された寸法になるが、下方では若干広がった形状になることが知られている。
図７参照
（５）
同じく電子ビーム露光法を適用することに依り、ＺＥＰレジスト膜３１にゲート電極を形成するのに必要な開口を形成する。ここで形成する開口は、ゲート電極のゲート長及びゲート幅に則した大きさにすることは云うまでもない。
（５）
同じく電子ビーム露光法を適用することに依り、ＺＥＰレジスト膜３１にゲート電極を形成するのに必要な開口を形成する。ここで形成する開口は、ゲート電極のゲート長及びゲート幅に則した大きさにすることは云うまでもない。
図８及び図９参照
（６）
蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕを蒸着してゲート電極金属膜とし、次いで、３層レジスト膜を溶解剥離するリフトオフ法を適用することに依り、ゲート電極金属膜のパターン化を行ってゲート電極２３を形成する。尚、図８に見られる状態では、ＺＥＰレジスト膜３３上にゲート電極金属膜が存在しているのであるが省略してある。
（６）
蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕを蒸着してゲート電極金属膜とし、次いで、３層レジスト膜を溶解剥離するリフトオフ法を適用することに依り、ゲート電極金属膜のパターン化を行ってゲート電極２３を形成する。尚、図８に見られる状態では、ＺＥＰレジスト膜３３上にゲート電極金属膜が存在しているのであるが省略してある。
前記説明した工程を経ることで、図１に見られるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを作製できるのであるが、この実施例においては、ドーパントとしてＴｅを用いている。このドーパントをより汎用的なＳｉとする為には、ＩｎＧａＡｓ歪み吸収層中にＳｉのδドーピングを施すと良い。
図１０はドーパントとしてＳｉを用いたＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴを表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
図１０に見られるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴが図１に見られるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴと相違するところは、ＩｎＡｓチャネル層１４の上側に在るＩｎＧａＡｓ歪み吸収層１８にＳｉ−δドーピング層１６Ａが形成されていることである。尚、ＳｉはＡｌＳｂ層中ではドーパントとして不活性であって２次元電子を生成しないのでＩｎＧａＡｓ層中に導入する。
図１及び図１０に見られるＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴでは、ＩｎＡｓチャネル層の上側にのみドーピングをしているが、ＩｎＡｓチャネル層の下側にのみドーピングした場合には、いわゆる逆ＨＥＭＴ構造のＨＥＭＴとなり、そして、ＩｎＡｓチャネル層の上側と下側の両方にドーピングした場合には、いわゆるダブルドーピング構造のＨＥＭＴとなる。
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
（付記１）
半導体基板上にＡｌ（Ｇａ）Ｓｂバッファ層、ＩｎＡｓチャネル層、Ａｌ（Ｇａ）Ｓｂバリア層からなるヘテロ構造半導体層を形成し、且つ、ソース電極、ドレイン電極、ゲート電極を形成してなるＡｌ（Ｇａ）Ｓｂ／ＩｎＡｓ系ＨＥＭＴに於いて、
前記Ａｌ（Ｇａ）Ｓｂバッファ層及び前記Ａｌ（Ｇａ）Ｓｂバリア層中にＩｎＧａＡｓ歪み吸収層が設けられてなること
を特徴とする半導体装置。
半導体基板上にＡｌ（Ｇａ）Ｓｂバッファ層、ＩｎＡｓチャネル層、Ａｌ（Ｇａ）Ｓｂバリア層からなるヘテロ構造半導体層を形成し、且つ、ソース電極、ドレイン電極、ゲート電極を形成してなるＡｌ（Ｇａ）Ｓｂ／ＩｎＡｓ系ＨＥＭＴに於いて、
前記Ａｌ（Ｇａ）Ｓｂバッファ層及び前記Ａｌ（Ｇａ）Ｓｂバリア層中にＩｎＧａＡｓ歪み吸収層が設けられてなること
を特徴とする半導体装置。
（付記２）
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
（付記３）
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバッファ層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバッファ層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
（付記４）
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側、及び、ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバッファ層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側の両方にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側、及び、ＩｎＧａＡｓ歪み吸収層が設けられたＡｌ（Ｇａ）Ｓｂバッファ層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりもＩｎＡｓチャネル層に近い側の両方にドーパントとしてＴｅがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
（付記５）
Ａｌ（Ｇａ）Ｓｂバリア層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
Ａｌ（Ｇａ）Ｓｂバリア層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
（付記６）
Ａｌ（Ｇａ）Ｓｂバッファ層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
Ａｌ（Ｇａ）Ｓｂバッファ層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
（付記７）
Ａｌ（Ｇａ）Ｓｂバリア層中に設けられたＩｎＧａＡｓ歪み吸収層中及びＡｌ（Ｇａ）Ｓｂバッファ層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
Ａｌ（Ｇａ）Ｓｂバリア層中に設けられたＩｎＧａＡｓ歪み吸収層中及びＡｌ（Ｇａ）Ｓｂバッファ層中に設けられたＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする（付記１）記載の半導体装置。
１０ 半絶縁性ＧａＡｓ基板
１１ ＡｌＳｂからなるバリア層を兼ねたバッファ層
１２ ＩｎＧａＡｓ歪み吸収層
１３ ＡｌＳｂバリア層
１４ ＩｎＡｓチャネル層
１５ ＡｌＳｂスペーサーを兼ねたバリア層
１６ Ｔｅ―δドーピング層
１６Ａ Ｓｉ―δドーピング層
１７ ＡｌＳｂバリア層
１８ ＩｎＧａＡｓ歪み吸収層
１９ ＡｌＳｂバリア層
２０ ＩｎＡｌＡｓ対ホールバリア層
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
３１ レジスト膜（ＺＥＰ）
３２ レジスト膜（ＰＭＧＩ）
３３ レジスト膜（ＺＥＰ）
１１０ 半絶縁性ＧａＡｓ基板
１１１ ＡｌＳｂバリア層兼バッファ層
１１２ ＩｎＡｓチャネル層
１１３ ＡｌＳｂスペーサー層
１１４ Ｔｅ―δドーピング層
１１５ ＡｌＳｂバリア層
１１６ ＩｎＡｌＡｓ対ホールバリア層
１２１ ソース電極
１２２ ドレイン電極
１２３ ゲート電極
１１ ＡｌＳｂからなるバリア層を兼ねたバッファ層
１２ ＩｎＧａＡｓ歪み吸収層
１３ ＡｌＳｂバリア層
１４ ＩｎＡｓチャネル層
１５ ＡｌＳｂスペーサーを兼ねたバリア層
１６ Ｔｅ―δドーピング層
１６Ａ Ｓｉ―δドーピング層
１７ ＡｌＳｂバリア層
１８ ＩｎＧａＡｓ歪み吸収層
１９ ＡｌＳｂバリア層
２０ ＩｎＡｌＡｓ対ホールバリア層
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
３１ レジスト膜（ＺＥＰ）
３２ レジスト膜（ＰＭＧＩ）
３３ レジスト膜（ＺＥＰ）
１１０ 半絶縁性ＧａＡｓ基板
１１１ ＡｌＳｂバリア層兼バッファ層
１１２ ＩｎＡｓチャネル層
１１３ ＡｌＳｂスペーサー層
１１４ Ｔｅ―δドーピング層
１１５ ＡｌＳｂバリア層
１１６ ＩｎＡｌＡｓ対ホールバリア層
１２１ ソース電極
１２２ ドレイン電極
１２３ ゲート電極
Claims (5)
- 半導体基板上にＡｌＳｂ又はＡｌＧａＳｂからなるバッファ層、ＩｎＡｓチャネル層、ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層からなるヘテロ構造半導体層を形成し、且つ、ソース電極、ドレイン電極、ゲート電極を形成してなるＡｌＳｂ又はＡｌＧａＳｂ／ＩｎＡｓ系ＨＥＭＴに於いて、
前記ＡｌＳｂ又はＡｌＧａＳｂからなるバッファ層及び前記ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層中にＩｎＧａＡｓ歪み吸収層が設けられてなること
を特徴とする半導体装置。 - 前記ＩｎＧａＡｓ歪み吸収層が設けられた前記ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりも前記ＩｎＡｓチャネル層に近い側にドーパントとしてＴｅがドーピングされてなること
を特徴とする請求項１記載の半導体装置。 - 前記ＩｎＧａＡｓ歪み吸収層が設けられた前記ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりも前記ＩｎＡｓチャネル層に近い側、及び、前記ＩｎＧａＡｓ歪み吸収層が設けられた前記ＡｌＳｂ又はＡｌＧａＳｂからなるバッファ層中に於いて、前記ＩｎＧａＡｓ歪み吸収層よりも前記ＩｎＡｓチャネル層に近い側の両方にドーパントとしてＴｅがドーピングされてなること
を特徴とする請求項１記載の半導体装置。 - 前記ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層中に設けられた前記ＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする請求項１記載の半導体装置。 - 前記ＡｌＳｂ又はＡｌＧａＳｂからなるバリア層中に設けられた前記ＩｎＧａＡｓ歪み吸収層中及び前記ＡｌＳｂ又はＡｌＧａＳｂからなるバッファ層中に設けられた前記ＩｎＧａＡｓ歪み吸収層中にドーパントとしてＳｉがドーピングされてなること
を特徴とする請求項１記載の半導体装置。
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