CN109950150B - 半导体结构及其制造方法 - Google Patents
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Abstract
本申请提出一种半导体结构及其制造方法，包括：衬底，位于所述衬底上的缓冲层和位于缓冲层的势垒层；所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物；所述势垒层多个组合层，每个所述组合包括多个子层。申请所提出的半导体结构及其制造方法，通过对势垒层内进行掺杂以及组份调制，可以显著减少栅极漏电流和实现RF色散最小化。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体结构及其制造方法。
背景技术
作为第三代半导体材料的代表，氮化镓(氮化镓)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
实现HEMT器件的高性能射频(RF)性能的关键因素之一是最小化RF色散。RF色散表现为最大通道电流、最高截止频率、拐点电压等电学参数在直流与射频两种工作状态之间的差异。有证据表明，色散与表面态电荷密切相关。虽然使用SiNx薄膜进行表面钝化可以部分的缓解该问题，但是SiNx钝化效应对表面和SiNx沉积条件都非常敏感，因此该方法的可再现性和可重复性较差。另外，一旦势垒层厚度减小(对于更高频率的应用)，使得2DEG中的电子更接近表面，RF色散问题变得更加严重。因此，SiNx钝化层方案不再适用于RF色散问题的解决。本发明采用组合式势垒层来消除RF色散问题，并且减少栅极漏电流。该组合式势垒层包含多个周期性重复的子层，各个子层有周期性的n型掺杂以及III族元素组分分布。而且n型掺杂浓度与III族元素的组分在上述周期性分布的基础上也可以有一定的宏观上的梯度分布。
发明内容
本申请提出一种半导体结构，包括：
衬底，位于所述衬底上的缓冲层和位于缓冲层的势垒层；
所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物；
所述势垒层包括多个组合层，每个所述组合层包括多个子层。
在一个实施例中,所述组合层的另一III族元素的组份和n型掺杂水平从所述势垒层的底部到顶部逐渐减小；
或者是，所述组合层的另一III族元素的组份和n型掺杂水平从所述势垒层的底部到顶部逐渐增大。
在一个实施例中,每个所述组合层的所述另一Ⅲ族元素组份和n型掺杂水平相同。
在一个实施例中，在一个组合层内，所述另一Ⅲ族元素组份越高的子层，n型掺杂水平越低。
在一个实施例中,所述子层的厚度范围为0.1nm至50nm。
在一个实施例中,所述另一III族元素为Al或者In或者Al与In的组合。
在一个实施例中,所述n型掺杂水平为1×1014cm-3至1×1021cm-3，n型掺杂剂为Si或者Ge或者Si与Ge的组合。
相应的，本申请还提出一种半导体结构制造方法，包括：
在衬底上形成缓冲层，在所述缓冲层上形成势垒层；
所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物；
所述势垒层包括多个组合层，每个所述组合层包括多个子层。
在一个实施例中，调整n型掺杂水平，使一个组合层内至少具有两种不同掺杂水平的子层。
在一个实施例中，调整另一Ⅲ族元素的组份，使一个组合层内至少具有两种不同另一Ⅲ族元素组份的子层。
本申请所提出的半导体结构及其制造方法，通过对势垒层内进行掺杂以及组份调制，可以显著减少栅极漏电流和实现RF色散最小化。
附图说明
图1为一个实施例的势垒层结构图；
图2为一种形成所述势垒层的Al元素和掺杂剂流量图；
图3为一个实施例所提出的半导体结构的能带与电子浓度图；
图4为一个实施例的势垒层结构图；
图5为一种形成所述势垒层的Al元素和掺杂剂流量图；
图6为一个实施例所提出的半导体结构的能带与电子浓度图。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体结构及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明中，在“形成在另一层上的层”中，可以意味着在另一层上方形成层，但不一定层与另一层直接物理或电接触(例如，可以存在一个或多个其他层在两层之间)。然而，在一些实施例中，“在......上形成”可以表示层与另一层的顶面的至少一部分直接物理接触。
本申请提出一种半导体结构，包括：衬底，所述衬底材料包括但不限于蓝宝石、碳化硅、硅、金刚石、砷化镓、氮化镓和氮化铝等材料。所述衬底的厚度为50到1000微米。所述衬底上可以形成有缓冲层，所述缓冲层的厚度为50到10000纳米。所述缓冲层上可以形成势垒层，所述势垒层的厚度为3到100纳米。所述缓冲层与所述势垒层相接触的节目形成有二维电子气(2DEG)，所述二维电子提供器件导电沟道。所述势垒层材料可以是但不限于AlGaN，AlInN，AlGaInN等。缓冲层材料可以是但不限于GaN，InGaN，AlGaN，AlGaInN等。缓冲层材料也可以是多层的组合，例如AlN/GaN。所述势垒层材料的能带间隙需要大于所述缓冲层材料。
在一个实施例中，所述势垒层结构如图1所示，所述势垒层由Ga、N以及另外的Ⅲ族(本实施例为Al)元素组成，所述势垒层包括3个相同的组合层10，每个组合层10包括2个子层，分别称之为第一子层和第二子层。所述第一子层和第二子层的Al元素组份分别为25％和20％。具有20％Al组分的第二子层掺杂有2×1019cm-3浓度的Si，具有25％Al组分的第二子层掺杂有2×1015cm-3浓度的Si。所述第一子层和第二子层的厚度分别在一个组合层内为4nm和1nm，总AlGaN势垒层厚度为19nm。在一个组合层内，Al组份较高的子层掺杂水平较低。所述势垒层顶部子层11可以是未掺杂的，也可是掺杂的，其厚度为4nm。
图1所述的势垒层可以通过调节如图2所示的n型掺杂水平和Al组分形成。将Si掺杂引入具有相对较低Al组分的子层，以实现合理的电子浓度，这是由于较低Al组分的掺杂具有相对较低的电离水平，可以在较低的Si掺杂浓度的情况下实现相对较高的电子浓度。一个组合层内两个子层的厚度分别为t1和t2。所述t1对应第一子层，所述t2对应第二子层。t1子层内的Al组份和n型掺杂水平分别为C1和B1，而t2层的Al组份和N型掺杂水平分别为C2和B2。其中C1高于或等于C2，B1低于或等于B2，t1和t2的厚度值均在0.1nm至50nm的范围内，B1和B2掺杂水平均在1×1014cm-3至1×1021cm-3的范围内。一个组合层由一个t1层和一个t2层组成。势垒层内的总组合层数通常在1到50的范围内。每个组合层可以具有相同的Al组成和掺杂水平的组合。n型掺杂剂包括Si(使用SiH4或Si2H6气体)或Ge(Germane)，或使用Si和Ge的共掺杂。优选地，n型掺杂不施加到顶部AlGaN子层，该顶部AlGaN子层与栅极金属直接接触以具有低栅极漏电流。另外，通过交替Al组分和n型掺杂水平，在势垒层内形成了了具有交替的较高和较低电阻率值的子层,这有利于减小垂直方向上的栅极漏电流，其中具有较高Al组分且没有n型掺杂的子层可以作为有效的栅极泄漏阻挡层。另一方面，在势垒层内组合层性分布的n型掺杂和Al组分为表面陷阱电荷产生多个屏蔽屏障，从而有效地消除RF色散。可选地，可以在势垒层的顶部沉积氮化物覆盖层(诸如GaN)，以改善源极和漏极接触电阻。
图3显示了图1中描述的结构的能带以及电子浓度图，其中，横坐标表示位置(原点位置表示势垒层顶面)，一个纵坐标表示能级(ev)，另一个纵坐标表示单位体积(cm3)内电子浓度。曲线1表示费米能级，曲线2表示材料的导带，曲线3表示电子浓度，只有当材料的导带小于费米能级时，其分布在该位置的电子才能形成二维电子气，该位置即是导电沟道所在位置，因此，从图中可以看出，沟道电子浓度在1×1019cm-3左右，则所述结构具有约1×1013cm-2的2DEG浓度，其与具有19nm厚的Al0.25Ga0.75N势垒层的类似结构的2DEG浓度(9×1012cm-2)相当。并且，超过99％的电子浓度分布在GaN沟道内，而AlGaN势垒层内的电子浓度接近2×1015cm-3，与沟道内的电子浓度相比，可忽略不计。
在另一实施例中，所述势垒层结构如图4所示，所述势垒层由Ga、N以及另外的Ⅲ族元素(本实施例为Al)组成，所述势垒层包括3个组合层，每个组合层包括两个子层，其中第一组合层41包括第一子层和第二子层，第二组合层42包括第三子层和第四子层，第三组合层43包括第五子层和第六子层。所述第一子层的Al组份为25％，n型掺杂水平为2×1015cm-3，厚度为4nm；所述第二子层的Al组份为21％，n型掺杂水平为3×1019cm-3，厚度为1nm；所述第三子层的Al组份为23％，n型掺杂水平为2×1015cm-3，厚度为4nm；所述第四子层的Al组份为19％，n型掺杂水平为2×1015cm-3，厚度为1nm；所述第五子层的Al组份为21％，n型掺杂水平为2×1015cm-3，厚度为4nm；所述第六子层的Al组份为17％，n型掺杂水平为1×1019cm-3，厚度为1nm。在一个组合层内，Al组份较高的子层掺杂水平较低。在不同组合层内，从所述势垒层的底部到顶部，其Al组份逐渐降低，掺杂浓度也逐渐降低。所述势垒层还包括顶部子层44，优选是未掺杂的，也可是掺杂的，其厚度为4nm。
图4所述的势垒层可以通过调节如图5所示的n型掺杂水平和Al组分形成。其中，所述t1对应第一子层，所述t2对应第二子层，t3对应第三子层，t4对应第四子层，Al组分C1高于C3，C1和C3均高于C2，C2大于C4。n型掺杂水平B2高于B4，而B2和B4均高于B1。类似地，t1和t2的厚度都在0.1nm至50nm的范围内。B1、B2和B4掺杂水平均在1×1014cm-3至1×1021cm-3的范围内。一个组合层由一个t1层和一个t2层组成。势垒层内的总组合层数通常在1到50的范围内。每个组合层可以是具有不同的Al组份和掺杂水平的组合。优选地，n型掺杂不应用于与栅极金属直接接触的顶部子层，以降低栅极漏电流。
图6显示了图4中描述的结构的能带以及电子浓度图，该结构具有9.0×1012cm-2的2DEG浓度，大部分2DEG也来自GaN沟道。朝向顶部势垒层表面的相对较低的Al组分有利于降低源极和漏极(Ron)之间的接触电阻，而GaN沟道附近的相对较高的Al组分有助于产生更高的2DEG浓度，从而有助于产生更高的沟道电导。
在另一种实施例中，势垒层内的各组合层具有类似于图4方案的Al组分和n型掺杂浓度的梯度分布，但是不同的是其梯度分布的变化趋势与图4所示的方案相反。由于与上述方案的性质相似，我们不再对该方案进行详细阐述。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种半导体结构，其特征在于，包括：
衬底，位于所述衬底上的缓冲层和位于缓冲层的势垒层；
所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物；
所述势垒层包括顶部子层和多个组合层，每个所述组合层包括多个子层，其中，在一个组合层内，所述另一Ⅲ族元素组份越高的子层，n型掺杂水平越低；所述顶部子层具有比相邻所述组合层的子层低的n型掺杂水平，以及比相邻所述组合层的子层高的另一Ⅲ族元素组份。
2.根据权利要求1所述的半导体结构，其特征在于,所述组合层的另一III族元素的组份和n型掺杂水平从所述势垒层的底部到顶部逐渐减小；
或者是，所述组合层的另一III族元素的组份和n型掺杂水平从所述势垒层的底部到顶部逐渐增大。
3.根据权利要求1所述的半导体结构，其特征在于,每个所述组合层的所述另一Ⅲ族元素组份和n型掺杂水平相同。
4.根据权利要求1所述的半导体结构，其特征在于,所述子层的厚度范围为0.1nm至50nm。
5.根据权利要求1所述的半导体结构，其特征在于,所述另一III族元素为Al或者In或者Al和In的组合。
6.根据权利要求1所述的半导体结构，其特征在于,所述n型掺杂水平为1×1014cm-3至1×1021cm-3，n型掺杂剂为Si或者Ge或者Si与Ge的组合。
7.一种半导体结构制造方法，其特征在于，包括：
在衬底上形成缓冲层，在所述缓冲层上形成势垒层；
所述势垒层为Ga元素、N元素与另一Ⅲ族元素组成的具有n型掺杂的金属氮化物；
所述势垒层包括顶部子层和多个组合层，每个所述组合层包括多个子层，其中，在一个组合层内，所述另一Ⅲ族元素组份越高的子层，n型掺杂水平越低；所述顶部子层具有比相邻所述组合层的子层低的n型掺杂水平，以及比相邻所述组合层的子层高的另一Ⅲ族元素组份。
8.根据权利要求7所述的半导体结构制造方法，其特征在于，调整n型掺杂水平，使一个组合层内至少具有两种不同掺杂水平的子层。
9.根据权利要求7所述的半导体结构制造方法，其特征在于，调整另一Ⅲ族元素的组份，使一个组合层内至少具有两种不同另一Ⅲ族元素组份的子层。
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