KR102521973B1 - 반도체 구조 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 구조 및 이의 제조 방법을 제공한다. 여기에는 기판, 상기 기판 상에 위치한 버퍼층, 및 버퍼층 상에 위치한 장벽층이 포함된다. 상기 장벽층은 Ga 원소, N 원소 및 다른 하나의 III족 원소로 구성된 n타입 도핑을 갖는 금속 질화물이다. 상기 장벽층은 복수의 결합층(10)을 포함한다. 각각의 상기 결합층(10)은 복수의 서브층을 포함한다. 상기 반도체 구조 및 이의 제조 방법은 장벽층에 대한 도핑 및 구성 조정을 통해 게이트 누설 전류를 현저하게 줄이고 RF 색분산을 최소화할 수 있다.

Description

반도체 구조 및 이의 제조 방법
본 발명은 반도체 제조 기술 분야에 속하며, 더욱 상세하게는 반도체 구조 및 이의 제조 방법에 관한 것이다.
대표적 3세대 반도체 재료인 질화 갈륨(갈륨 질화물)은 높은 임계 항복 전계, 높은 전자 이동도, 높은 2차원 전자 가스 농도 및 우수한 고온 작업 능력 등과 같은 많은 우수한 특성을 가지고 있다. 고 전자 이동도 트랜지스터(HEMT), 이종 접합 전계 효과 트랜지스터(HFET) 등과 같은 질화 갈륨계 3세대 반도체 소자는 이미 광범위하게 응용되고 있다. 특히, RF(radio frequency), 마이크로파 등은 고출력과 고주파 영역에서 현저한 장점이 있다.
HEMT 소자의 고성능 RF 성능을 구현하는 핵심 요소 중 하나는 RF 색분산을 최소화하는 것이다. RF 색분산은 직류와 RF의 2가지 작업 상태에서 최대 채널 전류, 최고 차단 주파수, 변곡점 전압 등 전기학적 파라미터의 차이로 나타난다. 색분산은 표면 상태 전하와 밀접한 관련이 있는 것으로 보고된 바 있다. 비록 SiNx 박막을 사용하여 표면 패시베이션(surface passivation)을 수행하면 상기 문제를 부분적으로 완화시킬 수 있으나, SiNx 패시베이션 효과는 표면 및 SiNx 증착 조건에 대해 매우 민감하다. 따라서 상기 방법의 재현성과 반복성이 비교적 떨어진다. 또한 장벽층 두께가 감소하면(더 높은 고주파에 응용하는 경우) 2DEG 중의 전자가 표면에 더 가까워져 RF 색분산 문제가 더욱 심각해진다. 따라서 SiNx 패시베이션층 해결책은 더 이상 RF 색분산 문제를 해결하는 데 적합하지 않다. 본 발명은 결합식 장벽층을 채택하여 RF 색분산 문제를 제거하고 게이트 누설 전류를 감소시킨다. 상기 결합식 장벽층은 주기적으로 반복되는 복수의 서브층을 포함하고, 각 서브층은 주기적인 n타입 도핑 및 III족 원소 성분 분포를 갖는다. 또한 n타입 도핑 농도와 III족 원소의 성분은 전술한 주기적 분포를 기반으로 일정한 거시적 구배 분포를 가질 수 있다.
본 출원은 종래 기술의 문제점을 해결하기 위하여 반도체 구조 및 이의 제조 방법를 제공한다.
본 출원은 반도체 구조를 제공한다.
여기에는 기판, 상기 기판 상에 위치하는 버퍼층 및 버퍼층 상에 위치하는 장벽층이 포함된다.
상기 장벽층은 Ga 원소, N 원소 및 다른 III족 원소로 구성된 n타입 도핑을 갖는 금속 질화물이다.
상기 장벽층은 복수의 결합층을 포함하고, 각 상기 결합층은 복수의 서브층을 포함한다.
일 실시예에 있어서, 상기 결합층의 다른 하나의 III족 원소의 성분 및 n타입 도핑 레벨은 상기 장벽층의 바닥부로부터 꼭대기부까지 점차 감소한다.
또는 상기 결합층의 다른 하나의 III족 원소의 성분 및 n타입 도핑 레벨은 상기 장벽층의 바닥부로부터 꼭대기부까지 점차 증가한다.
일 실시예에 있어서, 각 상기 결합층의 상기 다른 하나의 III족 원소 성분 및 n타입 도핑 레벨은 동일하다.
일 실시예에 있어서, 하나의 결합층 내에서 상기 다른 하나의 III족 원소 성분이 높은 서브층일수록 n타입 도핑 레벨이 더 낮다.
일 실시예에 있어서, 상기 서브층의 두께 범위는 0.1nm 내지 50nm이다.
일 실시예에 있어서, 상기 다른 하나의 III족 원소는 Al 또는 In 또는 Al과 In의 조합이다.
일 실시예에 있어서, 상기 n타입 도핑 레벨은 1x1014cm-3 내지 1x1021cm-3이고, n타입 도펀트는 Si 또는 Ge 또는 Si와 Ge의 조합이다.
이에 상응하도록, 본 출원은 반도체 구조 제조 방법을 더 제공한다. 여기에는 하기 단계가 포함된다.
기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 장벽층을 형성한다.
상기 장벽층은 Ga 원소, N 원소 및 다른 하나의 III족 원소로 구성된 n타입 도핑을 갖는 금속 질화물이다.
상기 장벽층은 복수의 결합층을 포함하고, 각 상기 결합층은 복수의 서브층을 포함한다.
일 실시예에 있어서, n타입 도핑 레벨을 조정하고, 하나의 결합층 내에 2개의 상이한 도핑 레벨의 서브층을 적어도 구비한다.
일 실시예에 있어서, 다른 하나의 III족 원소의 성분을 조정하여, 하나의 결합층 내에 2개의 상이한 다른 하나의 III족 원소 성분의 서브층을 적어도 구비한다.
본 출원에서 제공하는 반도체 구조 및 이의 제조 방법은 장벽층 내 도핑 및 성분 조정을 통해 게이트 누설 전류를 현저하게 줄이고 RF 색분산을 최소화할 수 있다.
도 1은 일 실시예에 따른 장벽층의 구조도이다.
도 2는 상기 장벽층을 형성하는 Al 원소 및 도펀트의 유량도이다.
도 3은 일 실시예에서 제공하는 반도체 구조의 에너지 밴드 및 전자 농도도이다.
도 4는 일 실시예에 따른 장벽층의 구조도이다.
도 5는 상기 장벽층을 형성하는 Al 원소 및 도펀트의 유량도이다.
도 6은 일 실시예에서 제공하는 반도체 구조의 에너지 밴드 및 전자 농도도이다.
이하에서는 첨부 도면과 구체적인 실시예를 참고하여 본 발명에서 제공하는 반도체 구조 및 이의 제조 방법을 더욱 상세하게 설명한다. 하기의 설명과 청구 범위에 따르면, 본 발명의 장점 및 특징이 더 명확해질 것이다. 첨부 도면은 모두 매우 단순화된 형태가 채택되었으며 모두 부정확한 비율이 사용되었다. 이는 본 발명 실시예의 목적을 편리하고 명확하게 설명하기 위해서만 사용된다는 점에 유의해야 한다.
본 발명에서 “다른 층에 형성된 층”은 층이 다른 층의 상방에 형성된 것을 의미할 수 있지만, 반드시 층이 다른 층과 직접 물리적 또는 전기적으로 접촉하는 것은 아니다(예를 들어, 하나 이상 다른 층은 두 층 사이에 있을 수 있음). 그러나 일부 실시예에서 “...... 상에 형성되는”은 층이 다른 한 층의 꼭대기면의 적어도 일부와 직접 물리적으로 접촉될 수 있다.
본 출원은 반도체 구조를 제공한다. 여기에는 기판이 포함된다. 상기 기판 재료는 사파이어, 실리콘 카바이드, 실리콘, 다이아몬드, 갈륨 비소, 갈륨 질화물 및 알루미늄 질화물 등 재료가 포함되나 이에 제한되지 않는다. 상기 기판의 두께는 50μm 내지 1000μm이다. 상기 기판 상에는 버퍼층이 형성될 수 있으며, 상기 버퍼층의 두께는 50nm 내지 10,000nm이다. 상기 버퍼층 상에는 장벽층이 형성될 수 있으며, 상기 장벽층의 두께는 3nm 내지 100nm이다. 상기 버퍼층과 상기 장벽층이 접촉하는 프로그램에는 2차원 전자 가스(2DEG)가 형성되고, 상기 2차원 전자는 소자 전도성 채널을 제공한다. 상기 장벽층 재료는 AlGaN, AlInN, AlGaInN 등일 수 있지만 이에 제한되지 않는다. 버퍼층 재료는 GaN, InGaN, AlGaN, AlGaInN 등일 수 있지만 이에 제한되지는 않는다. 버퍼층 재료는 예를 들어 AlN/GaN과 같은 다중층의 조합일 수도 있다. 상기 장벽층 재료의 에너지 밴드 갭은 상기 버퍼층 재료보다 커야 한다.
일 실시예에 있어서, 상기 장벽층 구조는 도 1에 도시된 바와 같고, 상기 장벽층은 Ga, N 및 다른 III족(본 실시예에서는 Al) 원소로 구성된다. 상기 장벽층은 3개의 동일한 결합층(10)을 포함하고, 각 결합층(10)은 각각 제1 서브층과 제2 서브층으로 불리는 2개의 서브층을 포함한다. 상기 제1 서브층과 제2 서브층의 Al 원소 성분은 각각 25% 및 20%이다. 20% Al 성분을 갖는 제2 서브층에는 2x1019cm-3 농도의 Si가 도핑되고, 25% Al 성분을 갖는 제2 서브층에는 2x1015cm-3 농도의 Si가 도핑된다. 상기 제1 서브층과 제2 서브층의 두께는 각각 하나의 결합층 내에서 4nm 및 1nm이다. 총 AlGaN 장벽층 두께는 19nm이다. 하나의 결합층 내에서, Al 성분이 비교적 높은 서브층은 도핑 레벨이 비교적 낮다. 상기 장벽층 꼭대기부 서브층(11)은 도핑되지 않을 수도, 도핑될 수도 있으며, 그 두께는 4nm이다.
도 1의 장벽층은 도 2에 도시된 바와 같은 n타입 도핑 레벨과 Al 성분 조절을 통해 형성될 수 있다. Si 도핑을 상대적으로 비교적 낮은 Al 성분을 갖는 서브층에 도입하여, 합리적인 전자 농도를 구현한다. 이는 Al 성분이 비교적 낮은 도핑은 상대적으로 비교적 낮은 이온화 레벨을 갖기 때문에, 비교적 낮은 Si 도핑 농도의 경우 상대적으로 비교적 높은 전자 농도를 구현할 수 있다. 하나의 결합층 내의 2개 서브층의 두께는 각각 t1 및 t2이다. 상기 t1은 제1 서브층에 대응하고, 상기 t2는 제2 서브층에 대응한다. t1 서브층 내의 Al 성분 및 n타입 도핑 레벨은 각각 C1 및 B1이고, t2층의 Al 성분 및 n타입 도핑 레벨은 각각 C2 및 B2이다. 여기에서 C1은 C2 이상이고, B1은 B2 이하이며, t1 및 t2의 두께 값은 모두 0.1nm 내지 50nm의 범위 내에 있고, B1 및 B2의 도핑 레벨은 모두 1×1014cm-3 내지 1×1021cm-3의 범위 내에 있다. 하나의 결합층은 t1층과 t2층으로 구성된다. 장벽층의 총 결합층수는 통상적으로 1 내지 50의 범위 내에 있다. 각 결합층은 동일한 Al 성분 및 도핑 레벨의 조합을 가질 수 있다. n타입 도펀트는 Si(SiH4 또는 Si2H6 가스 사용) 또는 Ge(Germane)를 포함하거나, 또는 Si와 Ge의 공도핑을 사용한다. 바람직하게는, n타입 도핑은 꼭대기부 AlGaN 서브층에 적용되지 않는다. 상기 꼭대기부 AlGaN 서브층은 게이트 금속과 직접 접촉되어 낮은 게이트 누설 전류를 갖는다. 또한 Al 성분과 n타입 도핑 레벨을 번갈아 가며, 장벽층 내에서 교대로 더 높고 더 낮은 저항값을 갖는 서브층을 형성한다. 이는 수직 방향 상의 게이트 누설 전류를 줄이는 데 도움이 된다. 여기에서 비교적 높은 Al 성분을 갖고 n타입 도핑이 없는 서브층은 효과적인 게이트 누설 장벽층으로 사용될 수 있다. 반면, 장벽층 내의 결합층으로 분포된 n타입 도핑과 Al 성분은 표면 트랩 전하에 다중 차폐 장벽을 생성하여, RF 색분산을 효과적으로 제거한다. 선택적으로, 장벽층의 꼭대기부에 질화물 커버층(예를 들어 GaN)을 증착하여 소스 및 드레인 접촉 저항을 개선할 수 있다.
도 3은 도 1에 설명된 구조의 에너지 밴드 및 전자 농도도이다. 여기에서 횡좌표는 위치를 나타내고(원점 위치는 장벽층 꼭대기면을 나타냄), 하나의 종좌표는 에너지 레벨(ev)을, 다른 하나의 종좌표는 단위 부피(cm3) 내 전자 농도를 나타낸다. 곡선 1은 페르미 레벨(Fermi level)을, 곡선 2는 재료의 전도대를, 곡선 3은 전자 농도를 나타낸다. 재료의 전도대가 페르미 레벨보다 작을 때에만, 상기 위치에 분포한 전자가 2차원 전자 가스를 형성할 수 있다. 상기 위치가 바로 전도성 채널이 있는 위치이다. 따라서 도면에서 알 수 있듯이, 채널 전자 농도는 약 1×1019cm-3이고, 상기 구조는 약 1×1013cm-2의 2DEG 농도를 갖는다. 이는 19nm 두께의 Al0.25Ga0.75N 장벽층 유사 구조를 갖는 2DEG 농도(9×1012cm-2)와 동일하다. 또한 99%를 초과하는 전자 농도는 GaN 채널 내에 분포하고, AlGaN 장벽층 내의 전자 농도는 2×1015cm-3에 가까우며, 채널의 전자 농도에 비해 무시할 수 있는 수준이다.
다른 일 실시예에서, 상기 장벽층 구조는 도 4에 도시된 바와 같이, 상기 장벽층은 Ga, N 및 다른 III족 원소(본 실시예에서 Al)로 구성된다. 상기 장벽층은 3개 결합층을 포함하고, 각 결합층은 2개 서브층을 포함한다. 여기에서 제1 결합층(41)은 제1 서브층 및 제2 서브층을 포함하고, 제2 결합층(42)은 제3 서브층 및 제4 결합층을 포함하고, 제3 결합층(43)은 제5 서브층 및 제6 서브층을 포함한다. 상기 제1 서브층의 Al 성분은 25%이고, n타입 도핑 레벨은 2x1015cm-3이고, 두께는 4nm이다. 상기 제2 서브층의 Al 성분은 21%이고, n타입 도핑 레벨은 3×1019cm-3이고, 두께는 1nm이다. 상기 제3 서브층의 Al 성분은 23%이고, n타입 도핑 레벨은 2×1015cm-3이고, 두께는 4nm이다. 상기 제4 서브층의 Al 성분은 19%이고, n타입 도핑 레벨은 2×1015cm-3이고, 두께는 1nm이다. 상기 제5 서브층의 Al 성분은 21%이고, n타입 도핑 레벨은 2×1015cm-3이고, 두께는 4nm이다. 상기 제6 서브층의 Al 성분은 17%이고, n타입 도핑 레벨은 1×1019cm-3이고, 두께는 1nm이다. 하나의 결합층 내에서, Al 성분이 비교적 높은 서브층은 도핑 레벨이 비교적 낮다. 상이한 결합층 내에서, 상기 장벽층의 바닥부로부터 꼭대기부까지, 그 Al 성분은 점차 감소하고 도핑 농도도 점차 낮아진다. 상기 장벽층은 꼭대기부 서브층(44)를 더 포함하며, 바람직하게는 도핑되지 않았거나, 도핑된 것일 수 있으며, 그 두께는 4nm이다.
도 4의 장벽층은 도 5에 도시된 바와 같은 n타입 도핑 레벨과 Al 성분 조절을 통해 형성될 수 있다. 여기에서, 상기 t1은 제1 서브층에 대응하고, 상기 t2는 제2 서브층에 대응하고, t3은 제3 서브층에 대응하고, t4는 제4 서브층에 대응한다. Al 성분 C1은 C3보다 높고, C1과 C3은 모두 C2보다 높고, C2는 C4보다 크다. n타입 도핑 레벨 B2는 B4보다 높고, B2와 B4는 모두 B1보다 높다. 이와 유사하게 t1과 t2의 두께는 모두 0.1nm 내지 50nm의 범위 내에 있다. B1, B2 및 B4 도핑 레벨은 모두 1x1014cm-3 내지 1x1021cm-3의 범위 내에 있다. 하나의 결합층은 하나의 t1층과 하나의 t2층으로 구성된다. 장벽층 내의 총 결합층수는 통상적으로 1 내지 50의 범위 내에 있다. 각 결합층은 상이한 Al 성분 및 도핑 레벨을 갖는 조합일 수 있다. 바람직하게는, n타입 도핑은 게이트 누설 전류를 감소시키기 위해 게이트 금속과 직접 접촉되는 꼭대기부 서브층에 적용되지 않는다.
도 6은 도 4에 설명된 구조의 에너지 밴드 및 전자 농도도이다. 상기 구조는 9.0x1012cm-2의 2DEG 농도를 갖는다. 대부분의 2DEG도 GaN 채널에서 유래한다. 꼭대기부 장벽층 표면을 향한 상대적으로 낮은 Al 성분은 소스와 드레인(Ron) 사이의 접촉 저항을 낮춘는 데 도움이 된다. 반면 GaN 채널 근처의 상대적으로 비교적 높은 Al 성분은 더 높은 2DEG 농도를 생성하는 데 도움이 된다. 따라서 더 높은 채널 전도도를 생성하는 데 도움이 된다.
다른 일 실시예에서, 장벽층 내의 각 결합층은 도 4의 방식과 유사한 Al 성분 및 n타입 도핑 농도의 구배 분포를 갖는다. 그러나 그 구배 분포의 변화 추세가 도 4에 도시된 방식과 반대라는 차이점이 있다. 전술한 방식의 성질과 유사하기 때문에, 우리는 상기 방식에 대해 상세하게 설명하지 않는다.
전술한 실시예의 각 기술적 특징은 임의로 조합될 수 있다. 간결한 설명을 위해 전술한 실시예 중 각 기술적 특징의 가능한 모든 조합에 대해서는 설명하지 않았다. 그러나 이러한 기술적 특징의 조합이 모순되지 않는 한, 모두 본 명세서에 기재된 범위로 간주되어야 한다.
상술한 실시예는 본 발명의 몇 가지 실시예만 나타낸 것이다. 그 설명이 비교적 구체적이고 상세하나, 이것이 본 발명 특허의 범위를 제한하는 것으로 해석해서는 안 된다. 본 발명이 속한 기술분야의 당업자라면 본 발명의 사상을 벗어나지 않고 여러 가지 수정 및 개선을 수행할 수 있으며, 이는 모두 본 발명의 보호 범위에 속한다는 점에 유의해야 한다. 따라서 본 발명 특허의 보호 범위는 첨부된 청구 범위를 기준으로 해야 한다.

Claims (10)

  1. 반도체 구조에 있어서,
    기판, 상기 기판 상에 위치하는 버퍼층 및 버퍼층 상에 위치하는 장벽층이 포함되고;
    상기 장벽층은 Ga 원소, N 원소 및 다른 III족 원소로 구성된 n타입 도핑을 갖는 금속 질화물이고;
    상기 장벽층은 복수의 결합층을 포함하고, 각 상기 결합층은 복수의 서브층을 포함하며,
    상기 결합층의 다른 하나의 III족 원소의 성분 및 n타입 도핑 레벨은 상기 장벽층의 바닥부로부터 꼭대기부까지 점차 감소하거나 점차 증가하는 것을 특징으로 하는 반도체 구조.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 서브층의 두께 범위는 0.1nm 내지 50nm인 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서,
    상기 다른 하나의 III족 원소는 Al 또는 In 또는 Al과 In의 조합인 것을 특징으로 하는 반도체 구조.
  7. 제1항에 있어서,
    상기 n타입 도핑 레벨은 1x1014cm-3 내지 1x1021cm-3이고, n타입 도펀트는 Si 또는 Ge 또는 Si와 Ge의 조합인 것을 특징으로 하는 반도체 구조.
  8. 반도체 구조 제조 방법에 있어서,
    기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 장벽층을 형성하는 단계;
    상기 장벽층은 Ga 원소, N 원소 및 다른 하나의 III족 원소로 구성된 n타입 도핑을 갖는 금속 질화물인 단계;
    상기 장벽층은 복수의 결합층을 포함하고, 각 상기 결합층은 복수의 서브층을 포함하는 단계;를 포함하여 이루어지되,
    상기 결합층의 다른 하나의 III족 원소의 성분 및 n타입 도핑 레벨은 상기 장벽층의 바닥부로부터 꼭대기부까지 점차 감소하거나 점차 증가하는 것을 특징으로 하는 반도체 구조 제조 방법.
  9. 삭제
  10. 삭제
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