KR101985897B1 - Hemt 제조방법 - Google Patents
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Abstract
실시 예들은 게이트 전극과 드레인 전극의 거리 조절을 사용한, 다양한 문턱전압을 가지는 HEMT 제조방법에 관한 것으로, 일 실시 예에 따른 HEMT 제조방법은 멀티핑거 게이트 구조를 사용하여 여러 개의 게이트 전극, 드레인 전극, 소스 전극이 서로 묶여 하나의 트랜지스터를 구성하고, 각 게이트 핑거의 게이트 전극과 드레인 전극 사이의 거리는 서로 다르게 제조될 수 있다.
Description
실시 예들은 게이트 전극과 드레인 전극의 거리 조절을 사용한, 다양한 문턱전압을 가지는 HEMT 제조방법에 관한 것이다.
고 전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor, 이하 HEMT)는 서로 다른 에너지 밴드갭을 가지는 이종 반도체층의 분극(polarization)에 의하여 이종접합 계면에서 2차원 전자가스층(2-dimensional electron gas, 이하 2DEG라 한다)을 형성한다. 2DEG는 소스와 드레인 전극 사이에 전자가 이동할 수 있는 채널 역할을 하며, 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다. 이런 HEMT는 반도체층의 높은 에너지 밴드갭, 2DEG의 높은 전자이동도로 인하여 높은 항복전압과 빠른 응답속도를 필요로 하는 고출력-고주파 시스템에 응용되고 있다.
종래기술에 따른 HEMT소자는 하나의 문턱전압을 가지고 있어 트랜스컨덕턴스(transconductance, 게이트 전압의 변화에 따른 드레인 전류의 변화량)가 게이트 전압의 증가에 따라 증가하여 최대치에 도달하고, 게이트 전압을 계속 증가시키면 급격하게 감소한다. 이러한 트랜스컨덕턴스의 급격한 감소는 트랜지스터의 고주파 동작시 3차 고조파(third order harmonic)의 발생을 야기하며 선형성을 감소시킨다.
또한, 종래기술은 트랜지스터의 고주파 동작시 발생하는 3차 고조파의 생성을 억제하고 선형성을 높이며, 고출력을 얻기 위해서 문턱전압(threshold voltage)이 서로 다른 소자를 병렬로 연결하였다. 그리고 각 소자에 서로 다른 전압을 인가하여 선형성을 개선하였다. 이러한 종래의 방법은 첫째, 병렬로 연결되는 소자가 서로 다른 문턱전압을 가지게 하기 위한 추가적인 공정이 필요하다. 둘째, 소자를 병렬로 연결할 때 소자 간의 동기화 및 기생성분을 고려한 배선 설계를 필요로 하며, 이는 소자 제작 과정을 더욱 복잡하게 만든다. 셋째, 소자를 병렬로 연결함으로 인하여 기판의 소모가 늘게 된다. 마지막으로 각 소자에 인가되는 전압을 다르게 하기 위해서 전압인가회로와 배선이 필요하고, 이는 추가적인 회로 설계, 공정, 기판의 소모를 야기시킨다.
또한, 종래기술은 보호층 증착으로 인해 제1 반도체층에 인가되는 메카니컬 스트레스에 따라서 트랜지스터의 2DEG 농도가 변화한다. 하지만 단층 구조의 보호층을 사용할 경우 제2 반도체층과 보호층의 계면 특성, 제1 반도체층에 인가되는 메카니컬 스트레스, 보호층 증착 후 후속 소자 제조 공정의 편의성을 위한 보호층의 두께, 이들 모두를 동시에 만족시키기가 매우 어렵다.
[선행기술문헌번호]
선행기술문헌 1: 한국등록특허 10-1718077호
선행기술문헌 2: 한국공개특허 10-2017-0078077호
실시 예들은 고 전자 이동도 트랜지스터(High-Electron-Mobility Transistor, 이하 HEMT라 한다)의 고주파 동작시 3차 고조파(third order harmonic)의 발생을 억제하고, 선형성을 향상시키기 위한 HEMT 제조 방법을 제공하는 것이다.
또한, 다층 구조의 보호층을 사용한 메카니컬 스트레스 엔지니어링(mechanical stress engineering)을 통하여 2차원 전자가스층(2-dimensional electron gas, 이하 2DEG라 한다)의 농도를 증가시켜 소자의 고주파 출력 성능을 개선하기 위한 HEMT 제조 방법을 제공하는 것이다.
또한, 멀티핑거(multi-finger) 게이트 구조를 사용하여 여러 개의 게이트 전극, 드레인 전극, 소스 전극들을 각각 연결하여 하나의 트랜지스터를 구성하고, 각 게이트 핑거의 게이트 전극과 드레인 전극 사이 간격이 서로 다른 HEMT를 제조한다. 트렌지스터는 각 게이트 전극과 드레인 전극 사이의 전기장 세기가 서로 달라 다양한 문턱전압을 가질 수 있으며, 트랜지스터의 서로 다른 문턱 전압으로 인하여 트랜스컨덕턴스가 최대치를 보이는 게이트 전압도 게이트 핑거마다 서로 다르게 되며, 이를 통하여 트랜스컨덕턴스가 최대치에 도달한 후 급격하게 감소하지 않고 평탄하게 유지되다가 감소하게 된다. 이는 고주파 동작시 발생하는 3차 고조파의 발생을 억제하고 선형성을 증가시킨다.
또한, 다층 구조의 보호층을 적용하여 소자의 출력 특성이 개선된 HEMT를 제조한다. 트랜지스터의 채널로 사용되는 2DEG층의 농도는 보호층의 증착으로 인하여 발생하는 메카니컬 스트레스에 영향을 받는다. 실시 예에서, 다층 구조의 보호층을 적용하여 제1 반도체층에 인가되는 메카니컬 스트레스를 조절하여, 2DEG층의 농도를 증가시키고, 출력 특성이 향상된 HEMT를 제조할 수 있다.
일 실시 예에 따르면, HEMT 제조 방법은 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계; 상기 제2 반도체 상에 상기 제2 반도체층과 상기 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계; 열처리를 통하여 상기 소스와 상기 드레인 전극들을 형성하는 단계; 상기 형성된 보호층을 제거하는 단계; 상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조 보호층을 형성하는 단계; 열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계; 상기 다층 구조 보호층을 개구하여 상기 소스와 드레인 전극들 사이에 게이트 전극들을 형성하는 단계; 상기 기판을 얇게 만드는(thinning) 단계; 상기 얇아진 기판에 소스 전극들을 연결할 비아 홀을 형성하는 단계; 및 상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함한다.
하나의 트랜지스터는 멀티핑거 게이트 구조를 사용하고, 각 게이트 전극에서 드레인 전극 사이의 거리를 서로 다르게 할 수 있다.
트랜지스터의 출력 특성에 따라 적어도 일부의 게이트 전극과 드레인 전극 사이의 거리가 동일할 수 있다.
트랜지스터는 고주파 동작시 필요로 하는 동작전압, 주파수, 선형성 및 출력 중 적어도 하나에 따라 병렬적으로 확장될 수 있다.
트랜지스터는 동일한 역할을 하는 전극들끼리 연결되어 하나의 트랜지스터를 구성할 수 있다.
트랜지스터의 게이트 전극과 드레인 전극 사이의 거리는 고주파 동작 시 필요로 하는 동작 전압, 주파수, 선형성 및 출력 중 적어도 하나에 따라 결정될 수 있다.
상기 다층 구조 보호층은 SiO, SiN, 높은 유전율을 가지는 유전체 중 적어도 2 이상 다층으로 증착함으로써 형성될 수 있다.
상기 다층 구조 보호층은 수 나노미터 내지 수 마이크로미터 두께로 증착될 수 있다.
상기 다층 구조 보호층의 두께, 종류 및 형성 방법은 상기 기판, 제1 반도체층, 및 제2 반도체층의 종류, 두께 및 제공 방식 중 적어도 하나에 따라 결정될 수 있다.
상기 다층 구조 보호층은 상기 제2 반도체층과 보호층, 보호층 간의 계면 특성을 향상시키기 위해서 보호층 증착 후 열처리 될 수 있다.
상기 다층 구조 보호층의 증착 후 계면 특성의 향상을 위한 열처리 온도, 시간 및 분위기는 다층 구조 보호층의 종류, 두께 및 형성방법 중 적어도 하나에 따라 결정될 수 있다.
다른 실시 예에 따른 HEMT 제조 방법은 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계; 상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계; 열처리를 통하여 상기 소스와 드레인 전극들을 형성하는 단계; 상기 보호층을 제거하는 단계; 상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계; 열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계; 상기 다층 구조 보호층 위에 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계; 상기 기판을 얇게 만드는 단계; 상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계; 및 상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함한다.
또 다른 실시 예에 따른 HEMT 제조 방법은 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계; 상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계; 열처리를 통하여 상기 소스와 드레인 전극들을 형성하는 단계; 상기 보호층을 제거하는 단계; 상기 제2 반도체층에서 게이트가 형성될 영역들을 부분적으로 식각하는 단계; 상기 제2 반도체층과 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계; 열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계; 상기 다층 구조 보호층 위에 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계; 상기 기판을 얇게 만드는 단계; 상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계; 및 상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함한다.
또 다른 실시 예에 따른 HEMT 제조 방법은 기판상에 순차적으로 전이층, 제1 반도체층, 제2 반도체층 및 p형 반도체층을 형성하는 단계; 상기 p형 반도체층에서 게이트 전극으로 사용될 영역들을 남기고 식각하는 단계; 상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계; 상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계; 열처리를 통하여 소스와 드레인 전극들을 형성하는 단계; 상기 보호층을 제거하는 단계; 상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계; 열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계; 상기 다층 구조 보호층 위에 상기 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계; 상기 기판을 얇게 만드는 단계; 상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계; 상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함한다.
HEMT 소자의 드레인 전극에 인가된 전압은 게이트 전극과 드레인 전극 사이의 전기장을 야기시킨다. 그리고 이 전기장의 세기에 따라서 게이트 전극 아래 부분 제1 반도체층의 컨덕션 밴드(conduction band) 에너지 준위가 변화한다. 드레인 전압에 의한 전기장의 세기가 커지면 제1 반도체층의 컨덕션 밴드 에너지 준위가 낮아지고, 소스 전극에서 드레인 전극으로의 전자 이동이 쉬워진다. 이로 인해 트랜지스터의 문턱 전압이 변화하게 된다.
실시 예에 따른 HEMT 제조방법은 멀티핑거 게이트 구조를 사용하고, 각 게이트 전극과 드레인 전극 사이의 거리를 서로 다르게 하여 HEMT를 제작할 수 있다. 트랜지스터의 게이트 전극과 드레인 전극 사이의 전기장 세기가 게이트 핑거마다 서로 달라, 하나의 트랜지스터가 다양한 문턱 전압을 가지게 된다. 이로 인하여 각 게이트의 트랜스컨덕턴스 최대치가 발생되는 게이트 전압 또한 서로 달라진다. 실시 예에 따른 트랜지스터의 트랜스컨덕턴스는 각 게이트 핑거에서 발생하는 트랜스컨덕턴스의 중첩으로 나타난다. 게이트 전극과 드레인 전극 사이의 거리가 짧은 게이트 핑거부터 트랜스컨덕턴스가 게이트 전압의 증가에 따라서 순차적으로 최대치로 증가하게 되고, 이들이 중첩되면 트랜스컨덕턴스가 최대치 이후 급격하게 감소하지 않고 평평함을 유지하게 된다. 이로 인하여 고 전자 이동도 트랜지스터의 고주파 동작시 3차 고조파의 발생이 억제되어 선형성을 향상시킬 수 있다.
이는 기존 HEMT 소자 대비 선형성의 개선뿐만 아니라, 트랜지스터를 병렬로 연결하여 선형성을 개선시켰던 종래기술과 비교하여 여러 가지 장점을 가진다. 첫째, 다양한 문턱 전압을 가지는 트랜지스터를 멀티핑거 게이트 구조로 묶고 하나의 전압을 인가함으로 인하여 추가적인 전압인가 회로가 필요하지 않다. 둘째, 트랜지스터의 제조를 간소화하고 신뢰성을 높일 수 있다. 셋째, 사용되는 기판의 소모를 줄일 수 있고, 넷째 트랜지스터를 병렬로 연결할 때 발생하는 동기화, 기생 성분 증가와 같은 문제점들을 해결할 수 있다.
또한, HEMT의 제1 반도체층에 생성되는 2DEG의 농도는 보호층의 증착으로 인해 발생하는 메카니컬 스트레스에 영향을 받는다. 본 발명에서는 다층 구조의 보호층을 사용하고 각 보호층의 형성 방법, 두께, 종류의 변화를 통하여 2DEG 농도가 향상된 HEMT를 제작한다. 이렇게 제조된 트랜지스터는 기존의 HEMT 소자에 비하여 낮은 내부 저항과 높은 드레인 전류 특성을 보여, 고주파 동작 시 높은 출력을 얻을 수 있다.
도 1은 일 실시예에 따른 고 선형, 고 출력, HEMT를 도시한 단면도이다.
도 2a 내지 도 2j는 일 실시예에 따른 HEMT의 제조방법을 순차적으로 나타낸 단면도이다.
도 3은 도 1에 도시된 HEMT의 게이트 전극들을 보호층 위에 형성한 Metal-Insulator-Semiconductor(MIS)-HEMT를 도시한 것이다.
도 4는 도 1에 도시된 HEMT의 증가형 모드(Enhancement-Mode, 이하 E-mode) 동작을 위해 게이트 영역들을 선택적으로 식각한 HEMT 소자를 도시한 것이다.
도 5는 도 1에 도시된 HEMT의 E-mode 동작을 위해 p형 반도체를 제2 반도체층위의 게이트 영역에 형성시킨 HEMT 소자를 도시한 것이다.
도 2a 내지 도 2j는 일 실시예에 따른 HEMT의 제조방법을 순차적으로 나타낸 단면도이다.
도 3은 도 1에 도시된 HEMT의 게이트 전극들을 보호층 위에 형성한 Metal-Insulator-Semiconductor(MIS)-HEMT를 도시한 것이다.
도 4는 도 1에 도시된 HEMT의 증가형 모드(Enhancement-Mode, 이하 E-mode) 동작을 위해 게이트 영역들을 선택적으로 식각한 HEMT 소자를 도시한 것이다.
도 5는 도 1에 도시된 HEMT의 E-mode 동작을 위해 p형 반도체를 제2 반도체층위의 게이트 영역에 형성시킨 HEMT 소자를 도시한 것이다.
본 실시 예들에서 사용되는 용어는 본 실시 예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 기술분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 임의로 선정된 용어도 있으며, 이 경우 해당 실시 예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 실시 예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시 예들의 전반에 걸친 내용을 토대로 정의되어야 한다.
실시 예들에 대한 설명에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 실시 예들에 기재된 “...부”의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시 예들에서 사용되는 “구성된다”또는“포함한다”등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계는 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
하기 실시 예들에 대한 설명은 권리범위를 제한하는 것으로 해석되지 말아야 하며, 해당 기술분야의 당업자가 용이하게 유추할 수 있는 것은 실시 예들의 권리범위에 속하는 것으로 해석되어야 할 것이다. 이하 첨부된 도면들을 참조하면서 오로지 예시를 위한 실시 예들을 상세히 설명하기로 한다.
이하 첨부한 도면들을 참조하여 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 고 선형, 고 출력 HEMT 소자를 도시한 단면도이다.
도 1을 참조하면, HEMT는 기판(100) 상에 순차적으로 제공된 전이층(101), 제1 반도체층(102), 및 제2 반도체층(103), 상기 제2 반도체층(103) 상에 제공된 보호층(105), 상기 제2 반도체층(103) 상에 제공된, 소스 전극(203), 드레인 전극(202), 상기 보호층(105)의 개구를 통해 형성된 게이트 전극(204), 상기 얇아진 기판(106), 전이층(101) 제1 반도체층(102), 제2 반도체층(103)을 뚫고 형성된 소스 전극들(203)을 연결하는 금속 전극 (205)을 포함한다.
이하, 첨부한 도면 도 2a~2j를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2a를 참조하면, 상기 기판(100)은 실리콘 카바이드(SiC), 실리콘(Si), 갈륨나이트라이드(GaN), 사파이어(sapphire), 다이아몬드(diamond) 등으로 제작된 기판일 수 있다. 그러나, 기판(100)의 재료는 이에 한정되지 않는다.
기판(100) 상에는 전이층(101)이 형성될 수 있다. 전이층(101)은 기판(100)과 후술할 제1 반도체층(102) 사이의 열팽창 계수 및 격자 상수 차이를 완화시켜주기 위한 층일 수 있다.
제1 반도체층(102)은 상기 기판(100) 상에 제공된다. 상기 제1 반도체층(102)은 2DEG가 형성되어 소스 전극(203)과 드레인 전극(202)을 전기적으로 연결하는 층일 수 있다. 제1 반도체층(102)은 AlN, InN, GaN, AlGaN, InGaN, AlInN, AlGaInN, GaAs등을 포함하는 Ⅲ-Ⅴ족 반도체 화합물일 수 있다. 하지만, 제1 반도체층은 여기에 한정되는 것이 아니며, 내부에 2DEG가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 제1 반도체층(102)은 도핑되지 않은 층일 수 있지만, 경우에 따라서는 소량의 불순물이 첨가된 층일 수 있다.
제2 반도체층(103)은 상기 제1 반도체층(102) 상에 접촉하여 제공되며, 제1 반도체층(102)과 이종접합을 이룬다. 경우에 따라서 제2 반도체층(103)은 질화물들 중에서 Al, Ga, In 및 B 중 적어도 하나를 포함하며 2DEG의 농도를 높이기 위한 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제2 반도체층(103)은 InGaN, AlGaN, AlInGaN, AlInN, AlN 등으로 구성된 다양한 질화물 중 하나 이상을 포함하는 단층 또는 다층 구조로 형성될 수 있다. 제2 반도체층(103)의 두께는 수십 나노미터 이하일 수 있으며, 제2 반도체층(103)은 경우에 따라서는 소량의 불순물이 첨가된 층일 수도, 첨가되지 않은 층일 수도 있다. 제1 반도체층(102)과 제2 반도체층(103)은 격자상수가 다른 반도체 물질을 포함할 수 있으며, 제2 반도체층(103)이 제1 반도체층(102) 보다 넓은 에너지 밴드갭을 가진다.
제1 반도체층(102)과 제2 반도체층(103)의 이종 접합시 계면에서 발생하는 분극에 의해서 제1 반도체층(102)에 2DEG가 생성될 수 있다. 상기 2DEG층은 HEMT에서 소스 전극과 드레인 전극을 전기적으로 연결하고 전자가 이동하는 채널로 사용될 수 있다.
도면상 도시되어 있지 않지만 제1 반도체층(102)과 제2 반도체층(103) 사이에 계면층(interfacial layer)이 형성될 수 있다. 이 계면층은 제1 반도체층(102)과 제2 반도체층(103)의 계면 특성을 향상시켜 2DEG의 농도를 증가시키고 전자 이동도를 향상시킬 수 있다. 이 계면층은 수나노미터 이하의 AlN등과 같은 물질일 수 있다.
도 2b를 참조하면, 상기 제2 반도체층(103)위에 전도성을 가지는 금속 패턴들(201)이 형성된다. 상기 금속 패턴들(201)은 그 위치에 따라서 소스 전극(203)과 드레인 전극(202)으로 사용된다. 상기 금속 패턴들(201)은 하나 이상의 Ti, Al, Ni, Au, Pd, Cu, Co, Pt 또는 이들의 합금일 수 있다. 증착되는 금속 패턴들(201)의 두께는 수 나노미터 에서 수 마이크로미터 이하일 수 있다. 상기 금속 패턴들(201)은 후술되는 급속 열처리 시에 제1 반도체와 제2 반도체 내부로 확산하여 전자가 소스 전극(203)에서 제1 반도체층(102)의 2DEG층을 통해 드레인 전극(202)으로 이동할 수 있도록 한다.
도 2c를 참조하면, 상기 제2 반도체층(103)과 금속 패턴들(201)을 덮는 보호층(104)이 형성된다. 상기 보호층(104)은 SiO, SiN, 높은 유전율을 가지는 유전체 중 하나 이상을 포함하는 단층 또는 다층 구조일 수 있다. 이 보호층(104)은 후술되는 급속 열처리에 의한 제2 반도체층(103)의 손상을 최소화하고, 금속 패턴들(201)의 표면이 산화되는 것을 막기 위해서 사용될 수 있다.
도 2d를 참조하면, 급속 열처리를 통해 활성화 된 소스 영역(203)과 드레인 영역(202)이 형성된다. 열처리 방법은 금속 패턴들(201)이 합금을 형성하고, 제1반도체층(102)과 제2 반도체층(103)으로 확산될 수 있는 방법이라면 다른 방법일 수 있다. 열처리의 온도는 1000도 이하일 수 있다.
도 2e를 참조하면, 급속 열처리가 끝난 후, 상기 보호층(104)을 제거한다. 보호층(104)은 습식 또는 건식 식각 방법에 의해 제거될 수 있다.
도 2f를 참조하면, 상기 제2 반도체층(103) 상에 소스 전극들(203)과 드레인 전극들(202)을 덮는 보호층(105)이 형성된다. 상기 보호층(105)은 SiO, SiN, 고유전율을 가지는 유전체 중 둘 이상을 포함하는 다층 구조로 형성될 수 있다. 보호층(105)은 소자의 표면을 보호함과 동시에, 제2 반도체층(103) 표면에 존재하는 단글링 본드(dangling bond)를 줄여, 2DEG의 농도를 높이고, 드레인 전압에 의한 전류붕괴현상을 개선하여 고주파 특성을 높일 수 있다. 드레인 전압에 의한 전기장을 분산시켜 항복전압을 향상시키는 역할도 한다. 또한, 각 층에 형성되는 물질, 두께, 형성 방법의 다양화를 통해서 제1 반도체층에 인가되는 메카니컬 스트레스를 최적화하여 2DEG의 농도를 향상시키고, 고주파 출력 특성을 증가시킨다.
도면상 도시되어 있지 않지만 상기 다층 구조 보호층(105) 증착 후 제2 반도체층과 보호층 그리고 보호층 간의 계면 특성을 향상시키기 위해서 급속 열처리를 할 수 있다. 열처리 방법은 계면 특성을 향상시킬 수 있는 방법이라면 다른 방법 일 수 있으며 수백도 이하의 온도에서 진행된다.
도 2g를 참조하면, 상기 게이트 전극들(204)은 상기 보호층(105)의 개구를 통해 제2 반도체층(103)에 접촉된다. 게이트 전극들(204)은 저항을 낮춰 고주파 특성을 향상시기 위해서 상부의 폭이 하부의 폭보다 큰 형태로 제조될 수 있다. 즉, 상기 게이트 전극들(204)의 제2 반도체층(103)과 접촉하는 부분 보다 상기 제2 반도체층(103)으로부터 떨어진 부분의 폭이 더 넓은 T자형으로 제공될 수 있다. 또한, 상기 게이트 전극들(204)은 Г자형 등으로도 제공될 수 있다. 드레인 전극은 첫번째 게이트 전극과 첫번째 드레인 전극 사이의 거리(D1), 두번째 게이트 전극과 두번째 드레인 전극 사이의 거리(D2), 세번째 게이트 전극과 세번째 드레인 전극 사이의 거리(D3), 그리고 네번째 게이트 전극과 네번째 드레인 전극 사이의 거리(D4)가 서로 다르도록 배치된다. 각 전극들은 병렬로 확장될 수 있으며, D1에서 D4는 필요에 따라서 다양할 수 있다.
도 2h를 참조하면, 상기 소자가 형성된 기판(106)은 래핑(lapping) 또는 그라인딩(grinding)을 통해서 수십마이크로미터 두께로 얇아질 수 있다. 이는 후술될 비아홀의 형성을 쉽게하고 소자의 열방출을 향상시켜 고주파 특성을 개선하기 위한 것이다.
도 2i를 참조하면, 상기 소스 전극들(203)의 아래 부분을 식각을 통해 기판(106)에서부터 소스 전극들(203)의 아래까지 구멍을 뚫는다. 건식 식각 또는 습식 식각을 사용할 수 있으며, 경우에 따라서 두 방식을 섞어서 사용할 수 있다.
도 2j를 참조하면 상기 전도성 금속(205)은 증착, 도금 또는 이를 썩어서 사용하여 형성 될 수 있다. 소스 전극들(203)은 전도성 금속(205)를 통해서 연결된다. 전도성 금속(205)은 Pt, Au, Ti, Ni 중에서 선택된 적어도 하나 이상의 물질 또는 이를 포함하는 혼합물로 이루어질 수 있다.
도 2a 내지 도 2j의 제조방법은 다양하게 변형될 수 있다.
도 3은 도 1에 도시된 HEMT의 보호층을 개구하지 않고 게이트 전극들을 형성한 MIS-HEMT의 예이다. MIS-HEMT 구조를 사용하면 게이트로의 누설 전류를 줄이고, 보다 높은 게이트 전압을 인가할 수 있어서, 드레인 전류와 고주파 동작 시의 출력 특성을 향상시킬 수 있다.
도 4는 도 1에 도시된 HEMT의 게이트 영역의 제2 반도체층(103)을 일부 식각하여 증가형 모드 (Enhancement-mode, 이하 E-mode) 동작을 하도록 만든 구조이다. 여기서 E-mode의 의미는 게이트 전극에 전압이 인가되지 않았을 때는 2DEG가 형성되지 않아 HEMT가 동작하지 않는 상태로 존재하는 것을 말한다. 이로 인해, 게이트 전극에 양의 전압을 인가하여야 2DEG가 형성되어 전자가 이동할 수 있는 채널이 형성된다. 이 구조에서는 게이트 영역 아래의 제2 반도체층의 두께가 얇아 게이트 전극을 통한 누설전류가 높아진다. 이를 개선하기 위해서 일반적으로 MIS 구조를 적용하여 게이트 전극을 통한 누설전류를 줄일 수 있다.
도 5는 도 1에 도시된 HEMT의 E-mode 동작을 위한 또다른 구조의 HEMT의 예이다. 상기 p형 반도체층(107)은 III-V족 화합물 반도체를 포함할 수 있다. 예를 들어, p-AlGaN 또는 p-GaN 층일 수 있다. 이 p형 반도체층(107)으로 인하여 제1 반도체층(102)의 에너지 밴드갭이 높아지게 되고, 이로 인하여 2DEG가 공핍되어 E-mode로 동작 할 수 있다.
전술한 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형할 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
[부호의 설명]
100 : 기판 101 : 전이층
102 : 제1 반도체층 103 : 제2 반도체층
104 : 보호층 105 : 다층 구조 보호층
106 : 얇아진 기판 107 : p형 반도체층
201 : 전도성 금속 202 : 소스 전극
203 : 드레인 전극 204 : 게이트 전극
205 : 비아홀 금속
D1 : 첫번째 게이트 전극과 첫번째 드레인 전극 사이의 거리
D2 : 첫번째 게이트 전극과 두번째 드레인 전극 사이의 거리
D3: 세번째 게이트 전극과 세번째 드레인 전극 사이의 거리
D4: 네번째 게이트 전극과 네번째 드레인 전극 사이의 거리
Claims (14)
- 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계;
상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계;
상기 제2 반도체 상에 상기 제2 반도체층과 상기 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계;
열처리를 통하여 상기 소스와 상기 드레인 전극들이 상기 제1 반도체층과 상기 제2 반도체층으로 확산될 수 있도록 활성화시키는 단계;
상기 형성된 보호층을 제거하는 단계;
상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조 보호층을 형성하는 단계;
열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계;
상기 다층 구조 보호층을 개구하여 상기 소스와 드레인 전극들 사이에 게이트 전극들을 형성하는 단계;
상기 기판을 얇게 만드는(thinning) 단계;
상기 얇아진 기판에 소스 전극들을 연결할 비아 홀을 형성하는 단계; 및
상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함하는 HEMT 제조 방법. - 제 1 항에 있어서,
하나의 트랜지스터는 멀티핑거 게이트 구조를 사용하고, 각 게이트 전극에서 드레인 전극 사이의 거리를 서로 다르게 하는 것을 특징으로 하는 HEMT 제조 방법. - 제 1 항에 있어서,
트랜지스터의 출력 특성에 따라 적어도 일부의 게이트 전극과 드레인 전극 사이의 거리가 동일한 것을 특징으로 하는 특징으로 하는 HEMT 제조 방법. - 제 1 항에 있어서,
트랜지스터는 고주파 동작시 필요로 하는 동작전압, 주파수, 선형성 및 출력 중 적어도 하나에 따라 병렬적으로 확장되는 것을 특징으로 하는 HEMT 제조 방법. - 제 1 항에 있어서,
트랜지스터는 동일한 역할을 하는 전극들끼리 연결되어 하나의 트랜지스터를 구성하는 것을 특징으로 하는 HEMT 제조 방법. - 제 1 항에 있어서,
트랜지스터의 게이트 전극과 드레인 전극 사이의 거리는 고주파 동작 시 필요로 하는 동작 전압, 주파수, 선형성 및 출력 중 적어도 하나에 따라 결정되는 것을 특징으로 하는 HEMT 제조 방법. - 제 1 항에 있어서,
상기 다층 구조 보호층은 SiO 유전체 및 SiN 유전체를 포함하는 다층으로 증착함으로써 형성된 것을 특징으로 하는 HEMT 제조 방법. - 제 7 항에 있어서,
상기 다층 구조 보호층은 수 나노미터 내지 수 마이크로미터 두께로 증착된 것을 특징으로 하는 HEMT 제조 방법. - 제 7 항에 있어서,
상기 다층 구조 보호층의 두께, 종류 및 형성 방법은 상기 기판, 제1 반도체층, 및 제2 반도체층의 종류, 두께 및 제공 방식 중 적어도 하나에 따라 결정되는 것을 특징으로 하는 HEMT 제조 방법. - 제 7 항에 있어서,
상기 다층 구조 보호층은 상기 제1 반도체층과 보호층, 보호층 간의 계면 특성을 향상시키기 위해서 보호층 증착 후 열처리 된 것을 특징으로 하는 HEMT 제조 방법. - 제 10 항에 있어서,
상기 다층 구조 보호층의 증착 후 계면 특성의 향상을 위한 열처리 온도, 시간 및 분위기는 다층 구조 보호층의 종류, 두께 및 형성방법 중 적어도 하나에 따라 결정되는 것을 특징으로 하는 HEMT 제조 방법. - 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계;
상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계;
상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계;
열처리를 통하여 상기 소스와 드레인 전극들이 상기 제1 반도체층과 상기 제2 반도체층으로 확산될 수 있도록 활성화시키는 단계;
상기 보호층을 제거하는 단계;
상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계;
열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계;
상기 다층 구조 보호층 위에 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계;
상기 기판을 얇게 만드는 단계;
상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계; 및
상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함하는 HEMT 제조 방법. - 기판상에 순차적으로 전이층, 제1 반도체층 및 제2 반도체층을 형성하는 단계;
상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계;
상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계;
열처리를 통하여 상기 소스와 드레인 전극들이 상기 제1 반도체층과 상기 제2 반도체층으로 확산될 수 있도록 활성화시키는 단계;
상기 보호층을 제거하는 단계;
상기 제2 반도체층에서 게이트가 형성될 영역들을 부분적으로 식각하는 단계;
상기 제2 반도체층과 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계;
열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계;
상기 다층 구조 보호층 위에 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계;
상기 기판을 얇게 만드는 단계;
상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계; 및
상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함하는 HEMT 제조 방법. - 기판상에 순차적으로 전이층, 제1 반도체층, 제2 반도체층 및 p형 반도체층을 형성하는 단계;
상기 p형 반도체층에서 게이트 전극으로 사용될 영역들을 남기고 식각하는 단계;
상기 제2 반도체층 위에 소스 및 드레인 전극으로 동작할 금속 패턴들을 형성하는 단계;
상기 제2 반도체 상에 제2 반도체층과 형성된 금속 패턴들을 덮는 보호층을 형성하는 단계;
열처리를 통하여 소스와 드레인 전극들이 상기 제1 반도체층과 상기 제2 반도체층으로 확산될 수 있도록 활성화시키는 단계;
상기 보호층을 제거하는 단계;
상기 제2 반도체층과 상기 소스 및 드레인 전극들을 덮는 다층 구조의 보호층을 형성하는 단계;
열처리를 통하여 상기 다층 구조 보호층의 계면 특성을 향상시키는 단계;
상기 다층 구조 보호층 위에 상기 소스와 드레인 전극들 사이에 배치되는 게이트 전극들을 형성하는 단계;
상기 기판을 얇게 만드는 단계;
상기 얇아진 기판에 소스 전극들을 연결할 비아홀을 형성하는 단계;
상기 소스 전극들을 비아홀을 통하여 서로 연결하는 단계를 포함하는 HEMT 제조 방법.
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|---|---|---|---|
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| KR (1) | KR101985897B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102185914B1 (ko) * | 2019-07-31 | 2020-12-02 | 국방과학연구소 | 고 전자이동도 트랜지스터 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101008272B1 (ko) * | 2008-09-25 | 2011-01-13 | 전자부품연구원 | 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법 |
| JP2013080794A (ja) * | 2011-10-03 | 2013-05-02 | Sharp Corp | 高電子移動度トランジスタ |
| KR101762907B1 (ko) * | 2016-03-25 | 2017-07-31 | (재)한국나노기술원 | 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 |
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- 2017-12-15 KR KR1020170173155A patent/KR101985897B1/ko active IP Right Grant
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| JP2013080794A (ja) * | 2011-10-03 | 2013-05-02 | Sharp Corp | 高電子移動度トランジスタ |
| KR101762907B1 (ko) * | 2016-03-25 | 2017-07-31 | (재)한국나노기술원 | 고전자 이동도 트랜지스터 구조를 가지는 센서의 제조방법 |
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| KR102185914B1 (ko) * | 2019-07-31 | 2020-12-02 | 국방과학연구소 | 고 전자이동도 트랜지스터 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |