JPWO2007108055A1 - 化合物半導体装置及びその製造方法 - Google Patents

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Abstract

ＳｉＣ基板（１）上にＡｌＮ層（２）が形成されている。ＡｌＮ層（２）上にＧａＮバッファ層（３）が形成されている。ＧａＮバッファ層（３）上にノンドープＡｌＧａＮ層（４ａ）が形成されている。ノンドープＡｌＧａＮ層（４ａ）上にｎ型ＡｌＧａＮ層（４ｂ）が形成されている。ｎ型ＡｌＧａＮ層（４ｂ）上にｎ型ＧａＮ層（５）が形成されている。ｎ型ＧａＮ層（５）上にノンドープＡｌＮ層（６）及びＳｉＮ層（７）が順次形成されている。ノンドープＡｌＮ層（６）及びＳｉＮ層（７）には、少なくとも３個の開口部が形成されており、これらの開口部内に、ソース電極（８ａ）、ドレイン電極（８ｂ）及びゲート電極（１９）が埋め込まれている。

Description

本発明は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等に好適な化合物半導体装置及びその製造方法に関する。
近年、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。
携帯電話の基地局用アンプには高電圧動作が求められており、高耐圧が必須となっている。現在、電流オフ時の耐圧として３００Ｖを超える値が報告されている。上述のような化合物半導体装置には、電流コラプスとよばれる動作中のオン抵抗の変化が生じることがある。但し、この現象は、ＧａＮ保護層をＡｌＧａＮ電子供給層の上に配置し、更にＳｉＮ保護膜を形成することにより、回避することができる。このような構造は、例えば特許文献１に記載されている。
図１６は、従来の化合物半導体装置の構造を示す断面図である。ＳｉＣ基板１０１上にＡｌＮ層１０２、ＧａＮ層１０３、ｎ型ＡｌＧａＮ１０４ａ、ｎ型ＡｌＧａＮ１０４ｂ及びｎ型ＧａＮ層１０５が順次形成されている。ＡｌＮ層１０２の厚さは１５０μｍである。ｎ型ＡｌＧａＮ層１０４ｂ及びｎ型ＧａＮ層１０５の総厚は３０ｎｍ程度である。更に、ｎ型ＧａＮ層１０５上にＳｉＮ層１０７が形成されている。ＳｉＮ層１０７に複数の開口部が形成されており、これらの開口部内にソース電極１０８ａ、ドレイン電極１０８ｂ及びゲート電極１０９が埋め込まれている。
但し、この化合物半導体装置はノーマリオンタイプである。化合物半導体装置は自動車部品に用いられることがある。しかし、ノーマリオンタイプでは、交通事故等により故障が生じた際に、自動車部品に電流が流れ続けてしまう。そこで、近時、ノーマリオフタイプの化合物半導体装置の要請が高まっている。
ノーマリオフタイプの化合物半導体装置を実現するためには、閾値電圧を正にすればよい。そこで、リセスゲート構造が提案されている。しかしながら、リセスゲート構造の化合物半導体装置を精度よく製造することは困難である。これは、化合物半導体装置を構成する各半導体層の加工に好適な選択エッチングが見出されておらず、時間制御のドライエッチングを行っているからである。
また、図１６に示す従来の化合物半導体装置では、入力電力を大きくしていくと、飽和領域において正のゲートリーク電流が流れる。これは、ゲート電極１０９とｎ型ＧａＮ層１０５とが直接接触しているためである。このようなゲートリーク電流が流れると、飽和出力状態で使用し続けることが困難であり、携帯電話の基地局用アンプに好適であるとはいい難い。
そこで、ｎ型ＧａＮ層１０５とゲート電極１０９との間に絶縁体層が挟みこまれた構造が提案されている。しかしながら、絶縁体層が存在する場合、ゲートリーク電流が低減するものの、閾値電圧が深くなってしまう。このため、この構造では、閾値電圧を正にすることも不可能であると考えられている。更に、ゲートリーク電流が低減しても、耐圧が低下してしまう。これは、絶縁体層とｎ型ＧａＮ層１０５との間のトラップの影響のためである。
特開２００２−３５９２５６号公報 特開２００４−３４２９０７号公報
本発明は、ゲート電圧を０としたときに流れる電流を抑制することができ、かつ、高い再現性で製造することができる化合物半導体装置及びその製造方法を提供することを目的とする。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る化合物半導体装置では、半導体基板上にＧａＮ系のキャリア走行層が形成され、前記キャリア走行層上にＧａＮ系のキャリア供給層が形成され、前記キャリア供給層上にＧａＮ系の保護層が形成され、前記保護層上にソース電極、ドレイン電極及びゲート電極が形成されている。また、前記保護層上には、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に位置し、Ｎを含む化合物半導体層が形成され、前記化合物半導体層上に絶縁体層が形成されている。
本発明に係る化合物半導体装置の製造方法では、半導体基板上にＧａＮ系のキャリア走行層を形成した後、前記キャリア走行層上にＧａＮ系のキャリア供給層を形成する。次に、前記キャリア供給層上にＧａＮ系の保護層を形成する。次いで、前記保護層上にＮを含む化合物半導体層を形成する。その後、前記化合物半導体層上に絶縁体層を形成する。続いて、前記絶縁体層及び前記化合物半導体層に、ソース電極用の開口部、ドレイン電極用の開口部及びゲート電極用の開口部を形成する。そして、前記３個の開口部内に電極を形成する。但し、前記ゲート電極用の開口部を形成する工程では、前記化合物半導体層を前記保護層が露出するまでウェットエッチングする。
図１は、本発明の第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 図２Ａは、本発明の第１の実施形態に係る化合物半導体装置の製造方法を示す断面図である。 図２Ｂは、図２Ａに引き続き、化合物半導体装置の製造方法を示す断面図である。 図２Ｃは、図２Ｂに引き続き、化合物半導体装置の製造方法を示す断面図である。 図２Ｄは、図２Ｃに引き続き、化合物半導体装置の製造方法を示す断面図である。 図２Ｅは、図２Ｄに引き続き、化合物半導体装置の製造方法を示す断面図である。 図２Ｆは、図２Ｅに引き続き、化合物半導体装置の製造方法を示す断面図である。 図２Ｇは、図２Ｆに引き続き、化合物半導体装置の製造方法を示す断面図である。 図３は、本発明の第１の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。 図４は、本発明の第２の実施形態に係る化合物半導体装置の構造を示す断面図である。 図５Ａは、本発明の第２の実施形態に係る化合物半導体装置の製造方法を示す断面図である。 図５Ｂは、図５Ａに引き続き、化合物半導体装置の製造方法を示す断面図である。 図５Ｃは、図５Ｂに引き続き、化合物半導体装置の製造方法を示す断面図である。 図６は、本発明の第２の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。 図７は、本発明の第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 図８Ａは、本発明の第３の実施形態に係る化合物半導体装置の製造方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、化合物半導体装置の製造方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、化合物半導体装置の製造方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、化合物半導体装置の製造方法を示す断面図である。 図８Ｅは、図８Ｄに引き続き、化合物半導体装置の製造方法を示す断面図である。 図９は、本発明の第３の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。 図１０は、本発明の第４の実施形態に係る化合物半導体装置の構造を示す断面図である。 図１１は、本発明の第４の実施形態に係る化合物半導体装置の信頼度の試験データを示すグラフである。 図１２は、本発明の第５の実施形態に係る化合物半導体装置の構造を示す断面図である。 図１３は、本発明の第６の実施形態に係る化合物半導体装置の構造を示す断面図である。 図１４は、本発明の第７の実施形態に係る化合物半導体装置の構造を示す断面図である。 図１５は、本発明の第１の実施形態の変形例を示す断面図である。 図１６は、従来の化合物半導体装置の構造を示す断面図である。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
第１の実施形態では、ＳｉＣ基板１上に、厚さが１５０ｎｍ乃至３００ｎｍ程度のＡｌＮ層２が形成されている。ＡｌＮ層２上に、厚さが３μｍ程度のＧａＮバッファ層３（キャリア走行層）が形成されている。ＧａＮバッファ層３上に、厚さが５ｎｍ程度のノンドープＡｌＧａＮ層４ａが形成されている。ノンドープＡｌＧａＮ層４ａ上に、厚さが１５ｎｍ乃至２０ｎｍ程度のｎ型ＡｌＧａＮ層４ｂ（キャリア供給層）が形成されている。ｎ型ＡｌＧａＮ層４ｂには、Ｓｉが４×１０１８ｃｍ−３程度ドーピングされている。更に、ｎ型ＡｌＧａＮ層４ｂ上に、厚さが７ｎｍ程度のｎ型ＧａＮ層５（保護層）が形成されている。ｎ型ＧａＮ層５には、Ｓｉが５×１０１８ｃｍ−３程度ドーピングされている。ｎ型ＧａＮ層５上に、厚さが３ｎｍ程度のノンドープＡｌＮ層６及び厚さが２０ｎｍ程度のＳｉＮ層７が順次形成されている。ノンドープＡｌＮ層６とＳｉＮ層７との間には、半導体−絶縁体接合がある。ノンドープＡｌＮ層６及びＳｉＮ層７には、少なくとも３個の開口部（ソース電極用、ドレイン電極用及びゲート電極用）が形成されており、これらの開口部内に、ソース電極８ａ、ドレイン電極８ｂ及びゲート電極１９が埋め込まれている。ノンドープＡｌＮ層６とゲート電極１９との間には、半導体−金属接合がある。また、ゲート電極１９とｎ型ＧａＮ層５との間には、金属−半導体接合がある。ソース電極８ａ及びドレイン電極８ｂは、例えば、厚さが１０ｎｍ程度のＴａ膜とその上に形成された厚さが３００ｎｍ程度のＡｌ膜とから構成されている。また、ゲート電極１９は、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されている。
このような第１の実施形態では、ノンドープＡｌＧａＮ層４ａのＧａＮバッファ層３との界面近傍に、格子不整合に起因するピエゾ効果が生じる。このため、正の分極電荷が現れ、ＧａＮバッファ層３のノンドープＡｌＧａＮ層４ａとの界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れる。
また、ゲート電極１９の周囲に絶縁体層としてＳｉＮ層７が存在するため、側面からのゲートリーク電流を防止することができる。従って、高耐圧化が可能となる。
更に、ＳｉＮ層７とｎ型ＧａＮ層５との間にノンドープＡｌＮ層６が存在するため、ノンドープＡｌＮ層６とｎ型ＧａＮ層５との界面に電子が存在する。従って、ゲート電極１９とソース電極８ａ及びドレイン電極８ｂとの間の電子走行領域に２次元電子ガスが多く存在する。従って、相互コンダクタンス（Ｇｍ）が向上し、オン抵抗が低く抑えられる。また、ゲートリセス構造の採用により、閾値電圧がより０Ｖに近くなる。つまり、これらの相互作用により、閾値電圧を０Ｖに近づけながら十分な電流を確保することが可能となる。
次に、第１の実施形態に係る化合物半導体装置を製造する方法について説明する。図２Ａ乃至図２Ｇは、本発明の第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図２Ａに示すように、ＳｉＣ基板１上にＡｌＮ層２を形成する。次に、ＡｌＮ層２上にＧａＮバッファ層３を形成する。次いで、ＧａＮバッファ層３上にノンドープＡｌＧａＮ層４ａを形成する。その後、ノンドープＡｌＧａＮ層４ａ上にｎ型ＡｌＧａＮ層４ｂを形成する。続いて、ｎ型ＡｌＧａＮ層４ｂ上にｎ型ＧａＮ層５を形成する。次に、ｎ型ＧａＮ層５上にノンドープＡｌＮ層６を形成する。次いで、ノンドープＡｌＮ層６上にＳｉＮ層７を形成する。ＡｌＮ層２、ＧａＮバッファ層３、ノンドープＡｌＧａＮ層４ａ、ｎ型ＡｌＧａＮ層４ｂ、ｎ型ＧａＮ層５及びノンドープＡｌＮ層６の形成は、例えばＭＯＣＶＤ法等の結晶成長法により行う。また、ＳｉＮ層７の形成は、例えばプラズマＣＶＤ法により行う。
次に、図２Ｂに示すように、ＳｉＮ層７上に、ソース電極８ａ及びドレイン電極８ｂを形成する予定の領域に開口部が存在するレジストパターン２１を形成する。
次いで、図２Ｃに示すように、レジストパターン２１をマスクとして用いて、ＳｉＮ層７及びノンドープＡｌＮ層６のウェットエッチングを行うことにより、ＳｉＮ層７及びノンドープＡｌＮ層６に、ソース電極用の開口部及びドレイン電極用の開口部を形成する。このとき、ノンドープＡｌＮ層６の下に位置するｎ型ＧａＮ層５はウェットエッチングでは除去されないため、ｎ型ＧａＮ層５の表面においてエッチングが停止する。開口部の形成後に、レジストパターン２１を除去する。
その後、図２Ｄに示すように、ＳｉＮ層７及びノンドープＡｌＮ層６の開口部内にソース電極８ａ及びドレイン電極８ｂを形成する。
続いて、図２Ｅに示すように、ＳｉＮ層７、ソース電極８ａ及びドレイン電極８ｂ上に、ゲート電極１９を形成する予定の領域に開口部が存在するレジストパターン２２を形成する。
次に、図２Ｆに示すように、レジストパターン２２をマスクとして用いて、ＳｉＮ層７及びノンドープＡｌＮ層６のウェットエッチング（酸を用いたエッチング）を行うことにより、ＳｉＮ層７及びノンドープＡｌＮ層６に、ゲート電極用の開口部を形成する。このときも、ノンドープＡｌＮ層６の下に位置するｎ型ＧａＮ層５はウェットエッチングでは除去されないため、ｎ型ＧａＮ層５の表面においてエッチングが停止する。開口部の形成後に、レジストパターン２２を除去する。
次いで、図２Ｇに示すように、ＳｉＮ層７及びノンドープＡｌＮ層６の開口部内にゲート電極１９（埋め込み型ゲート電極）を形成する。なお、図示していないが、素子分離は、例えばイオン注入により行うことができる。
このような製造方法によれば、ノンドープＡｌＮ層６とｎ型ＧａＮ層５とのウェットエッチング時の選択比が高いため、ノンドープＡｌＮ層６を高い精度で加工することができる。従って、再現性のよいゲート電極１９を高い精度で形成することができる。
ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス特性について説明する。図３は、本願発明者が測定した第１の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。図３には、参考のために、図１６に示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート−ソース間電圧（Ｖｇｓ）であり、縦軸は相互コンダクタンス（Ｇｍ）である。図３に示すように、従来の化合物半導体装置と比較すると、第１の実施形態では閾値電圧がより０Ｖに近づいた。
なお、第１の実施形態では、ソース電極８ａ及びドレイン電極８ｂの底面がｎ型ＧａＮ層５の表面と接しているが、図１５に示すように、ｎ型ＡｌＧａＮ層４ｂの表面に接するようにしてもよい。この場合には、例えば、図２Ｂに示すレジストパターン２１をマスクとして用いてＳｉＮ層７及びノンドープＡｌＮ層６に、ソース電極用の開口部及びドレイン電極用の開口部を形成した後、レジストパターン２１を残したまま、ｎ型ＧａＮ層５のドライエッチングを行う。このドライエッチングでは、例えば、圧力を２Ｐａとし、Ｃｌ２流量を１０ｓｃｃｍとし、エッチング速度を１０ｎｍ／分として、反応性イオンエッチング（ＲＩＥ）を行う。ドライエッチングの終点は、例えば時間制御により決定する。なお、エッチング量の誤差は±３ｎｍ以内とすることが好ましい。この場合にも、ソース電極８ａ及び８ｂは、例えば、厚さが１０ｎｍ程度のＴａ膜とその上に形成された厚さが３００ｎｍ程度のＡｌ膜とから構成される。このような電極及びその周辺の構造は、以下の実施形態にも適用することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
第２の実施形態では、ノンドープＡｌＮ層６のゲート電極用の開口部の大きさは第１の実施形態のそれと同程度であるのに対し、ＳｉＮ層７のゲート電極用の開口部が第１の実施形態のそれよりも広い。そして、この開口部に、オーバーハング部を備えたゲート電極２９が埋め込まれている。他の構成は、第１の実施形態と同様である。
このような第２の実施形態によれば、ゲート電極２９とノンドープＡｌＮ層６との界面近傍における電界集中が、第１の実施形態におけるゲート電極１９とノンドープＡｌＮ層６との界面近傍における電界集中よりも緩和される。化合物半導体装置のゲートとドレインとの間には５０Ｖ乃至５００Ｖの電圧が印加されることがあるが、第２の実施形態によれば、このような場合でも、劣化がより一層生じにくくなる。
次に、第２の実施形態に係る化合物半導体装置を製造する方法について説明する。図５Ａ乃至図５Ｃは、本発明の第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、第１の実施形態の場合と同様にして、レジストパターン２２の除去（図２Ｆ参照）までの処理を行う。次に、図５Ａに示すように、ＳｉＮ層７、ソース電極８ａ及びドレイン電極８ｂ上に、ゲート電極２９のオーバーハング部を形成する予定の領域に開口部が存在するレジストパターン２３を形成する。
次に、図５Ｂに示すように、レジストパターン２３をマスクとして用いて、ＳｉＮ層７のウェットエッチングを行うことにより、ＳｉＮ層７に、オーバーハング部用の開口部を形成する。開口部の形成後に、レジストパターン２３を除去する。
次いで、図５Ｃに示すように、ＳｉＮ層７及びノンドープＡｌＮ層６の開口部内にゲート電極２９（埋め込み型ゲート電極）を形成する。なお、図示していないが、素子分離は、例えばイオン注入により行うことができる。
ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス特性について説明する。図６は、本願発明者が測定した第２の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。図６には、参考のために、図１６に示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート−ドレイン間電圧（Ｖｇｄ）であり、縦軸はゲート−ドレイン間電流（Ｉｇｄ）である。図６に示すように、従来の化合物半導体装置と比較すると、第２の実施形態では、逆方向ゲートリーク電流が低減した。更に、飽和電流が減少することなく、閾値電圧が０Ｖに近づいた。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、ＭＩＳ（Metal-Insulator-Semiconductor）構造が採用されている。図７は、本発明の第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
第３の実施形態では、ノンドープＡｌＮ層６の上に、厚さが１０ｎｍ程度のＳｉＮ層７ａが形成されている。ノンドープＡｌＮ層６及びＳｉＮ層７ａには、少なくとも３個の開口部（ソース電極用、ドレイン電極用及びゲート電極用）が形成されている。本実施形態では、３個の開口部のうちのゲート電極用の開口部内及びＳｉＮ層７ａ上に、厚さが１０ｎｍ程度のＳｉＮ層７ｂが形成されている。そして、ゲート電極用の開口部内に、オーバーハング部を備えたゲート電極３９が埋め込まれている。他の構成は、第１の実施形態と同様である。
このような第３の実施形態によれば、順方向ゲートリーク電流を大幅に低減することができる。また、完全なノーマリオフ動作を行うことができる。また、ノーマリオフ動作の実現により、高い電流を得ることも可能となる。
次に、第３の実施形態に係る化合物半導体装置を製造する方法について説明する。図８Ａ乃至図８Ｅは、本発明の第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にして、ノンドープＳｉN層６の形成（図２Ａ参照）までの処理を行う。次に、図８Ａに示すように、ノンドープＳｉN層６上にＳｉＮ層７ａを形成する。ＳｉＮ層７ａの形成は、例えばプラズマＣＶＤ法により行う。
次いで、第１の実施形態と同様にして、ソース電極８ａ及びドレイン電極８ｂの形成（図２Ｄ参照）までの処理を行う。その後、図８Ｂに示すように、ＳｉＮ層７ａ、ソース電極８ａ及びドレイン電極８ｂ上に、ゲート電極３９の下部を形成する予定の領域に開口部が存在するレジストパターン２４を形成する。
続いて、図８Ｃに示すように、レジストパターン２４をマスクとして用いて、ＳｉＮ層７ａ及びノンドープＡｌＮ層６のウェットエッチングを行うことにより、ＳｉＮ層７ａ及びノンドープＡｌＮ層６に、ゲート電極用の開口部を形成する。このとき、ノンドープＡｌＮ層６の下に位置するｎ型ＧａＮ層５はウェットエッチングでは除去されないため、ｎ型ＧａＮ層５の表面においてエッチングが停止する。開口部の形成後に、レジストパターン２４を除去する。
次に、図８Ｄに示すように、ゲート電極用の開口部内及びＳｉＮ層７ａ上にＳｉＮ層７ｂを形成する。ＳｉＮ層７ｂの形成は、例えばプラズマＣＶＤ法により行う。
次いで、図８Ｅに示すように、ＳｉＮ層７ａ及びノンドープＡｌＮ層６の開口部内にゲート電極３９（埋め込み型ゲート電極）を形成する。なお、図示していないが、素子分離は、例えばイオン注入により行うことができる。
ここで、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス特性について説明する。図９は、本願発明者が測定した第３の実施形態に係る化合物半導体装置のデバイス特性を示すグラフである。図９には、参考のために、図１６に示す従来の化合物半導体装置のデバイス特性も示す。横軸はゲート電圧であり、縦軸は順方向ゲートリーク電流である。図９に示すように、従来の化合物半導体装置と比較すると、第３の実施形態では、順方向ゲートリーク電流が低減した。即ち、第３の実施形態では、ゲート電圧を４Ｖ程度まで高くしても、ゲートリーク電流はほとんど流れなかった。
また、表１に、本願発明者が上述の方法に従って製造した化合物半導体装置のデバイス特性（閾値電圧Ｖｔｈ、そのばらつきσＶｔｈ及び最大電流Ｉｍａｘ）を示す。表１には、参考のために、図１６に示す従来の化合物半導体装置のデバイス特性も示す。従来の化合物半導体装置では、閾値電圧Ｖｔｈが負であるのに対し、第３の実施形態では、閾値電圧Ｖｔｈが正となった。また、閾値電圧のばらつきσＶｔｈが、第３の実施形態では、従来の化合物半導体装置の１／１０程度となった。これは、第３の実施形態では、ゲート電極３９近傍の構造を高い再現性で形成することができるのに対し、従来の化合物半導体装置では再現性が低いためである。更に、第３の実施形態では、ゲートリーク電流の低減に伴って最大電流Ｉｍａｘが従来の化合物半導体装置と比較して著しく高くなった。
Figure 2007108055
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図１０は、本発明の第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
第４の実施形態では、ノンドープＡｌＮ層６とＳｉN層７ａとの間に、厚さが７ｎｍ程度のｎ型ＧａＮ層１１が形成されている。ｎ型ＧａＮ層１１には、Ｓｉが５×１０１８ｃｍ−３程度ドーピングされている。ｎ型ＧａＮ層１１には、ノンドープＡｌＮ層６及びＳｉN層７ａと同様の開口部が形成されている。他の構成は第３の実施形態と同様である。なお、ｎ型ＧａＮ層１１のＳｉのドーピング量がｎ型ＧａＮ層５のそれよりも高くてもよい。
このような第４の実施形態によれば、ノンドープＡｌＮ層６上にｎ型ＧａＮ層１１が形成されているため、ノンドープＡｌＮ層６の化学的な変化がより生じにくい。このため、装置全体の劣化が生じにくく、高い信頼性が得られる。
なお、第４の実施形態に係る化合物半導体装置を製造するに当たっては、例えば、ノンドープＡｌＮ層６の形成とＳｉN層７ａの形成との間に、ｎ型ＧａＮ層１１をノンドープＡｌＮ層６上に形成する。そして、ＳｉN層７ａに開口部を形成した後に、ｎ型ＧａＮ層１１のドライエッチングを行う。このドライエッチングは、時間制御により行う。次いで、第１乃至第３の実施形態と同様にして、ノンドープＡｌＮ層６のウェットエッチングを行う。このとき、ノンドープＡｌＮ層６の下に位置するｎ型ＧａＮ層５はウェットエッチングでは除去されないため、ｎ型ＧａＮ層５の表面においてエッチングが停止する。
ここで、本願発明者が上述の方法に従って製造した化合物半導体装置の信頼度について説明する。図１１は、本願発明者が測定した第４の実施形態に係る化合物半導体装置の信頼度の試験データを示すグラフである。図１１には、参考のために、図１６に示す従来の化合物半導体装置の試験データ（３種類）も示す。横軸はゲートリーク電流Ｉｇであり、縦軸は試験時間である。図１１に示すように、従来の化合物半導体装置では、試験開始時においてもゲートリーク電流が高く、また、試料によっては時間の経過につれてゲートリーク電流が増加した。これは、劣化が進行していることを示している。これに対し、第４の実施形態では、試験開始時におけるゲートリーク電流が低く、更に、時間の経過に伴う増加は全く観察されなかった。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図１２は、本発明の第５の実施形態に係る化合物半導体装置の構造を示す断面図である。
第５の実施形態では、第４の実施形態におけるｎ型ＧａＮ層５の代わりにノンドープＧａＮ層１２が形成されている。
このような第５の実施形態によれば、ｎ型ＧａＮ層５の代わりにノンドープＧａＮ層１２が用いられているため、ゲートリーク電流をより一層低減することができる。また、第３の実施形態と同様にＭＩＳ構造を採用しているため、ノンドープＧａＮ層１２を用いても特性が低下することはない。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図１３は、本発明の第６の実施形態に係る化合物半導体装置の構造を示す断面図である。
第６の実施形態では、第５の実施形態におけるｎ型ＧａＮ層１１の代わりにｎ型ＩｎＧａＮ層１３が形成されている。
このような第６の実施形態によれば、ｎ型ＧａＮ層１１の代わりにｎ型ＩｎＧａＮ層１３が用いられているため、この層でのバンドが下がり、２次元電子ガスが増加する。この結果、最大電流が増加する。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。図１４は、本発明の第７の実施形態に係る化合物半導体装置の構造を示す断面図である。
第７の実施形態では、第４の実施形態におけるノンドープＡｌＮ層６とｎ型ＧａＮ層１１との間に、１原子層分のＳｉ層１４が形成されている。Ｓｉ層１４は、例えばプレーナドーピング法（原子層ドーピング法）により形成される。
このような第７の実施形態によれば、電極間の抵抗が低下し、最大電流が増加する。なお、Ｓｉ層１４がｎ型ＧａＮ層５とノンドープＡｌＮ層６との間に形成されていてもよい。
なお、ＡｌＮ層の形成をＡＬＤ（Atomic Layer Deposition）法又はスパッタリング法等により行ってもよい。この場合、ＡｌＮ層の結晶方位は、その下のＧａＮ層の影響を受けにくくなる。また、これらの実施形態では、ゲート電極とソース電極及びドレイン電極との間に、Ｎを含む化合物半導体層としてＡｌＮ層が形成されているが、他の化合物半導体層、例えばＩｎＡｌＮ等のＩｎを含む層が形成されていてもよい。更に、これらの実施形態では、単体のＨＥＭＴについて説明しているが、複数のＨＥＭＴを集積してもよい。この場合には、例えばイオン注入又はメサエッチング等によって素子分離を行えばよい。
本発明によれば、保護層上にＮを含む化合物半導体層が形成されており、この化合物半導体層の加工を、保護層への影響がない条件下で行うことができる。このため、高い再現性でゲートリセス構造を構築することができる。このため、ゲート電圧を０としたときに流れる電流を抑制することができる。また、絶縁体層がゲート電極の側面に接している場合には、ゲートリーク電流を抑制することができ、高耐圧化することができる。

Claims (20)

  1. 半導体基板上に形成されたＧａＮ系のキャリア走行層と、
    前記キャリア走行層上に形成されたＧａＮ系のキャリア供給層と、
    前記キャリア供給層上に形成されたＧａＮ系の保護層と、
    前記保護層上に形成されたソース電極、ドレイン電極及びゲート電極と、
    前記保護層上に形成され、前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に位置し、Ｎを含む化合物半導体層と、
    前記化合物半導体層上に形成された絶縁体層と、
    を有することを特徴とする化合物半導体装置。
  2. 前記ゲート電極と前記保護層とが接触していることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記ゲート電極と前記化合物半導体層とが接触していることを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記化合物半導体層と前記絶縁体層とが接触していることを特徴とする請求項１に記載の化合物半導体装置。
  5. 前記絶縁体層は、ＳｉＮ層であることを特徴とする請求項１に記載の化合物半導体装置。
  6. 前記化合物半導体層は、ＡｌＮ層であることを特徴とする請求項１に記載の化合物半導体装置。
  7. 前記絶縁体層は、前記ゲート電極と前記化合物半導体層との間及び前記ゲート電極と前記保護層との間にも形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  8. 前記ゲート電極は、オーバーハング部を有することを特徴とする請求項１に記載の化合物半導体装置。
  9. 前記保護層にＳｉがドーピングされていることを特徴とする請求項１に記載の化合物半導体装置。
  10. 前記化合物半導体層と前記絶縁体層との間に形成されたＧａＮ系の第２の化合物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
  11. 前記第２の化合物半導体層は、Ｉｎを含むことを特徴とする請求項１０に記載の化合物半導体装置。
  12. 前記化合物半導体層と前記第２の化合物半導体層との間に形成されたＳｉ層を有することを特徴とする請求項１０に記載の化合物半導体装置。
  13. 前記第２の化合物半導体層にＳｉがドーピングされていることを特徴とする請求項１０に記載の化合物半導体装置。
  14. 半導体基板上にＧａＮ系のキャリア走行層を形成する工程と、
    前記キャリア走行層上にＧａＮ系のキャリア供給層を形成する工程と、
    前記キャリア供給層上にＧａＮ系の保護層を形成する工程と、
    前記保護層上にＮを含む化合物半導体層を形成する工程と、
    前記化合物半導体層上に絶縁体層を形成する工程と、
    前記絶縁体層及び前記化合物半導体層に、ソース電極用の開口部、ドレイン電極用の開口部及びゲート電極用の開口部を形成する工程と、
    前記３個の開口部内に電極を形成する工程と、
    を有し、
    前記ゲート電極用の開口部を形成する工程は、前記化合物半導体層を前記保護層が露出するまでウェットエッチングする工程を有することを特徴とする化合物半導体装置の製造方法。
  15. 前記絶縁体層として、ＳｉＮ層を形成することを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
  16. 前記化合物半導体層として、ＡｌＮ層を形成することを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
  17. 前記ゲート電極用の開口部を形成する工程の後に、前記ゲート電極用の開口部の底部及び側部に第２の絶縁体層を形成する工程を有することを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
  18. 前記化合物半導体層を形成する工程と前記絶縁体層を形成する工程との間に、前記化合物半導体層上にＧａＮ系の第２の化合物半導体層を形成する工程を有することを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
  19. 前記第２の化合物半導体層として、Ｉｎを含むものを形成することを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
  20. 前記化合物半導体層を形成する工程と前記第２の化合物半導体層を形成する工程との間に、前記化合物半導体層上に原子層ドーピングによりＳｉ層を形成する工程を有することを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008306130A (ja) * 2007-06-11 2008-12-18 Sanken Electric Co Ltd 電界効果型半導体装置及びその製造方法
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
WO2009066434A1 (ja) * 2007-11-19 2009-05-28 Nec Corporation 電界効果トランジスタおよびその製造方法
JP5386829B2 (ja) 2008-01-30 2014-01-15 富士通株式会社 半導体装置
JP5320774B2 (ja) * 2008-03-03 2013-10-23 三菱電機株式会社 半導体装置
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
JP5468768B2 (ja) * 2008-12-05 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
JP5487613B2 (ja) 2008-12-19 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP4794655B2 (ja) * 2009-06-09 2011-10-19 シャープ株式会社 電界効果トランジスタ
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
WO2011033932A1 (ja) * 2009-09-18 2011-03-24 株式会社パイオラックス ホースクランプ
JP2011082216A (ja) 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US9378965B2 (en) * 2009-12-10 2016-06-28 Infineon Technologies Americas Corp. Highly conductive source/drain contacts in III-nitride transistors
CN101916773B (zh) * 2010-07-23 2012-05-23 中国科学院上海技术物理研究所 一种双沟道mos-hemt器件的制作方法
JP5712583B2 (ja) 2010-12-02 2015-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP5724339B2 (ja) * 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
JP5654884B2 (ja) * 2011-01-26 2015-01-14 株式会社東芝 窒化物半導体装置の製造方法
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
GB201112327D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP2013206976A (ja) * 2012-03-27 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9379195B2 (en) 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9000484B2 (en) 2012-05-23 2015-04-07 Hrl Laboratories, Llc Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask
US8680536B2 (en) * 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US8803246B2 (en) 2012-07-16 2014-08-12 Transphorm Inc. Semiconductor electronic components with integrated current limiters
JP6087552B2 (ja) 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9583574B2 (en) 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US8884334B2 (en) * 2012-11-09 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Composite layer stacking for enhancement mode transistor
JP2014130951A (ja) * 2012-12-28 2014-07-10 Sumitomo Electric Ind Ltd 半導体装置
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
WO2014127150A1 (en) 2013-02-15 2014-08-21 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
JP5721782B2 (ja) * 2013-06-26 2015-05-20 パナソニック株式会社 半導体装置
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
KR20150011238A (ko) * 2013-07-22 2015-01-30 삼성전자주식회사 질화물계 반도체 장치
JP6214978B2 (ja) * 2013-09-17 2017-10-18 株式会社東芝 半導体装置
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
ITUB20155503A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica
CN108292678B (zh) 2015-11-19 2021-07-06 Hrl实验室有限责任公司 具有双栅极的iii族氮化物场效应晶体管
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP4224737B2 (ja) * 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
JP2002141499A (ja) * 2000-10-31 2002-05-17 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP2005527102A (ja) * 2001-07-24 2005-09-08 クリー　インコーポレイテッド 高電子移動度トランジスタ及びその製造方法
JP3940699B2 (ja) * 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
WO2006001369A1 (ja) * 2004-06-24 2006-01-05 Nec Corporation 半導体装置
JP2006032552A (ja) * 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate

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