JP5320774B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5320774B2 JP5320774B2 JP2008052409A JP2008052409A JP5320774B2 JP 5320774 B2 JP5320774 B2 JP 5320774B2 JP 2008052409 A JP2008052409 A JP 2008052409A JP 2008052409 A JP2008052409 A JP 2008052409A JP 5320774 B2 JP5320774 B2 JP 5320774B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- aln
- semiconductor device
- algan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 229910002704 AlGaN Inorganic materials 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 11
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 39
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 27
- 229910002601 GaN Inorganic materials 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 23
- 238000005530 etching Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、窒化物半導体の積層構造が形成された半導体装置に関し、特にチップ面積を大きくすることなく、十分なキャパシタンスおよび耐圧を確保することができる半導体装置に関するものである。
窒化物半導体は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、およびこれらから構成される混晶の総称である。この窒化物半導体は、一般に機械的に堅牢でかつ化学的にも安定であり、さらに熱伝導率も高く放熱性に優れている。従って、窒化物半導体多層膜構造を用いて作成された半導体素子、例えばＡｌｘＧａ１−ｘＮ／ＧａＮ高電子移動度トランジスタ（HEMT: high electron mobility transistor）は、高出力・高周波素子に適用できると考えられている。このため、これまでにＡｌＧａＮ／ＧａＮ ＨＥＭＴの試作例が数多く報告されている。
ＡｌＧａＮ／ＧａＮ ＨＥＭＴを用いた回路は、他の高周波トランジスタと同様にモノリシックマイクロ波集積回路（MMIC: Monolithic Microwave Integrated Circuit）化が可能である。ＭＭＩＣ化には、トランジスタ以外の受動素子、例えば抵抗、インダクタ、キャパシタの構造と作製方法が重要となる。従来のＭＩＭ（Metal Insulator Metal）キャパシタは、下地金属層の上に化学気相成長法などによって窒化珪素（ＳｉＮｘ）膜を堆積させて、これを絶縁膜として用いていた。
N. Inoue, Ippei Kume, Jun Kawahara, Shinobu Saito, Naoya Furutake, Takeshi Toda, Koichiro Matsui, Takayuki Iwaki, Masayuki Furumiya, Toshiki Shinmura, Koichi Ohto, and Yoshihiro Hayashi, Jpn. J. Appl. Phys. 46, 1968 (2007)
L. Roskovcova and J. Pastrnak, Czech. J. Phys. B 30, 586 (1980)
A.T Collins, E.C. Lightowlers, and P. J. Dean, Phys Rev. 158, 833 (1967)
J. L. Hudgins, J. Electron. Mater. 32, 471, (2003)
ＳｉＮｘ膜の絶縁破壊電界は〜６ＭＶ／ｃｍ程度である（例えば、非特許文献１参照）。従って、通常の厚さ１５０ｎｍのＳｉＮｘ膜を絶縁膜として用いたＭＩＭキャパシタの破壊電圧は約９０Ｖであり、ＡｌＧａＮ／ＧａＮ ＨＥＭＴのＭＭＩＣ用のキャパシタとして耐圧不足である。そこで、耐圧を上げるためにＳｉＮｘ膜を厚膜化した場合、膜厚に比例してキャパシタンスが低下するため、キャパシタの面積を大きくする必要がある。従って、十分なキャパシタンスおよび耐圧を確保しようとすると、チップ面積が大きくなるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、チップ面積を大きくすることなく、十分なキャパシタンスおよび耐圧を確保することができる半導体装置を得るものである。
本発明に係る半導体装置は、半導体基板上にＡｌＮ層、ＧａＮ層およびＡｌＧａＮ層が順番に形成された半導体装置であって、ＡｌＮ層の上面の一部を露出するように、ＧａＮ層およびＡｌＧａＮ層に第１の開口が形成され、第１の開口と対向する位置に、ＡｌＮ層の下面の一部を露出するように、半導体基板に第２の開口が形成され、第１の開口内においてＡｌＮ層の上面に上部電極が形成され、第２の開口内においてＡｌＮ層の下面に下部電極が形成されている。本発明のその他の特徴は以下に明らかにする。
本発明により、チップ面積を大きくすることなく、十分なキャパシタンスおよび耐圧を確保することができる。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
図１は、実施の形態１に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
ＳｉＣ基板１１（半導体基板）上に、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４が順番に形成されている。ＡｌＮ層１２の上面の一部を露出するように、ＧａＮ層１３およびＡｌＧａＮ層１４に第１の開口１５が形成されている。また、第１の開口１５と対向する位置に、ＡｌＮ層１２の下面の一部を露出するように、ＳｉＣ基板１１に第２の開口１６が形成されている。
第１の開口１５内においてＡｌＮ層１２の上面に上部電極１７が形成され、第２の開口１６内においてＡｌＮ層１２の下面に下部電極１８が形成されている。これらの上部電極１７、ＡｌＮ層１２および下部電極１８によりＭＩＭキャパシタが構成される。
上記の半導体装置の製造工程について説明する。まず、図２に示すように、ＳｉＣ基板１１上に、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４を順番にエピタキシャル成長させる。そして、ＡｌＧａＮ層１４上に、フォトリソグラフィによりパターニングしたレジスト１９を形成する。このレジスト１９をマスクとして、ＡｌＧａＮ層１４およびＧａＮ層１３をエッチングして第１の開口１５を形成する。エッチングガスとして、例えばＡｌＧａＮおよびＧａＮに対してエッチング性を有するＣｌ２プラズマを用いる。エッチングレートからＡｌＮ層１２に達しないと推定される時間だけエッチングを行った後、Ｏ２プラズマを導入する。ＡｌＮ層１２の表面に、Ｏ２プラズマと反応して安定なＡｌＯｘ層が形成されるため、エッチングがストップする。
次に、図３に示すように、金属膜を堆積して、第１の開口１５内においてＡｌＮ層１２の上面にＭＩＭキャパシタの上部電極１７を形成する。
ＨＥＭＴのウェハ表面に対する表面工程が全て終了した後、ウェハ裏面に対する裏面工程が実施される。この裏面工程の際にキャパシタの下部電極１８を形成する。具体的には、図４に示すように、ＳｉＣ基板１１の裏面に、フォトリソグラフィによりパターニングしたレジスト２０を形成する。このレジスト２０をマスクとして、ＳＦ６／Ｏ２プラズマを用いてＳｉＣ基板１１を裏面側からエッチングして第２の開口１６を形成する。ＡｌＮ層１２に達すると、ＳＦ６／Ｏ２プラズマに対するＳｉＣとＡｌＮのエッチングレート比の違いにより、エッチングがストップする。
その後、金属膜を堆積して、図１に示すように、第２の開口１６内においてＡｌＮ層１２の下面にＭＩＭキャパシタの下部電極１８を形成する。以上の工程により本実施の形態に係る半導体装置が形成される。
ここで、ＡｌＮのバンドギャップエネルギーは室温（３００Ｋ）で６．２８ｅＶであり（例えば、非特許文献２参照）、静的比誘電率は９．１４である（例えば、非特許文献３参照）。これらの値は、ＳｉＮｘのバンドギャップエネルギー（〜５ｅＶ）および静的誘電率（〜７）よりもそれぞれ大きい値を示す。また、絶縁破壊耐圧は、一般にバンドギャップエネルギーの２〜２．５乗に比例して大きくなる（例えば、非特許文献４参照）。そして、ＡｌＮの場合、理論上９．５ＭＶ／ｃｍ程度のBreakdown fieldを有すると予測される。このため、厚み１５０ｎｍのＳｉＮｘ膜を絶縁膜として用いたＭＩＭキャパシタと同じ容量および面積のＭＩＭキャパシタを製作する場合、ＡｌＮ層１２の厚みを２００ｎｍとすることで１９０Ｖ程度の高い耐圧を持たせることができる。従って、チップ面積を大きくすることなく、十分なキャパシタンスおよび耐圧を確保することができる
また、ＡｌＧａＮ／ＧａＮヘテロ構造をエピタキシャル成長する場合、通常、ＳｉＣ基板上に核形成層および緩衝層としてＡｌＮ層を成長する。これは、核形成層および緩衝層が無ければ、結晶性良くエピタキシャル成長させることができないからである。従って、このＡｌＮ層をＭＩＭキャパシタの絶縁膜として用いることで、別個に絶縁膜を形成する必要が無い。
なお、本実施の形態ではＳｉＣ基板を用いたが、これに限らずＧａＮ基板を用いてもよい。この場合、ＧａＮ基板を裏面からエッチングする際にＣｌ２とＯ２の混合プラズマを用いれば、ＡｌＮ層でエッチングをストップすることができる。
実施の形態２．
図５は、実施の形態２に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
図５は、実施の形態２に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
ＳｉＣ基板１１（半導体基板）上に、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４が順番に形成されている。ＧａＮ層１３の上面の一部を露出するように、ＡｌＧａＮ層１４に第１の開口１５が形成されている。また、第１の開口１５と対向する位置に、ＡｌＮ層１２の下面の一部を露出するように、ＳｉＣ基板１１に第２の開口１６が形成されている。
第１の開口１５内においてＡｌＮ層１２の上面に上部電極１７が形成され、第２の開口１６内においてＡｌＮ層１２の下面に下部電極１８が形成されている。これらの上部電極１７、ＡｌＮ層１２、ＧａＮ層１３および下部電極１８によりＭＩＭキャパシタが構成される。ただし、ＧａＮ層１３はＭＩＭキャパシタの容量に影響しないほど薄い。
ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造は特性に応じて様々な構造が存在する。本実施の形態は、ＧａＮ層１３がＭＩＭキャパシタの容量に影響しないほど薄い場合に適用される。ただし、二次元電子ガスを発生させるＡｌＧａＮ層１４は取り除く必要がある。この構成により実施の形態１と同様の効果を得ることができる。
実施の形態３．
図６は、実施の形態３に係る半導体装置を示す断面図である。実施の形態２と異なる構成についてのみ説明する。
図６は、実施の形態３に係る半導体装置を示す断面図である。実施の形態２と異なる構成についてのみ説明する。
ＧａＮ層１３は実施の形態２ほど薄くはない。そして、ＡｌＧａＮ／ＧａＮヘテロエピタキシャル構造の設計により、ＡｌＮ層１２とＡｌＮＧａＮ層１４の界面に二次元電子ガス層２４が形成されている。この二次元電子ガス層２４に接続するように、イオン注入によりＧａＮ層１３に不純物拡散領域２２が形成されている。不純物拡散領域２２上に上部電極１７が形成されている。ＭＩＭキャパシタとなる領域の外周部に、絶縁注入により素子分離領域２１が形成されている。
不純物拡散領域２２を介して外部から二次元電子ガス層２４にバイアスをかけることができるため、二次元電子ガス層２４はＭＩＭキャパシタの下部電極として機能する。この構成により実施の形態１と同様の効果を得ることができる。
実施の形態４．
図７は、実施の形態４に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＡｌＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
図７は、実施の形態４に係る半導体装置を示す断面図である。この半導体装置は、ＡｌＧａＮ／ＡｌＮヘテロエピタキシャル構造のＨＥＭＴとＭＩＭキャパシタを有するＭＭＩＣである。ただし、ＨＥＭＴの構成については図示および説明を省略する。
ＳｉＣ基板１１（半導体基板）上に、ＡｌＮ層１２、ＡｌＧａＮ層１４およびＡｌＮ層２５が順番に形成されている。ＡｌＧａＮ層１４の上面の一部を露出するように、ＡｌＮ層２５に開口２６が形成されている。ＭＩＭキャパシタとなる領域の外周部に絶縁注入により素子分離領域２１が形成されている。
ＡｌＧａＮ／ＡｌＮ構造の場合、ＡｌＮＧａＮ層１４とＡｌＮ層２５の界面に二次元電子ガス層２４が形成される。この二次元電子ガス層２４に接続するように、開口２６内においてＡｌＮＧａＮ層１４に不純物拡散領域２２が形成されている。ＡｌＮ層２５上に上部電極１７が形成され、不純物拡散領域２２上に下部電極１８が形成されている。
これらの上部電極１７、ＡｌＮ層２５および下部電極１８によりＭＩＭキャパシタが構成される。ただし、不純物拡散領域２２を介して外部から二次元電子ガス層２４にバイアスをかけることができるため、二次元電子ガス層２４はＭＩＭキャパシタの下部電極として機能する。この構成により実施の形態１と同様の効果を得ることができる。
１１ 半導体基板
１２，２５ ＡｌＮ層
１３ ＧａＮ層
１４ ＡｌＧａＮ層
１５ 第１の開口
１６ 第２の開口
１７ 上部電極
１８ 下部電極
２４ 二次元電子ガス層
２２ 不純物拡散領域
２６ 開口
１２，２５ ＡｌＮ層
１３ ＧａＮ層
１４ ＡｌＧａＮ層
１５ 第１の開口
１６ 第２の開口
１７ 上部電極
１８ 下部電極
２４ 二次元電子ガス層
２２ 不純物拡散領域
２６ 開口
Claims (4)
- 半導体基板上にＡｌＮ層、ＧａＮ層およびＡｌＧａＮ層が順番に形成された半導体装置であって、
前記ＡｌＮ層の上面の一部を露出するように、前記ＧａＮ層および前記ＡｌＧａＮ層に第１の開口が形成され、
前記第１の開口と対向する位置に、前記ＡｌＮ層の下面の一部を露出するように、前記半導体基板に第２の開口が形成され、
前記第１の開口内において前記ＡｌＮ層の上面に上部電極が形成され、
前記第２の開口内において前記ＡｌＮ層の下面に下部電極が形成されていることを特徴とする半導体装置。 - 半導体基板上にＡｌＮ層、ＧａＮ層およびＡｌＧａＮ層が順番に形成された半導体装置であって、
前記ＧａＮ層の上面の一部を露出するように、前記ＡｌＧａＮ層に第１の開口が形成され、
前記第１の開口と対向する位置に、前記ＡｌＮ層の下面の一部を露出するように、前記半導体基板に第２の開口が形成され、
前記第１の開口内において前記ＧａＮ層の上面に上部電極が形成され、
前記第２の開口内において前記ＡｌＮ層の下面に下部電極が形成されていることを特徴とする半導体装置。 - 前記ＡｌＮ層と前記ＧａＮ層の界面に二次元電子ガス層が形成され、
前記二次元電子ガス層に接続するように前記ＧａＮ層に不純物拡散領域が形成され、
前記上部電極は前記不純物拡散領域上に形成されていることを特徴とする請求項２に記載の半導体装置。 - 半導体基板上にＡｌＧａＮ層およびＡｌＮ層が順番に形成された半導体装置であって、
前記ＡｌＧａＮ層の上面の一部を露出するように前記ＡｌＮ層に開口が形成され、
前記ＡｌＧａＮ層と前記ＡｌＮ層の界面に二次元電子ガス層が形成され、
前記開口内において、前記二次元電子ガス層に接続するように前記ＡｌＧａＮ層に不純物拡散領域が形成され、
前記ＡｌＮ層上に上部電極が形成され、
前記不純物拡散領域上に下部電極が形成されていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008052409A JP5320774B2 (ja) | 2008-03-03 | 2008-03-03 | 半導体装置 |
| US12/143,053 US7700972B2 (en) | 2008-03-03 | 2008-06-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008052409A JP5320774B2 (ja) | 2008-03-03 | 2008-03-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009212231A JP2009212231A (ja) | 2009-09-17 |
| JP5320774B2 true JP5320774B2 (ja) | 2013-10-23 |
Family
ID=41012489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008052409A Active JP5320774B2 (ja) | 2008-03-03 | 2008-03-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7700972B2 (ja) |
| JP (1) | JP5320774B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022257092A1 (zh) * | 2021-06-11 | 2022-12-15 | 华为技术有限公司 | 集成器件、半导体器件以及集成器件的制作方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900001394B1 (en) * | 1985-04-05 | 1990-03-09 | Fujitsu Ltd | Super high frequency intergrated circuit device |
| JPH01218054A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | 半導体装置 |
| JPH08264762A (ja) * | 1995-03-28 | 1996-10-11 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP3400227B2 (ja) * | 1996-01-31 | 2003-04-28 | 株式会社エヌ・ティ・ティ ファシリティーズ | 監視制御装置 |
| JP2002064183A (ja) | 2000-08-17 | 2002-02-28 | Sony Corp | 半導体装置およびその製造方法 |
| WO2003071607A1 (fr) * | 2002-02-21 | 2003-08-28 | The Furukawa Electric Co., Ltd. | Transistor a effet de champ gan |
| JP2007242853A (ja) * | 2006-03-08 | 2007-09-20 | Sanken Electric Co Ltd | 半導体基体及びこれを使用した半導体装置 |
| WO2007108055A1 (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Limited | 化合物半導体装置及びその製造方法 |
| JP5319084B2 (ja) * | 2007-06-19 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2008
- 2008-03-03 JP JP2008052409A patent/JP5320774B2/ja active Active
- 2008-06-20 US US12/143,053 patent/US7700972B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20090218578A1 (en) | 2009-09-03 |
| US7700972B2 (en) | 2010-04-20 |
| JP2009212231A (ja) | 2009-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6151487B2 (ja) | 化合物半導体装置及びその製造方法 | |
| US11417520B2 (en) | Semiconductor structure having sets of III-V compound layers and method of forming | |
| JP5634681B2 (ja) | 半導体素子 | |
| TWI475696B (zh) | 化合物半導體裝置及其製造方法 | |
| CN102637735B (zh) | 化合物半导体器件及其制造方法 | |
| JP7139774B2 (ja) | 化合物半導体装置、化合物半導体装置の製造方法及び増幅器 | |
| JP2018056299A (ja) | 化合物半導体基板及びその製造方法、化合物半導体装置及びその製造方法、電源装置、高出力増幅器 | |
| JP2013004750A (ja) | 化合物半導体装置及びその製造方法 | |
| JP2017085060A (ja) | 化合物半導体装置及びその製造方法 | |
| JP6458495B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP2018085414A (ja) | 化合物半導体装置 | |
| JP2019012783A (ja) | 化合物半導体装置及びその製造方法 | |
| KR20130031690A (ko) | 파워 소자 및 그 제조 방법 | |
| JP7032641B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP2017085058A (ja) | 化合物半導体装置及びその製造方法 | |
| JP6233476B2 (ja) | 化合物半導体装置 | |
| TWI523148B (zh) | 提升高電子遷移率電晶體元件崩潰電壓的方法 | |
| JP5320774B2 (ja) | 半導体装置 | |
| KR100894810B1 (ko) | 고전자 이동도 트랜지스터 및 그 제조방법 | |
| WO2021218371A1 (zh) | 一种iii族氮化物半导体集成电路结构、制造方法及其应用 | |
| JP2014197644A (ja) | 化合物半導体装置及びその製造方法 | |
| JP6156038B2 (ja) | 半導体装置の製造方法 | |
| JP2017085014A (ja) | 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法 | |
| JP6183145B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP6187167B2 (ja) | 化合物半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130618 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130701 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5320774 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |