CN103811542B - 一种锡化物超晶格势垒半导体晶体管 - Google Patents
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Abstract
本发明公开了一种锡化物超晶格势垒半导体晶体管，包括超晶格势垒层，所述超晶格势垒层为多个周期的薄膜层交替重叠组成，所述薄膜层由锡化物和另一掺杂的锡化物组成。通过利用新型锡的化合物及其化合物的掺杂来形成一种多周期的超晶格势垒层技术来获得较低位错密度、平滑的HEMT形貌、低的芯片方块电阻，实现高导电性能、高驱动电流与低MOS界面态密度，同时多周期的超晶格势垒层，也提高了沟道层中的二维电子气浓度或二维空穴气浓度。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，尤其涉及一种锡化物超晶格势垒半导体晶体管。
背景技术
HEMT芯片的薄层电阻是表征器件性能的重要参数之一。降低HEMT芯片的薄层电阻对于改进高频大功率微波器件性能至关重要。样品薄层电阻的大小取决于芯片二维电子气（2DEG）的面电子浓度和电子迁移率的大小，其由公式
R□=1/(μense)
式中，R□，μe，ns分别是样品薄层电阻，2DEG电子迁移率和面电子浓度。
目前已有很多报道通过各种方法提高AlGaN/GaN异质结界面2DEG电子迁移率和面电子浓度，来获得较低的薄层电阻。但是当为了获得更低的薄层电阻将AlGaN势垒Al组分提高到一定程度后，发现样品薄层电阻并没有继续降低，相反Al组分提高到一定程度后，芯片薄层电阻不但不降低，反而会有所增大并且AlGaN势垒表面形貌会恶化。而AlGaN/GaN表面形貌的恶化会导致用其制作的HEMT器件栅极漏电严重。
因此，为了解决上述存在问题，必须采用新的材料和新的工艺方法来制造HEMT器件，从而改善HEMT表面形貌、降低芯片方块电阻，获得高驱动电流、低源漏电阻。
申请号为201210482729.8的中国专利《一种高迁移率-族半导体MOS场效应晶体管》公开的一种高迁移率III-V族金属氧化物半导体场效应晶体管，包括一单晶衬底，在单晶衬底上形成的缓冲层，在缓冲层中形成的平面掺杂层，在缓冲层上形成的高迁移率沟道层，在高迁移率沟道层上形成的掺杂界面控制层，在掺杂界面控制层上形成的高掺杂半导体层，在高掺杂半导体层上形成的窄带隙欧姆接触层，在窄带隙欧姆接触层上形成的源漏金属电极，刻蚀至掺杂界面控制层的栅槽结构位于二个源漏金属电极中间，高K栅介质均匀覆盖栅槽内表面，栅金属电极形成于高K栅介质上。该专利虽然可以提高沟道层中的二维电子气浓度或二维空穴气浓度，并进一步地提高器件的驱动电流，但是势垒层表面平滑度不够，且与沟道层之间的应变场分布不均匀，无法有效地降低电子势能波动。
发明内容
为了克服现有技术的缺陷，本发明的目的在于提供一种位错密度低、HEMT表面形貌平滑、芯片方块电阻小、导电性能高、驱动电流与低金属-氧化物-半导体界面态密度低的锡化物超晶格势垒半导体晶体管。
本发明的目的通过以下技术方案予以实现：
一种锡化物超晶格势垒半导体晶体管，包括单晶衬底、形成于单晶衬底上的缓冲层、形成于缓冲层上的高迁移率沟道层、形成于高迁移率沟道层上的超晶格势垒层、形成于超晶格势垒层上的窄带隙欧姆接触层、形成于窄带隙欧姆接触层上的源金属电极和漏金属电极、蚀刻所述超晶格势垒层至高迁移率沟道层表面形成的栅槽结构、形成于栅槽结构内表面的高K栅介质以及形成于高K栅介质上的栅金属电极，所述超晶格势垒层为多个周期的薄膜层交替重叠组成，所述薄膜层由锡化物和另一掺杂锡化物组成。所述超晶格势垒层的主要作用是改善HEMT的表面形貌、降低芯片方块电阻，同时获得高驱动电流、低源漏电阻等性能。
进一步地，所述超晶格势垒层由5个周期的薄膜层交替组成，所述薄膜层由SnS与F-SnO2组成，所述超晶格势垒层中F-SnO2为最外层。所述F-SnO2中F的掺杂量为1.8~3.0%at。所述超晶格势垒层厚度为20~40nm。锡化物和另一掺杂的锡化物均能与衬底有较好的晶格失配度，氧化锡的帯隙很宽，高达3.6eV。氧化锡具有较高的载流子浓度和霍尔迁移率，对SnO2薄膜做的测试表明，SnO2薄膜的载流子浓度高达1.39×1020cm-3，霍尔迁移率为10.45cm2V-1S-1。而掺F的SnO2薄膜迁移率>40cm2/VS，故优选掺F的SnO2薄膜来组成超晶格势垒，以达到本发明的最优效果。
更进一步地，所述单晶衬底为纯度99.999%的单晶硅衬底。在所述单晶衬底上蒸镀的一薄层Au，所述薄层Au位于所述单晶衬底和缓冲层之间，所述薄层Au厚度为50nm~100nm。所述镀Au薄层采用蒸镀的方法获得，用来缓和衬底和缓冲层之间的晶格失配应力。
所述缓冲层由Ⅳ-Ⅵ族半导体构成，其电学性能半绝缘材料，所述高迁移率沟道层包含一种Ⅳ-Ⅵ族半导体或者多种Ⅳ-Ⅵ族半导体的多元合金薄层组合而成的复合沟道，所述Ⅳ-Ⅵ族半导体为氧化亚锡、氧化锡、硫化亚锡、硫化锡中的任意一种。所述缓冲层用于释放所述镀Au的单晶衬底与所述高迁移率沟道层之间晶格失配应力。
所述缓冲层的禁带宽度大于所述高迁移率沟道层的禁带宽度，所述的窄带隙欧姆接触层的禁带宽度从下至上逐渐变小，所述窄带隙欧姆接触层在表面处的禁带宽度最小。所述带隙欧姆接触层外延生长在超晶格势垒层上，其禁带宽度只有1.2ev，易于与不同金属形成良好的欧姆接触。
所述高K栅介质的K值高于SiO2，所述高K栅介质为氧化硅、氧化铝、氧化锆、氧化镧、氧化钛中的一种或一种以上。较高的介电常数(K值大于20)允许采用较厚的栅介质层来降低栅电极的漏电流。
所述栅槽结构形成于所述源金属电极和漏金属电极的中间，采用选择性腐蚀技术使栅槽刻蚀自动终止于所述高迁移率沟道层表面。
所述源漏金属电极与窄带隙欧姆接触层可以形成良好的欧姆接触，接触电阻率小于10-7Ω·cm2，以满足高性能MOS器件的源漏电阻。
所述栅金属电极包括金属导电层。
与现有技术相比，本发明的有益效果如下：
本发明通过利用新型锡的化合物及其化合物的掺杂来形成一种多周期的超晶格势垒层技术来获得较低位错密度、平滑的HEMT形貌、低的芯片方块电阻，实现高导电性能、高驱动电流与低MOS界面态密度，同时多周期的超晶格势垒层，也提高了沟道层中的二维电子气浓度或二维空穴气浓度。
说明书附图
图1为本发明的结构示意图；其中，00、单晶衬底；01、薄层Au；02、缓冲层；03、高迁移率沟道层；04、超晶格势垒层；05、窄带隙欧姆接触层；06、源金属电极；07、漏金属电极；08、栅槽结构；09、高K栅介质；10、栅金属电极；
图2为图1中超晶格势垒层的具体结构示意图；
图3为SnO2薄膜在蓝宝石衬底上的薄膜的透过率图；
图4为本发明超晶格势垒在黑暗条件下和光亮条件下的I-V曲线图。
具体实施方式
下面结合具体实施例对本发明作出进一步地详细阐述，但实施例并不对本发明做任何形式的限定。
实施例1
如图1所示，一种锡化物超晶格势垒半导体晶体管，其结构包括：
高纯度单晶衬底00；
单晶衬底00上蒸镀的一薄层Au01；
在含有镀Au层01的单晶衬底00上形成的缓冲层02；
缓冲层02上形成的高迁移率的沟道层03；
高迁移率的沟道层03上形成的5个周期的超晶格势垒层04；
超晶格势垒层04上形成的窄带隙欧姆接触层05；
窄带隙欧姆接触层05上形成的源金属电极06和漏金属电极07；
源金属电极06和漏金属电极07中间对所述的5个周期的超晶格势垒层04进行刻蚀，并刻蚀至所述高迁移率的沟道层03表面而形成的栅槽结构08；
形成于所述栅槽结构08内表面的高K栅介质09；
以及形成于高K栅介质09上的栅金属电极10。
其中，所述高纯度单晶衬底00所使用的是纯度为99.999%单晶硅衬底；所述薄层Au01厚度为75nm；所述缓冲层02为氧化锡；所述高迁移率沟道层03采用原子百分比为2.5422的F-SnO2作为高电子迁移率N型沟道；所述源漏金属电极为TiPtAu源漏金属电极06、07；所述高K栅介质09为氧化硅。
所述缓冲层02的禁带宽度大于所述高迁移率沟道层03的禁带宽度，所述的窄带隙欧姆接触层05的禁带宽度从下至上逐渐变小，所述窄带隙欧姆接触层05在表面处的禁带宽度最小，其禁带宽度只有1.2ev。
所述高K栅介质09的K值高于SiO2。
所述锡化物超晶格势垒半导体晶体管的制备方法，包括以下步骤：
S1、使用丙酮溶液对衬底进行超声清洗3~5分钟，清洗后使用异丙醇超声3~5分钟，再用去离子水漂洗，最后用氮气吹干后烘干；
S2、在纯度为99.999%的单晶Si衬底00上采用离子体增强化学沉积方法蒸镀一层厚度为50nm-100nm的Au层；
S3、在镀有Au薄层的单晶硅衬底上外延生长Ⅳ-Ⅵ族半导体缓冲层SnO202，通过晶格弛豫将晶格常数调整到与高迁移率沟道层03相当，采取柔性衬底、渐变缓冲层以及超晶格过滤等技术来降低缓冲层顶部的位错密度；
S4、在高阻的缓冲层02上生长高迁移率沟道层03，采用原子百分比为2.5422的F-SnO2作为高电子迁移率N型沟道；
S5、在N型电子高迁移率沟道层03上外延生长超晶格势垒层04；
S6、在超晶格势垒层04上采用原子层沉积法(ALD)沉积栅介质材料，所述栅介质为Al2O3；
S7、在高K栅介质09表面沉积栅金属电极10；
S8、窄带隙欧姆接触层SnS05外延生长在超晶格势垒层04上，其禁带宽度只有1.2ev，易于与不同金属形成良好的欧姆接触；
S9、TiPtAu源漏金属电极06、07与窄带隙欧姆接触层SnS05可以形成良好的欧姆接触，接触电阻率小于10-7Ωcm2。
如图2所示，所述超晶格结构势垒层包括5个周期的SnS/F-SnO2的薄膜层，其中F-SnO2中F的掺杂量为2.5%at，势垒层总厚度为25nm，其最外层为F-SnO2。
对用于功率器的材料Si、GaAs、4H-SiC、GaN以及本发明的材料SnO2进行参数测试，其结果如表1所示：
表1几种用于功率器件材料的参数
| Si | GaAs | 4H-SiC | GaN | SnO2 | |
| Eg(eV) | 1.1 | 1.42 | 3.26 | 3.39 | 3.6 |
| ni(cm-3) | 1.5×1010 | 1.5×106 | 8.2×109 | 1.9×1010 | 1.39×1020 |
| μn(cm2V-1S-1) | 1350 | 8500 | 700 | 1500 | 2100 |
由表1对比可知，宽禁带SnO2半导体材料有禁带宽度大，迁移率高，化学稳定性好，容易形成异质结等优势，成为制造高电子迁移率晶体管（HEMT）的优选材料。
图3为SnO2薄膜在蓝宝石衬底上的薄膜的透过率的检测结果，从图3可得，本发明所选用材料透过率高达85％以上，是一种很好的光电材料，能很好的应用于HEMT结构。采用等离子体化学沉积法外延生长5个周期的SnS/F-SnO2的交替层超晶格势垒，图4为本发明超晶格势垒在黑暗条件下和光亮条件下的I-V曲线图，由图4可知，势垒层具有较低的开启电压。由目前研究所得的性能显示，锡化物和掺杂的锡化物材料组成的超晶格势垒会获得高驱动电流、低源漏电阻。
Claims (9)
1.一种锡化物超晶格势垒半导体晶体管，包括单晶衬底（00）、形成于单晶衬底（00）上的缓冲层（02）、形成于缓冲层（02）上的高迁移率沟道层（03）、形成于高迁移率沟道层（03）上的超晶格势垒层（04）、形成于超晶格势垒层（04）上的窄带隙欧姆接触层（05）、形成于窄带隙欧姆接触层（05）上的源金属电极（06）和漏金属电极（07）、蚀刻所述超晶格势垒层（04）至高迁移率沟道层（03）表面形成的栅槽结构（08）、形成于栅槽结构（08）内表面的高K栅介质（09）以及形成于高K栅介质（09）上的栅金属电极（10），其特征在于，所述超晶格势垒层（04）为多个周期的薄膜层交替重叠组成，所述薄膜层由锡化物和另一掺杂的锡化物组成。
2.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述超晶格势垒层（04）由5个周期的薄膜层交替组成，所述薄膜层由SnS与F-SnO2组成，所述超晶格势垒层（04）中F-SnO2为最外层。
3.根据权利要求2所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述F-SnO2中F的掺杂量为1.8~3.0%at。
4.根据权利要求2所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述超晶格势垒层（04）厚度为20~40nm。
5.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述单晶衬底（00）为纯度99.999%的单晶硅衬底。
6.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，在所述单晶衬底（00）上蒸镀的一薄层Au（01），所述薄层Au（01）位于所述单晶衬底（00）和缓冲层（02）之间，所述薄层Au（01）厚度为50nm~100nm。
7.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述缓冲层（02）由Ⅳ-Ⅵ族半导体构成，所述高迁移率沟道层（03）包含一种Ⅳ-Ⅵ族半导体或者多种Ⅳ-Ⅵ族半导体的多元合金薄层组合而成的复合沟道，所述Ⅳ-Ⅵ族半导体为氧化亚锡、氧化锡、硫化亚锡和硫化锡中的任意一种。
8.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述缓冲层（02）的禁带宽度大于所述高迁移率沟道层（03）的禁带宽度，所述的窄带隙欧姆接触层（05）的禁带宽度从下至上逐渐变小，所述窄带隙欧姆接触层（05）在表面处的禁带宽度最小。
9.根据权利要求1所述的一种锡化物超晶格势垒半导体晶体管，其特征在于，所述栅槽结构（09）形成于所述源金属电极（07）和漏金属电极（08）的中间，采用选择性腐蚀技术使栅槽刻蚀自动终止于所述高迁移率沟道层（03）表面。
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