CN103187436A - 高电子迁移率晶体管及其形成方法 - Google Patents

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Abstract

一种高电子迁移率晶体管(HEMT)，包括第一III-V族化合物层。第二III-V族化合物层设置在第一III-V族化合物层上方，并且在组成上不同于第一III-V族化合物层。载流子沟道位于第一III-V族化合物层和第二III-V族化合物层之间。源极部件和漏极部件设置在第二III-V族化合物层上方。p型层设置在源极部件和漏极部件之间的第二III-V族化合物层的一部分上方。栅电极设置在p型层上方。栅电极包括耐熔金属。耗尽区设置在载流子沟道中并位于栅电极下方。还提供了高电子迁移率晶体管及其形成方法。

Description

高电子迁移率晶体管及其形成方法
技术领域
本公开内容通常涉及半导体结构，更具体地来说，涉及高电子迁移率晶体管(HEMT)及用于形成高电子迁移率晶体管的方法。
背景技术
在半导体技术中，由于III族-V族(或III-V族)半导体化合物的特性，使用III-V族半导体化合物形成各种集成电路器件，诸如：大功率场效应晶体管、高频晶体管、或者高电子迁移率晶体管(HEMT)。HEMT是包含具有不同能带隙的两种材料之间的结(即，异质结)而非掺杂区域作为沟道的场效应晶体管，通常对于金属氧化物半导体场效应晶体管(MSFET)也是如此。与MOSFET相比，HEMT具有许多吸引人的性质，包括高电子迁移率和以高频率传输信号的能力等等。
从应用的观点来看，增强型的(E型)HEMT具有许多优点。E型HEMT允许消除负极性电压源，并因而降低电路复杂度和成本。尽管具有上述吸引人的性质，关于开发基于III-V族半导体化合物的器件仍存在许多挑战。已经实施了各种针对这些III-V族半导体化合物的结构和材料的技术来尝试和进一步改善晶体管器件性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种高电子迁移率晶体管(HEMT)，包括：第一III-V族化合物层；第二III-V族化合物层，设置在所述第一III-V族化合物层上方并且在组成上不同于所述第一III-V族化合物层，其中载流子沟道位于所述第一III-V族化合物层和所述第二III-V族化合物层之间；源极部件和漏极部件，设置在所述第二III-V族化合物层上方；p型层，设置在所述源极部件和所述漏极部件之间的所述第二III-V族化合物层的一部分上方；栅电极，设置在所述p型层上方，其中所述栅电极包括耐熔金属；以及耗尽区，设置在所述载流子沟道中并位于所述栅电极下方。
在该HEMT中，所述p型层被配置成耗尽所述耗尽区内的所述载流子沟道。
在该HEMT中，所述p型层提升所述第一III-V族化合物层和所述第二III-V族化合物层的界面处的导带Ec，从而到达高于所述第一III-V族化合物层和所述第二III-V族化合物层的界面处费米能级Ef的水平。
在该HEMT中，所述p型层包括至少一种金属氧化物并且具有p型导电性。
在该HEMT中，所述p型层的厚度在从大约3nm到大约30nm的范围内。
在该HEMT中，所述p型层包括以下金属或者其混合物的至少一种氧化物：Ni、Zn、Fe、Sn、Cu、Al、Ga、Sr。
在该HEMT中，所述p型层包括：NiOx、ZnOx、FeOx、SnOx、CuAlO2、CuGaO2或者SrCu2O2。
在该HEMT中，所述p型层包括多种掺杂剂，所述多种掺杂剂包括磷(P)、P2O5、砷(As)或者Zn3As2。
在该HEMT中，所述栅电极包括：钛(Ti)、氮化钛(TiN)、钨钛(TiW)、氮化钨钛(TiWN)、钨(W)或者氮化钨(WN)。
在该HEMT中，所述第二III-V族化合物层是氮化铝层。
根据本发明的另一方面，提供了一种高电子迁移率晶体管(HEMT)，包括：氮化镓(GaN)层，设置在衬底上方；氮化铝(AlN)层，设置在所述GaN层上方；源极部件和漏极部件，空间隔开并设置在所述AlN层上方，其中所述AlN层在所述源极部件和所述漏极部件之间具有基本平坦的顶面；p型层的一部分，设置在所述AlN层的所述平坦的顶面上方；栅电极，设置在所述p型层的一部分上方。
在该HEMT中，载流子沟道位于所述GaN层和所述AlN层之间，所述载流子沟道包括所述栅电极下方的耗尽区。
在该HEMT中，所述衬底包括硅衬底。
在该HEMT中，所述AlN层的厚度在从大约2nm到大约20nm的范围内。
在该HEMT中，所述p型层包括至少一种金属氧化物并具有p型导电性。
在该HEMT中，所述p型层包括以下金属或者其混合物的至少一种氧化物：Ni、Zn、Fe、Sn、Cu、Al、Ga、Sr。
在该HEMT中，所述p型层：包括NiOx、ZnOx、FeOx、SnOx、CuAlO2、CuGaO2或者SrCu2O2。
在该HEMT中，所述p型层包括多种掺杂剂，所述多种掺杂剂包括磷(P)、P2O5、砷(As)或者Zn3As2。
在该HEMT中，所述源极部件和所述漏极部件中的每一个都不含Au，但包含Al、Ti或者Cu。
根据本发明的又一方面，提供了一种形成高电子迁移率晶体管(HEMT)的方法，所述方法包括：在第一III-V族化合物层上方外延生长第二III-V族化合物层，其中载流子沟道位于所述第一III-V族化合物层和所述第二III-V族化合物层之间；在所述第二III-V族化合物上方形成源极部件和漏极部件；在所述源极部件和所述漏极部件之间的所述第二III-V族化合物层的一部分上方沉积p型层；在所述p型层的一部分上方形成栅电极。
附图说明
根据以下的详细描述和附图，可以理解本公开内容的各个方面。应该强调的是，根据工业中的标准实践，各个部件并没有按照比例绘制。实际上，为了讨论清楚，各个部件的尺寸可以任意增大或者减小。
图1是根据本公开内容的一个或者多个实施例的具有高电子迁移率晶体管(HEMT)的半导体结构的横截面图。
图2A示出沿着可比较的HEMT的能带隙的示图。
图2B示出沿图1中示出的HEMT的能带隙的示图。
图3是根据本公开内容的一个或者多个实施例的形成具有HEMT的半导体结构的方法的流程图。
图4至11是根据图3的方法的一个或者多个实施例的处于各个制造阶段的具有HEMT的半导体结构的横截面图。
图12至14是根据图3的方法的一个或者多个实施例的处于各个制造阶段的具有HEMT的半导体结构的横截面图。
具体实施方式
以下详细讨论了示例性实施例的制造和使用。然而，应该理解，本公开内容提供了许多能够在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅是示例性的而并不限制本公开内容的范围。
通过在芯片区域之间的划片槽在衬底上方标记多个半导体芯片区域。衬底经过清洗、分层、图案化、刻蚀和掺杂的多种步骤以形成集成电路。术语“衬底”此处通常指的是在其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅或者化合物半导体，诸如GaAs、InP、Si/Ge或者SiC。这种层的实例包括：介电层、掺杂层、多晶硅层或者导电层。器件结构的实例包括：晶体管、电阻器和/或电容器，器件结构可以通过互连层互连到其他集成电路。
图1是根据本公开内容的一个或者多个实施例的具有高电子迁移率晶体管(HEMT)的半导体结构100的横截面图。
参考图1，示出了具有HEMT的半导体结构100。半导体结构100包括衬底102。在本实例中，衬底102包括硅衬底。在一些实施例中，衬底102包括碳化硅(SiC)衬底或者蓝宝石衬底。
半导体结构100还包括异质结，形成在两种不同的半导体材料层(例如，具有不同能带隙的材料层)之间。例如，半导体结构100包括非掺杂窄能带隙的沟道层和宽能带隙的n型施主供给层。在至少一个实施例中，半导体结构100包括：第一III-V族化合物层(或者称作沟道层)104，形成在衬底102上方；和第二III-V化合物层(或者称作施主供给层)106，形成在沟道层104上方。沟道层104和施主供给层106是由在元素周期表中的III-V族元素制成的化合物。然而，沟道层104和施主供给层106在组成上彼此不同。沟道层104是非掺杂层或者非有意掺杂(UID)层。在半导体结构100的本实例中，沟道层104包括氮化镓(GaN)层(也称作GaN层104)。在本实施例中，施主供给层106包括氮化铝(AlN)层(也称作AlN层106)。GaN层104和AlN层106彼此直接接触。在一些实施例中，沟道层104包括GaAs层或者InP层。在一些实施例中，施主供给层106包括AlGaAs层、AlGaN或者AlInP层。
在AlN层106和GaN层104之间存在能带隙不连续。来自AlN层106中的压电效应的电子落入GaN层104中，在GaN层104中创建高迁移率的导电电子的薄层108。这个薄层108也称作二维电子气(2-DEG)，并且形成载流子沟道(也称作载流子沟道108)。2-DEG的薄层108位于AlN层106和GaN层104的界面处。这样，由于GaN层104是非掺杂层或者非有意掺杂层，并且电子能够自由地移动而不会碰撞或大大减少了与杂质的碰撞，所以载流子沟道具有高电子迁移率。
GaN层104是非掺杂层。可选地，GaN层104是非有意掺杂层，例如，由于用于形成GaN层104的前体(precursor)而轻掺杂有n型掺杂剂。在至少一个实例中，GaN层104的厚度在从大约0.5微米到大约10微米的范围内。
AlN层106是有意掺杂层。在至少一个实施例中，AlN层106的厚度在从大约2纳米(nm)到大约20nm的范围内。与其它施主供给层(诸如AlGaAs层、AlGaN层或者AlInP层)相比，AlN层106与GaN层104的晶格失配大于其它施主供给层与GaN层的晶格失配。因此，AlN层106可以使用相对较薄的厚度，来在载流子沟道108中创建与其它施主供给层相同的2-DEG浓度。更薄的AlN层有助于稍后形成的栅电极更靠近载流子沟道108并提高栅极控制能力。此外，AlN层可以减小载流子沟道108中的电子散射效应并使载流子迁移率更高。
半导体结构100还包括：介电保护层110，设置在AlN层106的顶面107上方。介电保护层110进一步包括：多个开口，多个开口暴露用于栅电极形成和源极部件/漏极部件形成的AlN层106的一部分。介电保护层110在具有等离子体的后续工艺中保护下面的AlN层106免遭破坏。
半导体结构100还包括源极部件和漏极部件，设置在第二III-V族化合物层106(例如，AlN层106)上方并配置成电连接至载流子沟道108。第二III-V族化合物层106在源极部件和漏极部件之间具有基本上平坦的顶面。源极部件和漏极部件中的每一个都包括：对应的金属间化合物112。在至少一个实例中，金属间化合物112不含金(Au)但包括Al、Ti或者Cu。在至少另一个实例中，金属间化合物112不含Au并且包括AlN、TiN、Al3Ti或者AlTi2N。
在一些实施例中，金属间化合物112形成在介电保护层110的开口中，至少部分地嵌AlN层106中并覆盖介电保护层110的一部分。从而，金属间化合物112具有非平坦的顶面。金属间化合物112具有顶部宽度WT和底部宽度WB。顶部宽度WT大于底部宽度WB。
在一些实施例中，金属间化合物112部分地嵌AlN层106中并且未覆盖介电保护层110的一部分。顶部宽度WT和底部宽度WB基本相同。
在一些实施例中，金属间化合物112至少部分地嵌AlN层106中和GaN层104的顶部。在一些实施例中，通过在AlN层106的凹部中构造图案化的金属层而形成金属间化合物112。然后，对图案化的金属层施加热退火工艺使得金属层、AlN层106和GaN层104发生反应以形成金属间化合物112。金属间化合物112与载流子沟道108接触，该载流子沟道108位于AlN层106和GaN层104的界面处。由于在AlN层106中形成凹部，金属间化合物112中的金属元素扩散到AlN层106和GaN层104的更深位置处。金属间化合物112改善了电连接并且形成源极/漏极部件和载流子沟道108之间的欧姆接触。
半导体结构100进一步包括隔离区116，该隔离区116位于第一III-V族化合物层104和第二III-V族化合物层106中。隔离区116将结构100中的HEMT与衬底102中的其它器件隔离。在至少一个实例中，隔离区116包括具有各种氧或者氮的掺杂区。
保护层114设置在介电保护层110和金属间化合物112的顶面上方。保护层114进一步包括开口，该开口与介电保护层110中的开口对准。保护层114中的开口和介电保护层110中的开口的组合开口暴露用于栅电极形成的AlN层106的一部分。保护层114覆盖源极部件和漏极部件，并保护源极部件/漏极部件免于在形成隔离区116的退火处理工艺中暴露。
半导体结构100进一步包括p型层120。沿着保护层114和介电保护层110的组合开口的内表面，将p型层120设置在AlN层106的暴露部分上方，并且覆盖保护层114的一部分。在至少一个实例中，p型层120的厚度在从大约3nm到大约30nm的范围内。在一些实例中，p型层120包括：NiOx、ZnOx、FeOx、SnOx、CuAlO2、CuGaO2或者SrCu2O2。X在大约1到大约2的范围内。p型层120包含点缺陷，例如ZnOx具有Zn间隙(Zninterstitials)和氧空缺(oxygen vacancies)。点缺陷产生电子空穴，并且引起p型层120的p型导电性。p型层120耗尽组合的开口下方的载流子沟道108中的电子。在至少一个实例中，p型层120的厚度在从大约3nm到大约30nm的范围内。当厚度小于3nm时，p型层不能耗尽载流子沟道108。难以产生增强型HEMT。当p型层的厚度大于30nm时，尽管在操作中施加高的正向栅极电压可能完全耗尽载流子沟道108。难以导通该HEMT的载流子沟道108。
在一个实施例中，p型层120进一步包括大量掺杂剂，从而引起p型层120内的电子空穴密度在每cm3大约1017到大约1019的范围内。掺杂剂增加了p型层120的p型导电性，并进一步耗尽载流子沟道108中的电子。在一些实例中，掺杂剂包括磷(P)、P2O5、砷(As)或者Zn3As2。
半导体结构100还包括：栅电极124，设置在源极部件和漏极部件之间的AlN层106上方的组合开口中。栅电极124包括导电材料层，被配置为用于电压偏置并与载流子沟道108电连接。在各种实例中，导电材料层包括：耐熔金属或者其化合物，例如钛、氮化钛(TiN)、钨钛(TiW)、氮化钨钛(TiWN)、钨(W)或者氮化钨(WN)。在至少另一个实例中，导电材料层包括镍(Ni)、金(Au)或者铜(Cu)。在至少一个实例中，栅电极124设置在AlN层106上的组合开口中的p型层120上方。去除栅电极124未覆盖的p型层120以防止耗尽在栅电极124区域外部的载流子沟道108中的电子。p型层120和栅电极124的边缘基本对准。
p型层120还用作这种半导体结构100的栅极绝缘体。在栅电极124和施主供给层106之间存在p型层120构造了金属-绝缘体-半导体高电子迁移率晶体管(MIS-HEMT)。在操作MIS-HEMT的过程中，电子在源极部件和漏极部件之间的载流子沟道108中流动。在一些实施例中，将电子注入栅电极124中。p型层120设置了更高的势垒高度以防止电子穿透p型层120到达栅电极124。从而，p型层120提供了进一步的隔离以防止结构100中HEMT的栅极泄漏。
半导体结构100还包括：耗尽区122，位于保护层114和介电保护层110的组合开口下方的载流子沟道108中。由于耗尽区122的存在载流子沟道108通常为常断模式(normally-off)。在图1的实施例中，施加正向栅极电压以导通(turn on)这种HEMT的载流子沟道108。在图1的实施例中，这种HEMT也称作增强型HEMT，增强型HEMT与耗尽型HEMT相反。耗尽型HEMT具有常通(normally-on)的载流子沟道并且施加负向栅极电压以断开(turn off)载流子沟道。
在上述实施例中，栅电极124、源极部件/漏极部件和GaN层104中的载流子沟道108被配置为晶体管。当施加电压给栅叠层时，调节晶体管的器件电流。
图2A是沿着可比较的HEMT的能带隙图，其中，可比较的HEMT具有直接位于GaN层的顶面上方的AlN层。在AlN层和GaN层的界面121处的导带(Conductance band)Ec低于费米能级Ef。2-DEG的薄层出现在界面121处，因此构成常通沟道。这种传统的HEMT是耗尽型HEMT。
图2B示出沿着图1示出的半导体结构100的HEMT的能带隙图。在半导体结构100的HEMT的至少该实例中，AlN层位于GaN层上方，p型层直接位于AlN层的顶面上方。由于p型层的存在，与可比较的HEMT相比，在AlN层和GaN层的界面处(如所示的在位置123处)的导带Ec被提升。在该界面处(如所示的在位置123处)，导带Ec高于费米能级Ef。2-DEG的薄层在该界面处消失，因此构成了常断沟道。施加正向栅极电压以导通这种增强型HEMT的载流子沟道。
图3是根据本公开内容的一个或者多个实施例的形成具有HEMT的半导体结构的方法300的流程图。现在参考图3的方法300的流程图，在操作301处，提供第一III-V族化合物层。在衬底上方形成第一III-V族化合物层。接下来，方法300继续操作302，其中在第一III-V族化合物层上方外延生长第二III-V族化合物层。方法300继续操作303，其中在第二III-V族化合物层上方形成源极部件和漏极部件。方法300继续操作304，其中在源极部件和漏极部件之间的第二III-V族化合物层的一部分上方沉积p型层。方法300继续操作305，其中在p型层上方形成栅电极。应该注意，在图3的方法之前、之中或者之后可以提供额外工艺。
图4至11是根据图3的方法300的各种实施例的具有处于各个制造阶段的HEMT的半导体结构100的横截面图。为更好地理解本公开内容的发明概念，已简化了各个附图。
参考图4，该图示出了在实施方法300中的操作301和302之后的半导体结构100的衬底102的一部分的放大横截面图。在一些实施例中，衬底102包括碳化硅(SiC)衬底、蓝宝石衬底或者硅衬底。在衬底102上方形成第一III-V族化合物层104，也称作沟道层。在图4至图11的实施例中，第一III-V族化合物层104指的是氮化镓(GaN)层(也称作GaN层104)。在一些实施例中，通过使用含镓前体和含氮前体的金属有机汽相外延(MOVPE)来外延生长氮化镓层104。含镓前体包括：三甲基镓(TMG)、三乙基镓(TEG)、或者其它适当的化学物质。含氮前体包括氨(NH3)、叔丁胺(TBAm)、苯肼或者其他适当的化学物质。在图4至图11的实施例中，GaN层104的厚度在从大约0.5微米到大约10微米的范围内。在其它实施例中，第一III-V族化合物层104可以包括GaAs层或者InP层。
在第一III-V族化合物层104上方生长第二III-V族化合物层106，也称作施主供给层。在第一III-V族化合物层104和第二III-V族化合物层106之间限定界面。2-DEG的载流子沟道108位于第一III-V族化合物层104和第二III-V族化合物层106的该界面处。在至少一个实施例中，第二族III-V族化合物层106指的是氮化铝(AlN)层(也称作AlN层106)。在图4至图11的实施例中，通过使用含铝前体和含氮前体的MOVPE在GaN层104上方外延生长AlN层106。含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)、或者其他适当的化学物质。含氮前体包括：氨(NH3)、叔丁胺(TBAm)、苯肼或者其他适当的化学物质。在图4至图11的实施例中，AlN层106的厚度在从大约2纳米到大约20纳米的范围内。在其他实施例中，第二III-V族化合物层106包括：AlGaAs层、AlGaN层或者AlInP层。
在实施操作301和302之后，在第二III-V族化合物层106的顶面107上方沉积介电保护层110。介电保护层110的厚度在从大约
Figure BDA0000158210160000101
到大约
Figure BDA0000158210160000102
的范围内。在一些实施例中，介电保护层110包括SiO2或者Si3N4。在至少一个实例中，介电保护层是Si3N4并且通过实施低压化学汽相沉积(LPCVD)方法(不具有使用SiH4和NH3气体的等离子体)形成。操作温度在从大约650℃到大约800℃的范围内。操作压力在大约0.1托和大约1托的范围内。介电保护层110保护下面的第二III-V族化合物层106以免在具有等离子体的后续工艺过程中被破坏。接下来，通过光刻和刻蚀工艺限定介电保护层110中的两个开口109以暴露第二III-V族化合物层106的一部分。
再次参考图3，方法300继续操作303。图5和图6示出了用于形成源极部件/漏极部件的制造阶段的横截面图。
在图5中，金属层沉积在介电保护层110上方，过填充开口109并与第二III-V族化合物层106接触。在金属层的一部分上方形成光刻胶层(未示出)，并对该光刻胶层进行曝光和显影，以在开口109上方形成部件。通过反应离子刻蚀(RIE)工艺去除光刻胶层的部件未覆盖的金属层的一部分，该反应离子刻蚀工艺向下刻蚀金属层的暴露部分，从而到达下面的介电保护层110。通过蚀刻工艺生成金属部件111。在形成金属部件111之后，去除光刻胶层。介电保护层110保护下面的第二III-V族化合物层106以免在形成金属部件111的蚀刻工艺过程中被破坏。在蚀刻工艺过程中不会影响第二III-V族化合物层106下方的2-DEG的载流子沟道108中的载流子。对半导体结构100的电性能产生积极影响。因而，整体组件的成品率(yield)提高。
在一些实施例中，金属部件111的金属层包括一种或多种导电材料。在至少一个实例中，金属层不含金(Au)但包含钛(Ti)、氮化钛(TiN)或者铝铜(AlCu)合金。在至少另一个实例中，金属层包括：底部Ti/TiN层、覆盖底部Ti/TiN层的AlCu层和覆盖AlCu层的顶部Ti层。金属层的形成方法包括原子层沉积(ALD)工艺或者物理汽相沉积(PVD)工艺。在金属部件111中不使用Au，由于消除了在硅制造工艺中使用Au的污染问题，所以在硅衬底上方的集成电路的生产线中也实施方法300。
在至少一个实例中，在开口109的内表面上方和介电保护层110的顶面的一部分上方形成金属部件111。在开口109内的金属部件111和介电保护层110上方的金属部件111之间存在阶梯高度差。从而，金属部件111具有非平坦的顶面。金属部件111具有顶部宽度WT和底部宽度WB。顶部宽度WT大于底部宽度WB。
在至少另一个实例中，金属部件111在AlN层106上方的开口109内并且未覆盖介电保护层110的一部分。顶部宽度WT和底部宽度WB基本相同。
图6是在金属部件111上方实施热退火工艺之后的半导体结构100的横截面图。在一些实施例中，对金属部件111实施热退火工艺使得每个金属部件111、第二III-V族化合物层106和/或第一III-V族化合物层104发生反应以形成金属间化合物112。金属间化合物112被配置为用于有效电连接至载流子沟道108的源极部件/漏极部件。作为至少一个实例，将快速热退火(RTA)装置和工艺用于热退火。在从大约800℃到大约1100℃的范围内的退火温度下进行热退火。在至少一个实例中，金属间化合物112不含Au但包括Al、Ti或者Cu。在至少另一个实例中，金属间化合物112不含Au但包含AlN、TiN、Al3Ti或者AlTi2N。
在至少一个实例中，金属间化合物112至少部分地嵌入AlN层106中并位于介电保护层110的顶面的该部分上方。开口109内金属间化合物112和介电保护层110上方的金属间化合物112的阶梯高度差导致金属间化合物112的非平坦顶面。金属间化合物112具有顶部宽度WT和底部WB。顶部宽度WT大于底部宽度WB。
在至少另一个实例中，金属间化合物112部分地嵌入AlN层106中并且未覆盖介电保护层110的顶面的该部分。顶部宽度WT和底部宽度WB基本相同。
图7是在介电保护层110和金属间化合物112的顶面上方沉积保护层114之后的半导体结构100的横截面图。在一些实施例中，保护层114包括诸如SiO2或者Si3N4的介电材料。在至少一个实例中，保护层114是Si3N4，并且通过等离子增强化学汽相沉积(PECVD)方法形成该保护层。保护层116的厚度在从大约100纳米到大约700纳米的范围内。
图8示出在第一III-V族化合物层104和第二III-V族化合物层106中形成隔离区116之后的半导体结构100。隔离区116将半导体结构100中的HEMT与衬底102中的其它器件隔离。在至少一个实例中，通过利用各种氧或者氮的注入工艺形成隔离区116。保护层114覆盖源极部件和漏极部件，并防止在用于形成隔离区116的注入工艺之后的退火工艺过程中暴露源极部件/漏极部件。
图9示出在形成保护层114和介电保护层110中的组合开口118之后的半导体结构100。在保护层114的顶面上方形成图案化掩膜层(未示出)并且实施蚀刻工艺以去除保护层114和介电保护层110的一部分。开口118暴露第二III-V族化合物层106的顶面107的一部分。第二III-V族化合物层106的暴露部分在金属间化合物112之间具有基本平坦的顶面。将开口118配置为稍后形成栅电极的位置。
再次参考图3，方法300继续操作304。图10示出用于在源极部件和漏极部件之间的第二III-V族化合物层106的一部分上方沉积p型层120的横截面图。
在保护层114上方、沿着组合开口118的内表面并在第二III-V族化合物层106的暴露部分上方沉积p型层120。还在源极部件/漏极部件上方沉积p型层120。p型层120的厚度范围在从大约3nm到大约30nm之间。在一些实例中，p型层120包括某些金属氧化物。用于p型层120的金属氧化物的实例包括：Ni、Zn、Fe、Sn、Cu、Al、Ga、Sr及其混合物的氧化物。在一些实施例中，p型层120包括NiOx、ZnOx、FeOx、SnOx、CuAlO2、CuGaO2或者SrCu2O2。X在大约1到大约2的范围内。在至少一个实例中，p型层120是NiOx。通过利用镍靶材的喷溅沉积来形成镍层。然后，实施氧化工艺，以将镍层转化成NiOx。在其它实施例中，通过原子层沉积(ALD)方法或者等离子体增强化学汽相沉积(PECVD)方法来形成p型层120。
p型层120包含点缺陷，例如，ZnOx具有Zn间隙和氧空缺。点缺陷产生电子空穴并引起p型层120的p型导电型。p型层120将组合开口118下方的第一III-V族化合物层104和第二III-V族化合物层106的界面处(如所示的位置123)的导带Ec提升到高于第一III-V族化合物层和第二III-V族化合物层的界面处的费米能级Ef的水平。组合开口118下方的载流子沟道108中的电子被耗尽。从而，产生载流子沟道108中的耗尽区122。将结构100中的HEMT从耗尽型HEMT转换为增强性HEMT。载流子沟道108变成常断模式，并且施加正向栅极电压以导通这种增强型HEMT的载流子沟道108。
在至少一个实施例中，还利用多种掺杂剂处理p型层120，掺杂剂包括：磷(P)、P2O5、砷(As)或者Zn3As2。接下来，实施退火工艺以在温度范围为大约600℃到大约900℃之间的氮环境中激活掺杂剂。p型层120中的掺杂剂引起电子空穴密度达到每cm3大约1017到1019的范围。电子空穴增加了p型层120的p-型导电型并进一步耗尽载流子沟道108的耗尽区122中的电子。
再次参考图3，方法300继续操作305。图11示出了在p型层120上方形成栅电极124。
在一个实例中，在p型层120上方沉积栅电极层并且过填充组合开口118。对栅电极层实施光刻和蚀刻工艺以限定在源极部件和漏极部件之间的栅电极124。去除栅电极124未覆盖的p型层120以防止耗尽栅电极124区域外部的载流子沟道108中的电子。p型层120和栅电极124的边缘基本对准。在各个实例中，栅电极层包括耐熔金属或者其化合物，例如钛、氮化钛(TiN)、钨钛(TiW)、氮化钨钛(TiWN)、钨(W)或者氮化钨(WN)。通过使用耐熔金属或化合物，能够在硅衬底上方的集成电路的生产线中实施方法300。消除了由于在硅制造工艺过程中的不适当的材料导致的污染问题。在至少另一个实例中，栅电极层包括镍(Ni)、金(Au)或者铜(Cu)。
图12至14是根据图3的方法300的各个实施例的处于各个制造阶段的横截面图。具体地，根据图12至14的不同实施例，示出了与图4至6相关联的操作303。
在图12中，通过适当的光刻和蚀刻工艺形成介电保护层110的开口109以暴露第二III-V族化合物层106的顶面107的多个部分。然后，通过适当工艺(例如反应离子刻蚀(RIE))去除通过开口109的第二III-V族化合物层106的暴露部分，从而形成在第二III-V族化合物层106(即AlN层106)中的每个开口109内的凹部。在至少一个实施例中，通过等离子体工艺(例如氯气(Cl2)环境)来刻蚀AlN层106。在至少另一个实施例中，用氩(Ar)溅射工艺去除AlN层106。在至少一个实例中，凹部延伸的深度D为第二III-V族化合物层106的厚度的大约10％至100％。在至少另一个实例中，凹部进一步延伸进入第一III-V族化合物层104(即GaN层104)。第二III-V族化合物层106和第一III-V族化合物层104中的凹部的深度为第二III-V族化合物层106的厚度的大约100％至190％。可以认为，在等离子体环境中的第二III-V族化合物层106的凹部蚀刻工艺产生了第二III-V族化合物层106和第一III-V族化合物层104中的氮(N)空缺。N空缺增加了载流子使得器件的电性能得到改善。
在图13中，金属层沉积在介电保护层110上方，设置在开口109的内表面上方以及凹部上方，并该金属层与凹部的底面接触。在金属层上方形成光刻胶层(未示出)，并对该光刻胶层进行曝光和显影，以形成位于开口109上方的部件。通过反应离子刻蚀(RIE)工艺去除光刻胶层的部件未覆盖的金属层，该反应离子蚀刻工艺向下刻蚀金属层的暴露部分以到达下面的介电保护层110。通过蚀刻工艺产生金属部件111。在形成金属部件111之后去除光刻胶层。金属部件111至少部分地嵌入第二III-V族化合物层106和介电保护层110的凹部中。
在图14中，对金属部件111实施热退火工艺，使得每个金属部件111、第二III-V族化合物层106和第一III-V族化合物层104发生反应以形成金属间化合物112。优选地，在凹部蚀刻工艺之后，凹部的形成减小了第二III-V族化合物层106的剩余厚度。在一些实施例中，在该退火工艺中所形成的金属间化合物112中的金属元素扩散进入第二III-V族化合物层106和第一III-V族化合物层104的更深位置处。在一些实施例中，金属间化合物112改善电连接并且形成源极部件/漏极部件和载流子沟道108之间的欧姆接触。
将本公开内容的各个实施例用于提高具有高电子迁移率晶体管(HEMT)的半导体结构的性能。例如，按照传统方法，刻蚀第二III-V族化合物层106的一部分以形成用于增强型HEMT的栅极形成的凹部。在刻蚀凹部的过程中，同一衬底102上方半导体芯片区之间的刻蚀均匀性难以控制。不能精确控制同一半导体芯片区或者同一衬底102中的每个HEMT的电性能。在本公开内容中，第二III-V族化合物层106上方的p型层120耗尽增强型HEMT的载流子沟道108中的电子。均匀形成同一衬底102上方的半导体芯片区之间的每个开口118中的p型层120。p型层120消除了传统方法中的缺点。p型层120还用作栅极绝缘体以提供结构100中的HEMT的更低的栅极泄漏。金属间化合物112不含Au但包含Al、Ti或者Cu。在金属间化合物112中不使用Au，由于消除了硅制造工艺中的Au的污染问题，所以在硅衬底上方的集成电路的生产线中实施方法300。与在源极部件/漏极部件中具有Au的HEMT相比，降低了根据本申请的用于制造HEMT的成本。在同一生产线上实施III-V族半导体化合物工艺和硅制造工艺，从而增强了用于该生产线的不同产品的灵活性。
本公开内容的一个方面描述了高电子迁移率晶体管(HEMT)。HEMT包括第一III-V族化合物层。第二III-V族化合物层设置在第一III-V族化合物层上方，并且在组成上不同于第一III-V族化合物层。载流子沟道位于第一III-V族化合物层和第二III-V族化合物层之间。源极部件和漏极部件设置在第二III-V族化合物层上方。p型层设置在源极部件和漏极部件之间的第二III-V族化合物层的一部分上方。栅电极设置在p型层上方。栅电极包括耐熔金属。耗尽区设置在载流子沟道中并位于栅电极下方。
本公开内容的另一个方面描述了高电子迁移率晶体管(HEMT)。HEMT包括设置在衬底上方的氮化镓(GaN)层。氮化铝(AlN)设置在GaN层上方。源极部件和漏极部件空间隔开并设置在AlN层上方。AlN层在源极部件和漏极部件之间具有基本平坦的顶面。p型层的一部分设置在AlN层的平坦顶面上方。栅电极设置在p型层的该部分上方。
本公开内容还描述了一种形成高电子迁移率晶体管(HEMT)的方法的一方面。该方法包括在第一III-V族化合物层上方外延生长第二III-V族化合物层。载流子沟道位于第一III-V族化合物层和第二III-V族化合物层之间。在第二III-V族化合物上方形成源极部件和漏极部件。在源极部件和漏极部件之间的第二III-V族化合物层的一部分上方沉积p型层。在p型层的一部分上方形成栅电极。
尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的公开内容，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种高电子迁移率晶体管(HEMT)，包括：
第一III-V族化合物层；
第二III-V族化合物层，设置在所述第一III-V族化合物层上方并且在组成上不同于所述第一III-V族化合物层，其中载流子沟道位于所述第一III-V族化合物层和所述第二III-V族化合物层之间；
源极部件和漏极部件，设置在所述第二III-V族化合物层上方；
p型层，设置在所述源极部件和所述漏极部件之间的所述第二III-V族化合物层的一部分上方；
栅电极，设置在所述p型层上方，其中所述栅电极包括耐熔金属；以及
耗尽区，设置在所述载流子沟道中并位于所述栅电极下方。
2.根据权利要求1所述的HEMT，其中，所述p型层被配置成耗尽所述耗尽区内的所述载流子沟道。
3.根据权利要求1所述的HEMT，其中，所述p型层提升所述第一III-V族化合物层和所述第二III-V族化合物层的界面处的导带Ec，从而到达高于所述第一III-V族化合物层和所述第二III-V族化合物层的界面处费米能级Ef的水平。
4.根据权利要求1所述的HEMT，其中，所述p型层包括至少一种金属氧化物并且具有p型导电性。
5.根据权利要求1所述的HEMT，其中，所述p型层的厚度在从大约3nm到大约30nm的范围内。
6.根据权利要求1所述的HEMT，其中，所述p型层包括以下金属或者其混合物的至少一种氧化物：Ni、Zn、Fe、Sn、Cu、Al、Ga、Sr。
7.根据权利要求1所述的HEMT，其中，所述p型层包括：NiOx、ZnOx、FeOx、SnOx、CuAlO2、CuGaO2或者SrCu2O2。
8.根据权利要求1所述的HEMT，其中，所述p型层包括多种掺杂剂，所述多种掺杂剂包括磷(P)、P2O5、砷(As)或者Zn3As2。
9.一种高电子迁移率晶体管(HEMT)，包括：
氮化镓(GaN)层，设置在衬底上方；
氮化铝(AlN)层，设置在所述GaN层上方；
源极部件和漏极部件，空间隔开并设置在所述AlN层上方，其中所述AlN层在所述源极部件和所述漏极部件之间具有基本平坦的顶面；
p型层的一部分，设置在所述AlN层的所述平坦的顶面上方；
栅电极，设置在所述p型层的一部分上方。
10.一种形成高电子迁移率晶体管(HEMT)的方法，所述方法包括：
在第一III-V族化合物层上方外延生长第二III-V族化合物层，其中载流子沟道位于所述第一III-V族化合物层和所述第二III-V族化合物层之间；
在所述第二III-V族化合物上方形成源极部件和漏极部件；
在所述源极部件和所述漏极部件之间的所述第二III-V族化合物层的一部分上方沉积p型层；
在所述p型层的一部分上方形成栅电极。
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