CN104638000A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及一种半导体器件及其制造方法。其中，一种半导体器件包括：形成在衬底上方的第一氮化物半导体层；形成在第一氮化物半导体层上方的第二氮化物半导体层；形成在第二氮化物半导体层和第一氮化物半导体层的一部分中的元件隔离区域；形成在第二半导体层和元件隔离区域上方的栅电极、源电极以及漏电极；以及以从漏电极的侧表面的上部突出的方式形成的漏极场板。

Description

半导体器件及其制造方法
技术领域
本文所讨论的实施方案涉及半导体器件及其制造方法。
背景技术
作为氮化物半导体的GaN(氮化镓)、AlN(氮化铝)和InN(氮化铟)或者包含其混合晶体的材料具有宽的带隙，并且已用于高功率电子器件、短波长发光器件等。上述器件中，作为高功率电子器件，已经开发了一种与场效应晶体管(FET)、特别是高电子迁移率晶体管(HEMT)相关联的技术。因为使用这样的氮化物半导体的HEMT可以实现大电流、高电压以及低导通电阻操作，所以已被用于高功率和高效率放大器、高功率开关器件等。
例如，作为氮化物半导体的GaN具有3.4eV的带隙，大于Si的带隙(1.1eV)和GaAs的带隙(1.4eV)，并且具有高的击穿电场强度。因此，GaN非常有望作为用于用来获得高电压操作和高功率的电源的半导体器件的材料。
上述HEMT的示例包括使用GaN作为电子渡越层和使用AlGaN(氮化铝镓)作为电子供给层的HEMT。在使用GaN作为电子渡越层和使用AlGaN作为电子供给层的HEMT中，在AlGaN中产生因GaN的光栅常数与AlGaN的光栅常数之间的差而引起的畸变。因由此产生的AlGaN的自发极化与压电极化之间的差，所以在电子渡越层中生成了高浓度的二维电子气(2DEG)。因此，HEMT已预期作为用于电动车辆等的高效率开关元件和高耐受电压功率器件。近年来，为了降低衬底成本，已经研发了一种在低成本的Si衬底上生长由氮化物半导体形成的HEMT的技术。
然而，在通过在衬底(例如，Si衬底)上使用氮化物半导体生长电子渡越层和电子供给层来形成HEMT的情况下，当衬底具有导电性时，氮化物半导体层被施加强的电场。在这样的情况下，最强的电场因大的电势位移而特别施加于漏电极的端部，从而在漏电极的端部处可能发生击穿等，导致可靠性降低。
因此，在包括形成在衬底(例如，Si衬底)上的氮化物半导体的半导体器件中，期望一种在漏电极的端部处不发生击穿等的高可靠性的半导体器件。
以下为参考文件。
[文件1]日本早期公开专利公报第2002-359256号和
[文件2]日本早期公开专利公报第10-32349号。
发明内容
根据本发明的一个方面，一种半导体器件包括：形成在衬底上方的第一氮化物半导体层；形成在第一氮化物半导体层上方的第二氮化物半导体层；形成在第二氮化物半导体层和第一氮化物半导体层的一部分中的元件隔离区域；形成在第二半导体层和元件隔离区域上方的栅电极、源电极和漏电极；以及以从漏电极的侧表面的上部突出的方式形成的漏极场板。
附图说明
图1是一种半导体器件的俯视图；
图2A和图2B是一种半导体器件的横截面图；
图3是第一实施方案中的半导体器件的俯视图；
图4A和图4B是第一实施方案中的半导体器件的横截面图；
图5A和图5B是用于制造第一实施方案中的半导体器件的方法的过程的图(1)；
图6A和图6B是用于制造第一实施方案中的半导体器件的方法的过程的图(2)；
图7A和图7B是用于制造第一实施方案中的半导体器件的方法的过程的图(3)；
图8A和图8B是用于制造第一实施方案中的半导体器件的方法的过程的图(4)；
图9A和图9B是用于制造第一实施方案中的半导体器件的方法的过程的图(5)；
图10A和图10B是用于制造第一实施方案中的半导体器件的方法的过程的图(6)；
图11是一种半导体器件的漏极电压Vd与漏极电流Id的特性图；
图12是第二实施方案中的半导体器件的俯视图；
图13A和图13B是第二实施方案中的半导体器件的横截面图；
图14A和图14B是用于制造第二实施方案中的半导体器件的方法的过程的图(1)；
图15A和图15B是用于制造第二实施方案中的半导体器件的方法的过程的图(2)；
图16A和图16B是用于制造第二实施方案中的半导体器件的方法的过程的图(3)；
图17A和图17B是用于制造第二实施方案中的半导体器件的方法的过程的图(4)；
图18A和图18B是用于制造第二实施方案中的半导体器件的方法的过程的图(5)；
图19A和图19B是用于制造第二实施方案中的半导体器件的方法的过程的图(6)；
图20是第三实施方案中的半导体器件的俯视图；
图21A和图21B是第三实施方案中的半导体器件的横截面图；
图22A和图22B是用于制造第三实施方案中的半导体器件的方法的过程的图(1)；
图23A和图23B是用于制造第三实施方案中的半导体器件的方法的过程的图(2)；
图24A和图24B是用于制造第三实施方案中的半导体器件的方法的过程的图(3)；
图25A和图25B是用于制造第三实施方案中的半导体器件的方法的过程的图(4)；
图26A和图26B是用于制造第三实施方案中的半导体器件的方法的过程的图(5)；
图27A和图27B是用于制造第三实施方案中的半导体器件的方法的过程的图(6)；
图28A和图28B是用于制造第三实施方案中的半导体器件的方法的过程的图(7)；
图29是第四实施方案中的分立封装的半导体器件的示意图；
图30是第四实施方案中的电源装置的电路图；以及
图31是第四实施方案中的高功率放大器的结构图。
具体实施方案
下面描述实施方案。由相同的附图标记指定相同的部件等，并且省略其描述。
首先，在作为半导体器件的HEMT中，参照图1、图2A和图2B来描述在漏电极的端部处发生的击穿。通过在Si衬底上晶体生长氮化物半导体来形成具有图1、图2A和图2B中所示结构的HEMT。图2A是沿图1中长短交替的虚线IIA-IIA截取的横截面图。图2B是沿图1中长短交替的虚线IIB-IIB截取的横截面图。
在具有图1、图2A和图2B中所示结构的HEMT中，在Si衬底910等上形成有缓冲层911，并且在缓冲层911上堆叠有电子渡越层921和电子供给层922。缓冲层911由AlN、AlGaN等形成。电子渡越层921由i-GaN等形成。电子供给层922由i-AlGaN等形成。由此，在电子渡越层921中、电子渡越层921与电子供给层922之间的界面附近生成2DEG 921a。
通过执行Ar等的离子注入，在电子供给层922和电子渡越层921的一部分中形成元件隔离区域940a和940b，并且通过由此形成的元件隔离区域940a和940b来实现元件隔离。
在电子供给层922上，形成有栅电极931、源电极932和漏电极933。具体地，漏电极933形成在中心部分中，并且源电极932形成在漏电极933的两侧的每一侧处。更具体地，漏电极933形成在两个源电极932之间。在漏电极933与源电极932之间各形成有形成栅电极931的一部分的栅极指(gate finger)931a。栅电极931具有由此形成的两个栅极指931a和用于连接两个栅极指931a的栅极指连接部931b。源电极932和漏电极933形成为细和长的矩形形状，并且以纵向方向为几乎相同的方向的方式形成。
形成在电子供给层922上的栅电极931的栅极指931a、源电极932和漏电极933以从一个元件隔离区域940a上方延伸到另一元件隔离区域940b上方的方式形成。栅电极931的栅极指连接部931b形成在一个元件隔离区域940a上。
在具有这样的结构的半导体器件中，在一些实例中使用掺杂杂质元素(例如，硼(B))以成为具有低电阻的p型衬底的Si衬底910等。在形成膜时的加热和热处理中，包含在电子渡越层921中的Ga扩散到衬底910中，并且扩散的Ga用作Si衬底910等中的杂质元素，所以在一些实例中衬底910的电阻变低。由此，在衬底910的电阻低时，在漏电极933的端部处发生电场集中。由此，当漏电极933被施加高电压时，在漏电极933的端部附近发生击穿。具体地，在包含GaN、AlGaN等的氮化物半导体中，在一些实例中施加相对高的电压。当施加相对高的电压时，在形成在元件隔离区域940a上的漏电极933的端部处同样发生击穿。图1是示出了HEMT的结构的一部分的图，并且具有这样的结构的HEMT可以重复形成。
第一实施方案
半导体器件
接下来，参照图3、图4A和图4B来描述本实施方案中的半导体器件。图4A是沿图3中长短交替的虚线IVA-IVA截取的横截面图。图4B是沿图3中长短交替的虚线IVB-IVB截取的横截面图。
在作为本实施方案中的半导体器件的HEMT中，在Si衬底10等上形成有缓冲层11，并且在缓冲层11上堆叠有作为第一半导体层的电子渡越层21和作为第二半导体层的电子供给层22。缓冲层11由AlN、AlGaN等形成。电子渡越层21由i-GaN等形成。电子供给层22由i-AlGaN等形成。由此，在电子渡越层21中的、电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。从降低成本的观点来看，优选使用Si衬底作为衬底10。
通过执行Ar等的离子注入，在电子供给层22和电子渡越层21的一部分中形成元件隔离区域40a和40b，并且通过由此形成的元件隔离区域40a和40b来实现元件隔离。
在电子供给层22上，形成有栅电极31、源电极32和漏电极33。具体地，漏电极33形成在中心部分中，并且源电极32形成在漏电极33的两侧的每一侧处。更具体地，漏电极33形成在两个源电极32之间。在漏电极33和源电极32之间各形成有形成栅电极31的一部分的栅极指31a。栅电极31具有由此形成的两个栅极指31a和用于连接两个栅极指31a的栅极指连接部31b。源电极32和漏电极33形成为细和长的矩形形状，并且以纵向方向为几乎相同的方向的方式形成。
在本实施方案中，漏电极33具有其上部沿漏电极33的端部处周围的所有方向突出的漏极场板33a。更具体地，在本实施方案中，漏极场板33a同样布置在元件隔离区域40a上的漏电极33的端部处。在图3、图4A和图4B中，漏极场板33a具有这样的结构：其中，漏极场板33a形成在漏电极33周围形成在电子供给层22等上的绝缘层50上，但是可以接受没有形成绝缘层50的结构。更具体地，图3、图4A和图4B示出了这样的结构：其中，绝缘层50布置在元件隔离区域40a、电子供给层22等上的漏电极33的周围，并且漏极场板33a布置在绝缘层50上。然而，在本实施方案中，漏极场板33a可以以在形成绝缘层50的区域具有空间的方式形成。换言之，漏极场板33a可以形成在元件隔离区域40a、电子供给层22等上，与元件隔离区域40a、电子供给层22等之间具有空间。
形成在电子供给层22上的栅电极31的栅极指31a、源电极32以及漏电极33以从一个元件隔离区域40a上方延伸到另一元件隔离区域40b上方的方式形成。栅电极31的栅极指连接部31b形成在一个元件隔离区域40a上。
在本实施方案的半导体器件中，通过布置上述漏极场板33a，同样可以在漏电极33被施加高电压的实例中抑制在漏电极33的端部处发生的击穿。具体地，可以抑制形成在元件隔离区域40a上的漏电极33的端部处的击穿。图3示出了该HEMT的结构的一部分，并且具有这样的结构的HEMT可以重复形成。
漏电极33形成在元件隔离区域40a和40b上的实例被描述为优选实施方案。然而，可以接受具有以下结构的HEMT：其中，漏电极33形成在电子供给层22上，并且漏极场板33a以在漏电极33周围的绝缘层50上沿所有方向突出的方式形成。
用于制造半导体器件的方法
接下来，参照图5至图9来描述用于制造本实施方案中的半导体器件的方法。
首先，如图5A和图5B所示，在由Si等形成的衬底10上通过外延生长由氮化物半导体形成缓冲层11、电子渡越层21以及电子供给层22。图5A是与沿图3中长短交替的虚线VA-VA截取的横截面对应的图。图5B是与沿图3中长短交替的虚线VB-VB截取的横截面对应的图。
除了Si以外，衬底10可以是由SiC、蓝宝石、GaN等形成的衬底。通过外延生长来形成缓冲层11、电子渡越层21以及电子供给层22。例如，可以通过金属有机化学气相沉积(MOCVD)或分子束外延(MBE)来形成缓冲层11、电子渡越层21以及电子供给层22。在本实施方案中，描述了MOCVD的实例。
缓冲层11由AlN、AlGaN等形成。作为形成缓冲层11时的源气体，使用三甲基铝(TMA)、三甲基镓(TMG)和氨气(NH3)。通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成缓冲层11。
电子渡越层21由具有约1μm厚度的膜的GaN形成。作为形成电子渡越层21时的源气体，使用TMG和氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子渡越层21。
电子供给层22由具有约20nm厚度的膜的Al0.2Ga0.8N形成。作为形成电子供给层22时的源气体，使用TMA、TMG和氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子供给层22。由此，在电子渡越层21中的、电子渡越层21与电子供给层22之间的界面附近形成2DEG 21a。
接下来，如图6A和图6B所示，在电子供给层22和电子渡越层21的一部分中形成元件隔离区域40a和40b。图6A是与沿图3中长短交替的虚线VIA-VIA截取的横截面对应的图。图6B是与沿图3中长短交替的虚线VIB-VIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影，在电子供给层22上形成在待形成元件隔离区域40a和40b的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过执行将离子(例如，氩(Ar))离子注入到电子供给层22和电子渡越层21在没有形成抗蚀剂图案的区域中的开口部中的部分中来形成半绝缘的无源区域。通过由此形成的无源区域，形成元件隔离区域40a和40b。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。除了Ar之外，能够通过离子注入来形成无源区域的元素的示例包括氢(H)、氦(He)、氮(N)、氟(F)、镁(Mg)、锌(Zn)、氧(O)等。
接下来，如图7A和图7B所示，在电子供给层22上形成绝缘层50。具体地，通过借助化学气相沉积(CVD)将SiN(氮化硅)形成为具有约100nm厚度的膜来在电子供给层22上形成绝缘层50。作为绝缘层50，除了SiN之外，可以使用SiO2(氧化硅)。图7A是与沿图3中长短交替的虚线VIIA-VIIA截取的横截面对应的图。图7B是与沿图3中长短交替的虚线VIIB-VIIB截取的横截面对应的图。
接下来，如图8A和图8B所示，在绝缘层50中待形成源电极32和漏电极33的区域中形成开口部50a。图8A是与沿图3中长短交替的虚线VIIIA-VIIIA截取的横截面对应的图。图8B是与沿图3中长短交替的虚线VIIIB-VIIIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影，在绝缘层50上形成在待形成源电极32和漏电极33的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，反应离子蚀刻(RIE))来移除在没有形成抗蚀剂图案的区域中的绝缘层50，直到露出电子供给层22的表面为止。由此，在绝缘层50中待形成源电极32和漏电极33的区域中形成了开口部50a。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。
接下来，如图9A和图9B所示，在绝缘层50中的开口部50a中形成源电极32和漏电极33。图9A是与沿图3中长短交替的虚线IXA-IXA截取的横截面对应的图。图9B是与沿图3中长短交替的虚线IXB-IXB截取的横截面对应的图。
具体地，再次通过将光刻胶施加于电子供给层22和绝缘层50的表面、然后由曝光设备执行曝光、然后显影来形成抗蚀剂图案(未示出)。此处形成的抗蚀剂图案在待形成源电极32、漏电极33和漏极场板33a的区域中具有开口部。具体地，在待形成漏电极33的区域中形成具有比形成在绝缘层50中以形成漏电极33的开口部50a大的开口部的抗蚀剂图案(未示出)。之后，通过真空沉积将包含Ti/Al的金属层叠膜形成为膜，然后将该膜浸入有机溶剂等中，借此通过剥离将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜来形成源电极32和漏电极33。通过堆叠约100nm的Ti膜和约300nm的Al膜来形成此处包含Ti/Al的金属层叠膜。之后，通过在约600℃的温度下执行快速热退火(RTA)，使源电极32和漏电极33彼此欧姆接触。
在由此形成的漏电极33周围，在绝缘层50上形成漏极场板33a。更具体地，在漏电极33中，上部形成为比接触电子供给层22的下部宽，且作为漏电极33的上部并且形成在绝缘层50上的部分变成漏极场板33a。由此，在本实施方案的半导体器件中，在漏电极33周围形成在上部处突出的漏极场板33a。
接下来，如图10A和图10B所示，在绝缘层50中，在待形成栅电极31的区域中形成开口部，然后在所形成的开口部中形成栅电极31。图10A是与沿图3中长短交替的虚线XA-XA截取的横截面对应的图。图10B是与沿图3中长短交替的虚线XB-XB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影，在绝缘层50上形成在待形成栅电极31的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来移除在没有形成抗蚀剂图案的区域中的绝缘层50，直到露出电子供给层22的表面为止。此处，可以通过部分移除电子供给层22来形成栅极凹陷。之后，通过真空沉积形成包含Ni/Au的金属层叠膜，然后将该膜浸入有机溶剂等中，借此通过剥离将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜形成栅电极31。由此形成的栅电极31具有形成在源电极32与漏电极33之间的栅极指31a和连接栅极指31a的栅极指连接部31b。通过堆叠约50nm的Ni膜和约300nm的Au膜来形成此处包含Ni/Au的金属层叠膜。
可以通过上述工艺来制造本实施方案中的半导体器件。
接下来，图11示出了本实施方案中的半导体器件和具有图1、图2A和图2B中所示结构的半导体器件的漏极电压Vd与漏极电流Id之间的关系。在图11中，曲线11A表示本实施方案中的半导体器件的特性，而曲线11B表示具有图1、图2A和图2B中所示结构的半导体器件的特性。如图11中所示，本实施方案中的半导体器件能够提升击穿发生处的电压(也就是说，提高耐受电压)，而具有图1、图2A和图2B所示结构的半导体器件则不能。
第二实施方案
接下来，描述第二实施方案。本实施方案描述了一种其中通过蚀刻来形成元件隔离区域的结构。
半导体器件
接下来，参照图12、图13A和图13B来描述本实施方案中的半导体器件。图13A是沿图12中长短交替的虚线XIIIA-XIIIA截取的横截面图。图13B是沿图12中长短交替的虚线XIIIB-XIIIB截取的横截面图。
在作为本实施方案的半导体器件的HEMT中，在Si衬底10等上形成有缓冲层11，并且在缓冲层11上堆叠有作为第一半导体层的电子渡越层21和作为第二半导体层的电子供给层22。缓冲层11由AlN、AlGaN等形成。电子渡越层21由i-GaN等形成。电子供给层22由i-AlGaN等形成。由此，在电子渡越层21中的、电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
通过借助干法蚀刻等来部分移除电子供给层22和电子渡越层21来形成元件隔离区域140a和140b，并且通过由此形成的元件隔离区域140a和140b来实现元件隔离。
在电子供给层22上，形成有栅电极31的栅极指31a、源电极32和漏电极33。具体地，漏电极33形成在中心部分中，并且源电极32形成在漏电极33的两侧的每一侧处。更具体地，漏电极33形成在两个源电极32之间。在漏电极33与源电极32之间各形成有形成栅电极31的一部分的栅极指31a。栅电极31具有由此形成的两个栅极指31a和用于连接两个栅极指31a的栅极指连接部31b。源电极32和漏电极33形成为细和长的矩形形状，并且以纵向方向为几乎相同的方向的方式形成。
在本实施方案中，漏电极33具有其上部沿在漏电极33的端部处的周围的所有方向突出的漏极场板33a。例如，漏极场板33a形成在漏电极33周围形成在电子供给层22上的绝缘层150上。在本实施方案中，漏极场板33a同样布置在元件隔离区域140a上的漏电极33的端部处。
形成在电子供给层22上的栅电极31的栅极指31a、源电极32以及漏电极33以从一个元件隔离区域140a上方延伸到另一元件隔离区域140b上方的方式形成。栅电极31的栅极指连接部31b形成在在一个元件隔离区域140a上的电子渡越层21上。
在本实施方案的半导体器件中，通过布置上述漏极场板33a，同样可以在漏电极33被施加高电压的实例中抑制在漏电极33的端部处发生的击穿。
用于制造半导体器件的方法
接下来，参照图14至图19来描述用于制造本实施方案中的半导体器件的方法。
首先，如图14A和图14B所示，在由Si等形成的衬底10上通过外延生长由氮化物半导体形成缓冲层11、电子渡越层21以及电子供给层22。图14A是与沿图12中长短交替的虚线XIVA-XIVA截取的横截面对应的图。图14B是与沿图12中长短交替的虚线XIVB-XIVB截取的横截面对应的图。
除了Si以外，衬底10可以是由SiC、蓝宝石、GaN等形成的衬底。可以通过借助MOCVD或MBE的外延生长来形成缓冲层11、电子渡越层21以及电子供给层22。在本实施方案中，描述MOCVD的实例。
缓冲层11由AlN、AlGaN等形成。作为形成缓冲层11时的源气体，使用三甲基铝(TMA)、三甲基镓(TMG)以及氨气(NH3)。通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成缓冲层11。
电子渡越层21由具有约1μm的厚度的膜的GaN形成。作为形成电子渡越层21时的源气体，使用TMG和氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子渡越层21。
电子供给层22由具有约20nm的厚度的膜的Al0.2Ga0.8N形成。作为形成电子供给层22时的源气体，使用TMA、TMG以及氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子供给层22。由此，在电子渡越层21中的、电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
接下来，如图15A和图15B所示，在电子供给层22和电子渡越层21的一部分中形成元件隔离区域140a和140b。图15A是与沿图12中长短交替的虚线XVA-XVA截取的横截面对应的图。图15B是与沿图2中长短交替的虚线XVB-XVB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在电子供给层22上形成在待形成元件隔离区域140a和140b的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来部分移除电子供给层22和电子渡越层21。由此，通过部分移除电子供给层22和电子渡越层21形成了元件隔离区域140a和140b。之后，使用有机溶剂等来移除该抗蚀剂图案(未示出)。
接下来，如图16中所示，在电子供给层22上形成绝缘层150。具体地，通过借助CVD将SiN(氮化硅)形成为具有约100nm的厚度的膜来在电子供给层22上形成绝缘层150。由此，通过形成绝缘层150，将绝缘层150嵌入元件隔离区域140a和140b中。图16A是与沿图12中长短交替的虚线XVIA-XVIA截取的横截面对应的图。图16B是与沿图12中长短交替的虚线XVIB-XVIB截取的横截面对应的图。
接下来，如图17A和图17B所示，在绝缘层150中待形成源电极32和漏电极33的区域中形成开口部150a。图17A是与沿图12中长短交替的虚线XVIIA-XVIIA截取的横截面对应的图。图17B是与沿图12中长短交替的虚线XVIIB-XVIIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在绝缘层150上形成在待形成源电极32和漏电极33的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来移除在没有形成抗蚀剂图案的区域中的绝缘层150，直到露出电子供给层22的表面为止。由此，在绝缘层150中待形成源电极32和漏电极33的区域中形成开口150a。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。
接下来，如图18A和图18B所示，在绝缘层150中的开口部150a中形成源电极32和漏电极33。图18A是与沿图12中长短交替的虚线XVIIIA-XVIIIA截取的横截面对应的图。图18B是与沿图12中长短交替的虚线XVIIIB-XVIIIB截取的横截面对应的图。
具体地，再次通过将光刻胶施加于绝缘层150和电子供给层22的表面、然后由曝光设备执行曝光、然后显影来形成抗蚀剂图案(未示出)。本实例中形成的抗蚀剂图案在待形成源电极32、漏电极33以及漏极场板33a的区域中具有开口部。具体地，在待形成漏电极33的区域中形成具有比形成在绝缘层150中以形成漏电极33的开口部150a大的开口部的抗蚀剂图案(未示出)。之后，通过真空沉积来形成包含Ti/Al的金属层叠膜，然后将该膜浸入有机溶剂等中，借此通过剥离来将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜来形成源电极32和漏电极33。围绕由此形成的漏电极33，在绝缘层150上形成漏极场板33a。更具体地，在漏电极33中，上部形成为比接触电子供给层22的下部宽，并且在漏电极33的上部中形成在绝缘层150上的部分变成漏极场板33a。由此，在本实施方案中，围绕漏电极33形成了在上部中突出的漏极场板33a。通过堆叠约100nm的Ti膜和约300nm的Al膜来形成此处包含Ti/Al的金属层叠膜。之后，通过在约600℃的温度下执行RTA，使源电极32和漏电极33彼此欧姆接触。
接下来，如图19A和图19B所示，在绝缘层150中，在待形成栅电极31的区域中形成开口部，然后在所形成的开口部中形成栅电极31。图19A是与沿图12中长短交替的虚线XIXA-XIXA截取的横截面对应的图。图19B是与沿图2中长短交替的虚线XIXB-XIXB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在绝缘层150上形成在待形成栅电极31的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来移除在没有形成抗蚀剂图案的区域中的绝缘层150，直到露出电子供给层22的表面为止。在这样的情况下，可以通过部分移除电子供给层22来形成栅极凹陷。
之后，通过真空沉积来形成包含Ni/Au的金属层叠膜，然后将该膜浸入有机溶剂等中，借此通过剥离将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜形成栅电极31。由此形成的栅电极31具有形成在源电极32与漏电极33之间的栅极指31a和连接栅极指31a的栅极指连接部31b。通过堆叠约50nm的Ni膜和约300nm的Au膜来形成此处包含Ni/Au的金属层叠膜。
可以通过上述工艺来制造本实施方案中的半导体器件。除了上述内容之外的内容与第一实施方案的内容相同。
第三实施方案
接下来，描述第三实施方案。本实施方案描述了一种具有其中通过蚀刻来形成元件隔离区域的结构的半导体器件。
半导体器件
参照图20、图21A和图21B来描述本实施方案中的半导体器件。图21A是沿图20中长短交替的虚线XXIA-XXIA截取的横截面图。图21B是沿图20中长短交替的虚线XXIB-XXIB截取的横截面图。
在作为本实施方案中的半导体器件的HEMT中，在Si衬底10等上形成有缓冲层11，并且在缓冲层11上堆叠有作为第一半导体层的电子渡越层21和作为第二半导体层的电子供给层22。缓冲层11由AlN、AlGaN等形成。电子渡越层21由i-GaN等形成。电子供给层22由i-AlGaN等形成。由此，在电子渡越层21中的、电子渡越层21与电子供给层22之间的界面附近生成2DEG 21a。
通过执行Ar等的离子注入，在电子供给层22和电子渡越层21的一部分中形成元件隔离区域40a和40b，并且通过由此形成的元件隔离区域40a和40b来实现元件隔离。
在电子供给层22上，形成有栅电极31、源电极32以及漏电极33。具体地，漏电极33形成在中心部分中，并且源电极32形成在漏电极33的两侧的每一侧处。更具体地，漏电极33形成在两个源电极32之间。在漏电极33与源电极32之间各形成有形成栅电极31的一部分的栅极指31a。栅电极31具有由此形成的两个栅极指31a和用于连接两个栅极指31a的栅极指连接部31b。源电极32和漏电极33形成为细和长的矩形形状，并且以纵向方向为几乎相同的方向的方式形成。
在本实施方案中，漏电极33具有其上部沿在漏电极33的端部处周围的所有方向突出的漏极场板33b和33c。具体地，漏极场板33b和33c布置在形成在电子供给层22上的绝缘层250上。因此，漏极场板33b同样形成在元件隔离区域40a上漏电极33的端部处。
在本实施方案中，绝缘层250包括形成在元件隔离区域40a和40b上的绝缘层250a以及形成在电子供给层22上除了元件隔离区域40a和40b之外的区域中的绝缘层250b。此外，形成在元件隔离区域40a和40b上的绝缘层250a形成为比形成在电子供给层22上除了元件隔离区域40a和40b之外的区域上的绝缘层250b薄。具体地，绝缘层250a具有等于或者小于绝缘层250b的膜厚度的一半的膜厚度，并且例如，绝缘层250a的膜厚度为约50nm并且绝缘层250b的膜厚度为约100nm。因此，在元件隔离区域40a中，由于漏极场板33b形成在比绝缘层250b薄的绝缘层250a上，所以漏极场板33b形成在比漏极场板33c的位置低的位置处。由此，通过减小绝缘层250a的厚度，可以进一步使电场平缓。另一方面，在没有形成元件隔离区域40a和40b的区域中，期望漏极场板33c形成在较高的位置处以减少塌陷，由此可以在一定程度上增加绝缘层250b的厚度。
形成在电子供给层22上的栅电极31的栅极指31a、源电极32以及漏电极33以从一个元件隔离区域40a上方延伸到另一元件隔离区域40b上方的方式形成。栅电极31的栅极指连接部31b形成在一个元件隔离区域40a上。
用于制造半导体器件的方法
接下来，参照图22至图28来描述用于制造本实施方案中的半导体器件的方法。
首先，如图22A和图22B中所示，在由Si等形成的衬底10上通过外延生长由氮化物半导体形成缓冲层11、电子渡越层21以及电子供给层22。图22A是与沿图20中长短交替的虚线XXIIA-XXIIA截取的横截面对应的图。图22B是与沿图20中长短交替的虚线XXIIB-XXIIB截取的横截面对应的图。
除了Si以外，衬底10可以是由SiC、蓝宝石、GaN等形成的衬底。可以通过借助MOCVD或MBE的外延生长来形成缓冲层11、电子渡越层21以及电子供给层22。在本实施方案中，描述MOCVD的实例。
缓冲层11由AlN、AlGaN等形成。作为形成缓冲层11时的源气体，使用三甲基铝(TMA)、三甲基镓(TMG)以及氨气(NH3)。通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成缓冲层11。
电子渡越层21由具有约1μm的厚度的膜的GaN形成。作为形成电子渡越层21时的源气体，使用TMG和氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子渡越层21。
电子供给层22由具有约20nm的厚度的膜的Al0.2Ga0.8N形成。作为形成电子供给层22时的源气体，使用TMA、TMG以及氨气，并且通过将预定量的源气体供应到MOCVD室中，然后外延生长该源气体来形成电子供给层22。由此，在电子供给层22中的、电子渡越层21与电子供给层22之间的界面附近形成2DEG 21a。
接下来，如图23A和图23B所示，在电子供给层22和电子渡越层21的一部分中形成元件隔离区域40a和40b。图23A是与沿图20中长短交替的虚线XXIIIA-XXIIIA截取的横截面对应的图。图23B是与沿图20中长短交替的虚线XXIIIB-XXIIIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在电子供给层22上形成在待形成元件隔离区域40a和40b的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过将离子(例如，氩(Ar))离子注入到电子供给层22和电子渡越层21的部分的没有形成抗蚀剂图案的开口部中来形成待为半绝缘的无源区域。通过由此形成的无源区域，形成元件隔离区域40a和40b。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。除了Ar之外，能够通过离子注入来形成无源区域的元素的示例包括氢(H)、氦(He)、氮(N)、氟(F)、镁(Mg)、锌(Zn)、氧(O)等。
接下来，如图24A和图24B中所示，在电子供给层22上形成有绝缘层250。具体地，通过借助CVD将SiN(氮化硅)形成为具有约100nm的厚度的膜来在电子供给层22上形成绝缘层250。图24A是与沿图20中长短交替的虚线XXIVA-XXIVA截取的横截面对应的图。图24B是与沿图20中长短交替的虚线XXIVB-XXIVB截取的横截面对应的图。
接下来，如图25A和图25B中所示，通过在除了元件隔离区域40a和40b上方的区域之外的区域中形成抗蚀剂图案261，然后减小元件隔离区域40a和40b上的绝缘层250的厚度来在元件隔离区域40a和40b上形成绝缘层250a。图25A是与沿图20中长短交替的虚线XXVA-XXVA截取的横截面对应的图。图25B是与沿图20中长短交替的虚线XXVB-XXVB截取的横截面对应的图。
具体地，在绝缘层250上施加光刻胶、然后由曝光设备执行曝光、然后显影来通过绝缘层250形成在元件隔离区域40a和40b上具有开口部的抗蚀剂图案261。之后，通过使用包含氟的蚀刻气体借助RIE等执行干法蚀刻，移除在没有形成抗蚀剂图案261的区域中的绝缘层250，直到绝缘层250的厚度为约50nm为止，以形成绝缘层250a。在绝缘层250中，除了绝缘层250a之外的区域中的绝缘层有时被称为绝缘层250b。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。
接下来，如图26A和图26B所示，在绝缘层250中待形成源电极32和漏电极33的区域中形成开口部250c。图26A是与沿图20中长短交替的虚线XXVIA-XXVIA截取的横截面对应的图。图26B是与沿图20中长短交替的虚线XXVIB-XXVIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在绝缘层250上形成在待形成源电极32和漏电极33的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来移除在没有形成抗蚀剂图案的区域中的绝缘层250，直到露出电子供给层22的表面为止。由此，在绝缘层250中待形成源电极32和漏电极33的区域中形成开口部250c。之后，使用有机溶剂等来移除抗蚀剂图案(未示出)。
接下来，如图27A和图27B所示，在绝缘层250中的开口部250c中形成源电极32和漏电极33。图27A是与沿图20中长短交替的虚线XXVIIA-XXVIIA截取的横截面对应的图。图27B是与沿图20中长短交替的虚线XXVIIB-XXVIIB截取的横截面对应的图。
具体地，再次通过将光刻胶施加于电子供给层22和绝缘层250的表面、然后由曝光设备执行曝光、然后显影来形成抗蚀剂图案(未示出)。此处形成的抗蚀剂图案在待形成源电极32、漏电极33以及漏极场板33b和33c的区域中具有开口部。具体地，在待形成漏电极33的区域中形成具有比形成在绝缘层250中以形成漏电极33的开口部250c大的开口部的抗蚀剂图案(未示出)。之后，通过真空沉积形成包含Ti/Al的金属层叠膜，然后将该膜浸入有机溶剂等中，借此通过剥离将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜形成源电极32和漏电极33。在由此形成的漏电极33周围，在绝缘层250上形成漏极场板33b和33c。更具体地，在漏电极33中，上部形成为比接触电子供给层22的下部宽，并且在漏电极33的上部中的、形成在绝缘层250上的部分变成漏极场板33b和33c。
在本实施方案中，漏极场板33b形成在元件隔离区域40a和40b上的绝缘层250a上。漏极场板33c形成在除了元件隔离区域40a和40b之外的区域上的绝缘层250b上。通过堆叠约100nm的Ti膜和约300nm的Al膜来形成此处包含Ti/Al的金属层叠膜。之后，通过在约600℃的温度下执行RTA，使源电极32和漏电极33彼此欧姆接触。
接下来，如图28A和图28B所示，在绝缘层250中，在待形成栅电极31的区域中形成开口部，然后在所形成的开口部中形成栅电极31。图28A是与沿图20中长短交替的虚线XXVIIIA-XXVIIIA截取的横截面对应的图。图28B是与沿图20中长短交替的虚线XXVIIIB-XXVIIIB截取的横截面对应的图。
具体地，通过施加光刻胶、然后由曝光设备执行曝光、然后显影来在绝缘层250a和250b上形成在待形成栅电极31的区域中具有开口部的抗蚀剂图案(未示出)。之后，通过干法蚀刻(例如，RIE)来移除在没有形成抗蚀剂图案的区域中的绝缘层250b，直到露出电子供给层22的表面为止。在这样的情况下，可以通过部分移除电子供给层22来形成栅极凹陷。之后，通过真空沉积形成包含Ni/Au的金属层叠膜，然后将该膜浸入有机溶剂等中，借此通过剥离将形成在抗蚀剂图案上的金属层叠膜和抗蚀剂图案一起移除。由此，使用剩余的金属层叠膜形成栅电极31。由此形成的栅电极31具有形成在源电极32与漏电极33之间的栅极指31a和连接栅极指31a的栅极指连接部31b。通过堆叠约50nm的Ni膜和约300nm的Au膜来形成此处包含Ni/Au的金属层叠膜。
可以通过上述工艺来制造本实施方案中的半导体器件。除了上述内容之外的其他内容与第一实施方案中的相同。
第四实施方案
接下来，描述第四实施方案。本实施方案描述了一种半导体器件、一种电源装置以及一种高频放大器。
本实施方案中的半导体器件是通过对第一实施方案至第三实施方案中的半导体器件进行分立封装而获得的半导体器件。参照图29来描述这样的分立封装的半导体器件。图29示意性示出了该分立封装的半导体器件的内部，并且电极等的布置与第一实施方案至第三实施方案中描述的不同。
首先，通过划片(dicing)等切开在第一实施方案至第三实施方案中制造的半导体器件以形成包含GaN半导体材料的HEMT半导体芯片410。使用管芯附接剂430(例如，钎料)将半导体芯片410固定在引线框420上。
接下来，栅电极411通过接合线431与栅极引线421连接，源电极412通过接合线432与源极引线422连接，并且漏电极413通过接合线433与漏极引线423连接。接合线431、432和433由金属材料如Al形成。本实施方案中的栅电极411是栅电极焊盘，并且与第一实施方案至第三实施方案中的栅电极31连接。类似地，源电极412是源电极焊盘并且与源电极32连接，并且漏电极413是漏电极焊盘并且与漏电极33连接。
接下来，使用成型树脂440通过传递模塑法来进行塑料模塑。由此，可以制造包含GaN半导体材料的分立封装的HEMT半导体器件。
另外，本实施方案中的电源装置和高频放大器是使用第一实施方案至第三实施方案中的半导体器件中的任意一种的电源装置和高频放大器。
参照图30来描述本实施方案中的电源装置。本实施方案中的电源装置460包括高压一次侧电路461、低压二次侧电路462以及布置在一次侧电路461与二次侧电路462之间的变压器463。一次侧电路461具有交流电源464、所谓的“桥式整流电路”465、多个(在图30所示的实施例中是4个)开关元件466、一个开关元件467等。二次侧电路462具有多个(在图30所示的实施例中是3个)开关元件468。在图30所示的实施例中，将第一实施方案至第三实施方案中的半导体器件用于一次侧电路461中的开关元件466和467。优选的是，一次侧电路461中的开关元件466和467是常断半导体器件。用于二次侧电路462中的开关元件468使用由硅形成的普通金属绝缘体半导体场效应晶体管(MISFET)。
参照图31来对本实施方案中的高频放大器进行描述。本实施方案中的高频放大器470可以例如应用于蜂窝电话的基站的功率放大器。高频放大器470具有数字预失真电路471、混频器472、功率放大器473以及定向耦合器474。数字预失真电路471补偿输入信号的非线性失真。混频器472混合对非线性失真经过补偿的输入信号与交流信号。功率放大器473放大混合有交流信号的输入信号。在图31所示的实施例中，功率放大器473具有第一实施方案至第三实施方案中的半导体器件。定向耦合器474执行例如对输入信号和输出信号进行监测。在图31所示的电路中，例如，借助开关的翻转，可以通过混频器472混合输出信号与交流信号，以将经混频的信号发送至数字预失真电路471。

Claims (15)

1.一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层和所述第一氮化物半导体层的一部分中的元件隔离区域；
形成在所述第二半导体层和所述元件隔离区域上方的栅电极、源电极以及漏电极；以及
以从所述漏电极的侧表面的上部突出的方式形成的漏极场板。
2.根据权利要求1所述的半导体器件，还包括：
形成在所述第二氮化物半导体层上方的所述漏电极与所述栅电极之间的绝缘层，
其中，所述漏极场板形成在所述绝缘层上。
3.根据权利要求1所述的半导体器件，
其中，所述衬底由包含硅的材料形成。
4.根据权利要求1所述的半导体器件，
其中，通过执行将包含元素Ar、H、He、N、F、Mg、Zn以及O中的任意一种的离子离子注入到所述第二氮化物半导体层和所述第一氮化物半导体层的一部分中来形成所述元件隔离区域。
5.根据权利要求1所述的半导体器件，
其中，在形成在所述漏电极周围的所述绝缘层中，形成在所述元件隔离区域上的所述绝缘层的膜厚度比形成在除了所述元件隔离区域之外的区域上的所述绝缘层的膜厚度薄。
6.根据权利要求1所述的半导体器件，
其中，所述绝缘层由包含氮化硅或氧化硅的材料形成。
7.根据权利要求1所述的半导体器件，其中，
所述栅电极具有栅极指和连接所述栅极指的栅极指连接部，
所述栅极指形成在所述源电极与所述漏电极之间，并且
所述栅极指连接部形成在所述元件隔离区域上。
8.根据权利要求1所述的半导体器件，
其中，所述第一氮化物半导体层由包含GaN的材料形成。
9.根据权利要求1所述的半导体器件，
其中，所述第二氮化物半导体层由包含AlGaN的材料形成。
10.一种半导体器件，包括：
形成在衬底上方的第一氮化物半导体层；
形成在所述第一氮化物半导体层上方的第二氮化物半导体层；
形成在所述第二氮化物半导体层和所述第一氮化物半导体层的一部分中的元件隔离区域；
形成在所述第二氮化物半导体层和所述元件隔离区域上方的绝缘层；
形成在所述绝缘层中并且以从所述绝缘层突出的方式形成的栅电极、源电极以及漏电极；以及
以从所述漏电极的侧表面的上部突出的方式形成在所述绝缘层上方的漏极场板。
11.一种用于制造半导体器件的方法，所述方法包括：
通过外延生长在衬底上使用氮化物半导体相继形成第一氮化物半导体层和第二氮化物半导体层；
在所述第二氮化物半导体层和所述第一氮化物半导体层的一部分中形成元件隔离区域；
在所述第二氮化物半导体层和所述元件隔离区域上形成绝缘层；
在所述绝缘层中形成使所述第二氮化物半导体层的一部分露出的第一开口部；
在所述绝缘层中形成使所述第二氮化物半导体层的一部分露出的第二开口部；
在所述第一开口部中形成从所述第一开口部突出的源电极；
在所述第二开口部中形成从所述第二开口部突出的漏电极；以及
在所述绝缘层上方形成从所述漏电极的侧表面的上部突出的漏极场板。
12.根据权利要求11所述的用于制造半导体器件的方法，其中，
形成所述漏电极包括：
在所述绝缘层上形成具有比形成在所述绝缘层中以形成所述漏电极的所述第二开口部大的开口部的抗蚀剂图案，
在形成所述抗蚀剂图案的表面上形成金属膜，以及
通过剥离来移除形成在所述抗蚀剂图案上的所述金属膜。
13.根据权利要求11所述的用于制造半导体器件的方法，其中，
形成所述元件隔离区域包括：
执行将包含元素Ar、H、He、N、F、Mg、Zn以及O中的任意一种的离子离子注入到所述第二氮化物半导体层和所述第一氮化物半导体层的一部分中。
14.根据权利要求11所述的用于制造半导体器件的方法，其中，
形成所述元件隔离区域包括：
移除所述第二氮化物半导体层和所述第一氮化物半导体层的一部分。
15.根据权利要求11所述的用于制造半导体器件的方法，其中，
形成所述元件隔离区域包括：
在形成所述绝缘层之后减小形成在所述元件隔离区域上的所述绝缘层的厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309124A (zh) * 2017-07-28 2019-02-05 半导体组件工业公司 形成电子器件的过程

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP7296726B2 (ja) 2015-08-17 2023-06-23 アイコール・システムズ・インク 流体制御システム
US10217827B2 (en) * 2016-05-11 2019-02-26 Rfhic Corporation High electron mobility transistor (HEMT)
TWI642183B (zh) * 2017-12-25 2018-11-21 新唐科技股份有限公司 氮化物半導體元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080023727A1 (en) * 2006-07-27 2008-01-31 Oki Electric Industry Co., Ltd. Field effect transistor having its breakdown voltage enhanced
JP2013098222A (ja) * 2011-10-28 2013-05-20 Sanken Electric Co Ltd 窒化物半導体装置
CN103151370A (zh) * 2011-12-07 2013-06-12 富士通株式会社 化合物半导体器件及其制造方法
CN103187436A (zh) * 2011-12-28 2013-07-03 台湾积体电路制造股份有限公司 高电子迁移率晶体管及其形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864809A (ja) 1994-08-24 1996-03-08 Oki Electric Ind Co Ltd Ｍｏｓトランジスタ
JP3740744B2 (ja) 1996-07-12 2006-02-01 ソニー株式会社 半導体の成長方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
WO2005081304A1 (ja) 2004-02-20 2005-09-01 Nec Corporation 電界効果トランジスタ
JP2008112868A (ja) * 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008243848A (ja) * 2007-03-23 2008-10-09 Sanken Electric Co Ltd 半導体装置
JP5386785B2 (ja) * 2007-03-26 2014-01-15 サンケン電気株式会社 半導体装置およびその製造方法
JP2010034282A (ja) * 2008-07-29 2010-02-12 Nec Electronics Corp 電界効果型トランジスタ
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP6014984B2 (ja) * 2011-09-29 2016-10-26 富士通株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080023727A1 (en) * 2006-07-27 2008-01-31 Oki Electric Industry Co., Ltd. Field effect transistor having its breakdown voltage enhanced
JP2013098222A (ja) * 2011-10-28 2013-05-20 Sanken Electric Co Ltd 窒化物半導体装置
CN103151370A (zh) * 2011-12-07 2013-06-12 富士通株式会社 化合物半导体器件及其制造方法
CN103187436A (zh) * 2011-12-28 2013-07-03 台湾积体电路制造股份有限公司 高电子迁移率晶体管及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109309124A (zh) * 2017-07-28 2019-02-05 半导体组件工业公司 形成电子器件的过程
CN109309124B (zh) * 2017-07-28 2023-08-25 半导体组件工业公司 形成电子器件的过程

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US20150129888A1 (en) 2015-05-14
US9276072B2 (en) 2016-03-01

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