KR20130033956A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

온 저항을 증가시키는 일 없이, 노멀리 오프로 되는 반도체 장치를 제공한다. 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층과, 상기 제2 반도체층 위에 형성된 제3 반도체층과, 상기 제3 반도체층 위에 형성된 게이트 전극과, 상기 제2 반도체층 위에 형성된 소스 전극 및 드레인 전극을 갖고, 상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고, 상기 제3 반도체층에 있어서, 상기 게이트 전극 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외하는 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 등 또는, 이들의 혼정(mixed crystal)인 재료는, 넓은 밴드 갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET : Field-Effect Transistor), 특히, 고전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들면, 특허 문헌 1). 이와 같은 질화물 반도체를 이용한 HEMT는, 고출력ㆍ고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다.
그런데, 고출력ㆍ고효율 증폭기, 스위칭 디바이스 등에 있어서는, 특성으로서 노멀리 오프(normally-off)인 것이 요구되고 있다. 또한, 노멀리 오프는 안전 동작의 관점으로부터도 중요하다. 그러면, GaN을 이용한 HEMT에 있어서는, GaN에 있어서의 피에조 분극(piezo polarizatiion)이나 자발 분극(spontaneous polarization)의 작용에 의해 전자 주행층에 있어서 발생한 2DEG(Two-Dimensional Electron Gas)에 있어서의 전자의 밀도가 매우 높아, 노멀리 오프로 하는 것이 곤란하다고 되어 있다. GaN을 이용한 HEMT에 있어서, 노멀리 오프로 하기 위한 다양한 방법이 검토되어 있다.
이와 같은 방법의 하나로서, 게이트 전극 바로 아래에, p-GaN층을 형성하는 방법이 있다. 구체적으로는, 도 1에 도시되는 바와 같이, SiC 등의 기판(911) 위에, 버퍼층(912), 전자 주행층(913), 전자 공급층(914)을 형성하고, 전자 공급층(914) 위, 게이트 전극(921) 바로 아래에 p-GaN층(915)을 형성한 것이다. 또한, 버퍼층(912)은 AlN 등에 의해 형성되어 있고, 전자 주행층(913)은 i-GaN에 의해 형성되어 있고, 전자 공급층(914)은 i-AlGaN 또는, n-AlGaN에 의해 형성되어 있다. 또한, 전자 공급층(914) 위에는, 소스 전극(922) 및 드레인 전극(923)이 형성되어 있다.
이와 같은 구조의 HEMT에서는, 전자 주행층(913)에 있어서의 전자 공급층(914)과 전자 주행층(913)과의 계면 근방에 있어서, 2DEG(913a)가 형성되지만, 게이트 전극(921) 바로 아래의 영역(913b)에 있어서, 2DEG(913a)의 전자를 소실시킬 수 있다. 즉, 게이트 전극(921)이 형성되는 영역 바로 아래에 p-GaN층(915)을 형성함으로써, 컨덕션 밴드(conduction band)가 들어 올려지므로, 게이트 전극(921) 바로 아래의 영역(913b)에 있어서만, 2DEG(913a)에 있어서의 전자를 소실시킬 수 있다. 이에 의해, 온 저항(on-resistance)의 증가를 억제하면서, 노멀리 오프를 실현하는 것이 가능하게 된다.
일본 특허 출원 공개 제2002-359256호 공보
S.Nakamura et.al., Jpn. J. Appl. Phys., 31(1992), P.1258
그런데, 도 1에 도시되는 바와 같은 구조의 HEMT를 제조할 때는, 도 2에 도시되는 공정에 의해 제작된다.
최초로, 도 2의 (a)에 도시하는 바와 같이, SiC 등의 기판(911) 위에 버퍼층(912), 전자 주행층(913), 전자 공급층(914), p-GaN막(915a)을 성막한다.
다음으로, 도 2의 (b)에 도시하는 바와 같이, p-GaN막(915a)의 표면에, 게이트 전극(921)이 형성되는 영역에 레지스트 패턴(931)을 형성하고, 드라이 에칭을 행한다.
다음으로, 도 2의 (c)에 도시하는 바와 같이, 드라이 에칭에 의해 레지스트 패턴(931)이 형성되어 있지 않은 영역에 있어서의 p-GaN막(915a)을 제거하고, 또한, 레지스트 패턴(931)을 제거한다. 이에 의해, 전자 공급층(914) 위에 있어서, 게이트 전극(921)이 형성되는 영역에, p-GaN층(915)을 형성한다. 이와 같이 p-GaN층(915)을 형성함으로써, 전자 주행층(913)에 있어서의 전자 공급층(914)과 전자 주행층(913)과의 계면 근방에는, p-GaN층(915) 바로 아래에 있어서의 영역(913b)에 있어서, 전자가 소실되어 있는 2DEG(913a)를 형성할 수 있다.
다음으로, 도 3에 도시하는 바와 같이, p-GaN층(915) 위에 게이트 전극(921)을 형성하고, 전자 공급층(914) 위에, 소스 전극(922) 및 드레인 전극(923)을 형성한다.
이와 같은 제조 공정에 있어서는, 도 2의 (b)에 도시되는 바와 같이, 레지스트 패턴(931)이 형성되어 있지 않은 영역의 p-GaN막(915a)만을 드라이 에칭보다 완전하게 제거하는 것은 매우 곤란하다. 즉, 도 4의 (a)에 도시하는 바와 같이, 게이트 전극(921) 바로 아래를 제외하는 영역에 있어서, p-GaN막(915b)이 얇게 남은 경우나, 도 4의 (b)에 도시하는 바와 같이, 게이트 전극(921) 바로 아래를 제외하는 영역에 있어서 전자 주행층(914)의 일부가 에칭에 의해 제거되어 버리는 경우가 있다. 도 4의 (a)에 도시되는 바와 같이, 게이트 전극(921) 바로 아래를 제외하는 영역에 있어서, 얇은 p-GaN막(915b)이 남은 경우에는, 남아 있는 얇은 p-GaN막(915b)에 의해, 2DEG(913a)에 있어서의 전자의 밀도가 낮게 되기 때문에 온 저항이 높아진다. 또한, 도 4의 (b)에 도시되는 바와 같이, 게이트 전극(921) 바로 아래를 제외하는 영역에 있어서, 전자 주행층(914)의 일부까지 제거되어 버리면, 전자 주행층(914)의 두께가 얇아져, 2DEG(913a)에 있어서의 전자의 밀도가 낮게 되기 때문에 온 저항이 높아지다.
따라서, GaN을 이용한 HEMT에서는, 게이트 전극(921) 바로 아래에 p-GaN층(915)을 형성한 경우에 있어서, 온 저항을 증가시키는 일 없이, 노멀리 오프를 실현하는 것은 곤란하다.
이 때문에, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 반도체 장치에 있어서, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있는 반도체 장치 및 반도체 장치의 제조 방법이 요구되고 있다.
본 실시 형태의 하나의 관점에 따르면, 기판 위에 형성된 제1 반도체층과, 상기 제1 반도체층 위에 형성된 제2 반도체층과, 상기 제2 반도체층 위에 형성된 제3 반도체층과, 상기 제3 반도체층 위에 형성된 게이트 전극과, 상기 제2 반도체층 위에 형성된 소스 전극 및 드레인 전극을 갖고, 상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고, 상기 제3 반도체층에 있어서, 상기 게이트 전극 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외하는 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 하나의 관점에 따르면, 기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과, 상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과, 상기 제3 반도체층 위에 있어서, 게이트 전극이 형성되는 영역에 유전체 마스크를 형성하는 공정과, 상기 유전체 마스크를 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정과, 상기 유전체 마스크를 제거하고, 상기 유전체 마스크가 형성되어 있었던 영역에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 실시 형태의 다른 하나의 관점에 따르면, 기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과, 상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과, 상기 제3 반도체층 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정을 갖는 것을 특징으로 한다.
개시된 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 반도체 장치에 있어서, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있다.
도 1은 종래의 GaN을 이용한 HEMT의 구조도.
도 2는 종래의 GaN을 이용한 HEMT의 제조 방법의 공정도(1).
도 3은 종래의 GaN을 이용한 HEMT의 제조 방법의 공정도(2).
도 4는 종래의 GaN을 이용한 HEMT의 설명도.
도 5는 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 6은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 7은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 8은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 9는 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 10은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 설명도.
도 11은 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 12는 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 13은 제3 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 14는 제4 실시 형태에 있어서의 반도체 장치의 제조 방법의 설명도.
도 15는 제4 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 16은 제4 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 17은 제4 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 18은 제4 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(4).
도 19는 제5 실시 형태에 있어서의 디스크리트 패키지된 반도체 디바이스의 설명도.
도 20은 제5 실시 형태에 있어서의 전원 장치의 회로도.
도 21은 제5 실시 형태에 있어서의 고출력 증폭기의 구조도.
실시하기 위한 형태에 대해서, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 붙여서 설명을 생략한다.
[제1 실시 형태]
(반도체 장치)
도 5에 기초하여 본 실시 형태에 있어서의 반도체 장치에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 기판(11) 위에, 질화물 반도체인 버퍼층(12), 전자 주행층(13), 전자 공급층(14)이 형성되어 있고, 전자 공급층(14) 위에는, p형의 불순물 재료가 도프된 질화물 반도체층인 Mg 도프 GaN층(15)이 형성되어 있다. 게이트 전극(21)은 Mg 도프 GaN층(15) 위에 형성되어 있고, 소스 전극(22) 및 드레인 전극(23)은 전자 공급층(14) 위에 형성되어 있다. 또한, Mg 도프 GaN층(15), 소스 전극(22) 및 드레인 전극(23) 위에는, SiN 등에 의해 형성되는 패시베이션막(16)이 형성되어 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에서는, 기판(11)의 표층 부분으로부터, 버퍼층(12), 전자 주행층(13), 전자 공급층(14), Mg 도프 GaN층(15)에 있어서, 각각의 소자마다 분리하기 위한 소자 분리 영역(32)이 형성되어 있다.
Mg 도프 GaN층(15)에는, p형 영역으로 되는 p-GaN 영역(15a)과 고저항 영역(15b)이 형성되어 있고, p-GaN 영역(15a)은 게이트 전극(21) 바로 아래에 형성된다. Mg 도프 GaN층(15)에 있어서, p-GaN 영역(15a)에서는, 후술하는 바와 같이 수소 농도를 낮게 함으로써, 도프된 Mg에 의해 p형으로 활성화되어 있지만, 고저항 영역(15b)에서는, 수소 농도가 높고, Mg가 H와 결합하고 있기 때문에 고저항이 된다. 이에 의해, 전자 주행층(13)에 있어서, 전자 주행층(13)과 전자 공급층(14)과의 계면 근방에는, 2DEG(13a)가 형성되지만, 고저항 영역(15b) 바로 아래에 있어서는 전자의 밀도를 저하시키지 않고, p-GaN 영역(15a) 바로 아래만 전자를 소실시킬 수 있다. 즉, 게이트 전극(21)이 형성되어 있지 않은 영역 바로 아래에 있어서 전자의 밀도를 저하시키지 않고, 게이트 전극(21) 바로 아래만 전자가 소실되어 있는 2DEG(13a)를 형성할 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있다.
또한, 본 실시 형태에서는, p-GaN 영역(15a) 바로 아래란, 전자 공급층(14) 등을 개재한 아래의 영역도 포함하는 것이고, 게이트 전극(21) 바로 아래란, p-GaN 영역(15a) 및 전자 공급층(14) 등을 개재한 아래의 영역도 포함하는 것이다.
따라서, 상술한 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(15)에 있어서는, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 수소의 밀도가 높고, 또한, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 전기 저항은 높다.
(반도체 장치의 제조 방법)
제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 6 내지 도 8에 기초하여 설명한다.
최초로, 도 6의 (a)에 도시하는 바와 같이, 기판(11) 위에, 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 Mg 도프 GaN층(15)의 질화물 반도체층을 MOVPE(Metal Organic Vapor Phase Epitaxy)법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은 AlN에 의해 형성되어 있고, 전자 주행층(13)은 GaN에 의해 형성되어 있고, 전자 공급층(14)은 AlGaN에 의해 형성되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막할 때에는, Al의 원료 가스에는 TMA(트리메틸알루미늄)가 이용되고, Ga의 원료 가스에는 TMG(트리메틸갈륨)가 이용되고, N의 원료 가스에는 NH3(암모니아)이 이용된다. 또한, Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐마그네슘)가 이용된다. 또한, 이들의 원료 가스는, 수소(H2)를 캐리어 가스로서 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는, 100 내지 10000sc㎝의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50Torr 내지 300Torr이고, 성장 온도는 1000℃ 내지 1200℃이다. 또한, 이들의 질화물 반도체층은, MOVPE 대신에 MBE(Molecular Beam Epitaxy : 분자선 에피텍셜)에 의해 형성해도 좋다.
기판(11)은, 예를 들면, 사파이어 기판, Si 기판, SiC 기판을 이용할 수 있다. 본 실시 형태에서는, 기판(11)은 SiC 기판이 이용되고 있다. 버퍼층(12)은 막 두께가 0.1㎛인 AlN에 의해 형성되어 있다. 전자 주행층(13)은 막 두께가 2㎛인 GaN에 의해 형성되어 있다.
전자 공급층(14)은 막 두께가 20㎚인 AlGaN에 의해 형성되어 있고, AlxGa1 - xN으로 나타낸 경우에, X의 값이 0.1 내지 0.3으로 되도록 형성되어 있다. 전자 공급층(14), i-AlGaN이어도, n-AlGaN이어도 좋다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si가 도프되어 있고, Si의 농도가 1×1018㎝-3 내지 1×1020㎝-3, 예를 들면, 1×1019㎝-3으로 되도록 Si가 도프되어 있다. 이 때, Si의 원료 가스로서는, 예를 들면, SiH4 등이 이용된다.
Mg 도프 GaN층(15)은 막 두께가 5㎚ 내지 150㎚이고, 불순물 농도가, 5×1018㎝-3 내지 5×1020㎝-3으로 되도록 불순물 원소로서 Mg가 도프된 GaN에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, Mg 도프 GaN층(15)은 막 두께가 50㎚이고, 불순물 농도가, 1×1019㎝-3으로 되도록 불순물 원소로서 Mg가 도프되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막한 후에, 예를 들면, 질소 분위기 속에 있어서, 400℃ 내지 1000℃로 가열함으로써 열 처리를 행한다. 이에 의해, Mg 도프 GaN층(15)을 활성화시킨다. 이와 같이, 질소 분위기 속에 있어서 가열함으로써, Mg 도프 GaN층(15)에 포함되어 있었던 수소 성분이 방출되어 활성화되기 때문에, Mg 도프 GaN층(15)은 p형이 된다.
다음으로, 도 6의 (b)에 도시하는 바와 같이, Mg 도프 GaN층(15)의 표면에 있어서, 게이트 전극(21)이 형성되는 영역에 유전체 마스크(31)를 형성한다. 구체적으로는, Mg 도프 GaN층(15)의 표면에, SiN 또는 SiO2 등의 유전체막을 성막하고, 이 유전체막 위에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 불산 등을 이용한 웨트 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 유전체막을 제거함으로써, SiN 또는 SiO2 등에 의해 형성되는 유전체 마스크(31)를 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 6의 (c)에 도시하는 바와 같이, H2 또는 NH3의 분위기 속에 있어서, 400℃ 이상의 온도로 열 처리를 행한다. 이에 의해, 유전체 마스크(31)가 형성되어 있지 않은, Mg 도프 GaN층(15)이 노출되어 있는 영역에 있어서, Mg 도프 GaN층(15) 내에, H2 또는 NH3에 있어서의 H가 들어가 확산된다. 이와 같이, Mg 도프 GaN층(15)에 있어서, 유전체 마스크(31)가 형성되어 있지 않은 영역에서는, H가 확산되고, 확산된 H(수소)가 Mg와 결합하여 Mg-H로 되기 때문에, Mg가 억셉터(accepter)로서 기능하지 않게 되어 고저항화된다. 따라서, Mg 도프 GaN층(15)에 있어서는, 유전체 마스크(31)가 형성되어 있지 않은 고저항화된 고저항 영역(15b)과, 유전체 마스크(31)가 형성되어 있고, H가 침입하는 일 없이 활성화된 상태가 유지되어 있는 p-GaN 영역(15a)이 형성된다.
이와 같이, Mg 도프 GaN층(15)에 고저항 영역(15b)을 형성함으로써, 고저항 영역(15b) 바로 아래에 있어서는 전자 밀도를 저하시키지 않고, 전자 주행층(13)에 있어서의 전자 주행층(13)과 전자 공급층(14)의 계면 근방에 2DEG(13a)를 형성할 수 있다. 또한, 이와 같이 형성된 2DEG(13a)에 있어서는, Mg 도프 GaN층(15)의 p-GaN 영역(15a) 바로 아래에 있어서는 전자가 소실되어 있다.
다음으로, 도 7의 (a)에 도시하는 바와 같이, 유전체 마스크(31)를 제거한 후, 소자 분리 영역(32)을 형성한다. 구체적으로는, 유전체 마스크(31)를 제거한 후, Mg 도프 GaN층(15)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(32)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 질화물 반도체층에 Ar을 이온 주입함으로써, 질화물 반도체층 및 기판(11)의 표층 부분에 소자 분리 영역(32)을 형성할 수 있다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 7의 (b)에 도시하는 바와 같이, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역의 Mg 도프 GaN층(15)을 제거하고, 개구부(33, 34)를 형성한다. 구체적으로는, Mg 도프 GaN층(15)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(33, 34)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트, 패턴을 형성한다. 이 후, RIE(Reactive Ion Etching) 등의 드라이 에칭에 의해 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의, Mg 도프 GaN층(15)을 제거하고, 개구부(33, 34)를 형성한다. 이 때 행해지는 드라이 에칭에서는, 에칭 가스로서 Cl2 등의 염소계의 가스를 이용하여, 레지스트 패턴이 형성되어 있지 않은 영역의 Mg 도프 GaN층(15)을 완전하게 제거하고, 나아가서는, 전자 주행층(14)의 표면의 일부까지 제거해도 좋다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 7의 (c)에 도시하는 바와 같이, 개구부(33, 34)에, 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 개구부(33, 34)가 형성되어 있는 Mg 도프 GaN층(15) 위에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 개구부(33, 34)가 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ti/Al에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al이 적층된 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 두께가 약 20㎚, Al의 두께가 약 200㎚로 되도록 성막한다. 이 후, 예를 들면, 질소 분위기 속에 있어서, 약 550℃의 온도로 열 처리를 행함으로써, 소스 전극(22) 및 드레인 전극(23)을 전자 공급층(14)과 오믹 컨택트(ohmic contact)시킨다.
다음으로, 도 8의 (a)에 도시하는 바와 같이, Mg 도프 GaN층(15) 위에, 패시베이션막(16)을 형성한다. 패시베이션막(16)은, 두께 200㎚의 SiN을 CVD(Chemical Vapor Deposition)에 의해 성막함으로써 형성한다.
다음으로, 도 8의 (b)에 도시하는 바와 같이, 게이트 전극(21)이 형성되는 영역의 패시베이션막(16)을 제거하고, 개구부(35)를 형성한다. 이 개구부(35)는, 게이트 전극(21)이 형성되는 영역에 형성된다. 구체적으로는, 패시베이션막(16)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(35)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭, 또는, 버퍼드 불산(Buffered Hydrogen Fluoride) 등에 의한 웨트 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 패시베이션막(16)을 제거하고, 개구부(35)를 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 형성되는 개구부(35)는 p-GaN 영역(15a)과 대략 일치하고 있는 것이 바람직하지만, p-GaN 영역(15a)보다도 커도 좋고, 또한, 작아도 좋다.
다음으로, 도 8의 (c)에 도시하는 바와 같이, 게이트 전극(21)을 형성한다. 구체적으로는, 개구부(35)가 형성되어 있는 패시베이션막(16)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 개구부(35), 즉, p-GaN 영역(15a)이 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ni/Au에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지(dipping)시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프(lift off)에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 이와 같이 하여, Mg 도프 GaN층(15)에 있어서의 p-GaN 영역(15a) 위에 게이트 전극(21)을 형성한다. 또한, Ni/Au의 적층 금속막은, Ni의 두께가 약 30㎚, Au의 두께가 약 400㎚로 되도록 성막한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(15)에 있어서, p-GaN 영역(15a)과 고저항 영역(15b)이 형성된다. Mg 도프 GaN층(15)에 있어서, 고저항 영역(15b)에서는, 활성화되어 있지 않고 고저항이므로, 고저항 영역(15b) 바로 아래에 있어서는 2DEG(13a)에 있어서의 전자의 밀도가 저하되는 일은 없다. 또한, Mg 도프 GaN층(15)에 있어서, 게이트 전극(21) 바로 아래가 되는 p-GaN 영역(15a)에서는, p형으로 활성화되어 있기 때문에, p-GaN 영역(15a) 바로 아래에 있어서는, 2DEG(13a)의 전자를 소실시킬 수 있다. 즉, 본 실시 형태에 있어서는, 게이트 전극(21) 바로 아래에 있어서는, 2DEC(13a)의 전자를 소실시킬 수 있다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치에서는, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있다.
또한, 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(15)에 있어서, 고저항 영역(15b)에서는, 막 내에 포함되는 H와 Mg가 결합하여 고저항화되어 있고, p-GaN 영역(15a)은 막 내에 포함되는 H를 방출함으로써 p형으로 되어 있다. 따라서, 막 내의 수소의 농도는, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 높고, 또한, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 전기 저항은 높다.
[제2 실시 형태]
(반도체 장치)
다음으로, 제2 실시 형태에 있어서의 반도체 장치에 대해서 도 9에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 기판(11) 위에, 질화물 반도체인 버퍼층(12), 전자 주행층(13), 전자 공급층(14)이 형성되어 있고, 전자 공급층(14) 위에는, p형의 불순물 재료가 도프된 질화물 반도체층인 Mg 도프 GaN층(15)이 형성되어 있다. 소스 전극(22) 및 드레인 전극(23)은 전자 공급층(14) 위에 형성되어 있고, Mg 도프 GaN층(15), 소스 전극(22) 및 드레인 전극(23) 위에는, SiN 등에 의해 형성되는 패시베이션막(16)이 형성되어 있다. 패시베이션막(16)에는, 게이트 전극(21)이 형성되는 영역에는 개구부가 설치되어 있고, 패시베이션막(16) 및 개구부에 있어서의 Mg 도프 GaN층(15) 위에는, 게이트 절연막으로 되는 절연막(117)이 형성되어 있다. 게이트 전극(21)은, 이 절연막(117)을 개재하여, Mg 도프 GaN층(15)에 있어서의 p-GaN 영역(15a) 위에 형성되어 있다. 즉, Mg 도프 GaN층(15)에는, p형 영역으로 되는 p-GaN 영역(15a)과 고저항 영역(15b)이 형성되어 있고, 절연막(117)을 개재하여 p-GaN 영역(15a)은 게이트 전극(21) 바로 아래에 형성된다. 또한, 본 실시 형태에 있어서의 반도체 장치에서는, 기판(11)의 표층 부분으로부터, 버퍼층(12), 전자 주행층(13), 전자 공급층(14), Mg 도프 GaN층(15)에 있어서, 각각의 소자마다 분리하기 위한 소자 분리 영역(32)이 형성되어 있다.
Mg 도프 GaN층(15)에 있어서, p-GaN 영역(15a)에서는, 후술하는 바와 같이 수소 농도를 낮게 함으로써, 도프된 Mg에 의해 p형으로 활성화되어 있지만, 고저항 영역(15b)에서는, 수소 농도가 높고, Mg가 H와 결합하고 있기 때문에 고저항이 된다. 이에 의해, 전자 주행층(13)에 있어서, 전자 주행층(13)과 전자 공급층(14)과의 계면 근방에는, 2DEG(13a)가 형성되지만, 고저항 영역(15b) 바로 아래에 있어서는 전자의 밀도를 저하시키지 않고, p-GaN 영역(15a) 바로 아래만 전자를 소실시킬 수 있다. 즉, 게이트 전극(21)이 형성되어 있지 않은 영역 바로 아래에 있어서는 전자의 밀도를 저하시키지 않고, 게이트 전극(21) 바로 아래에 있어서만 전자가 소실되어 있는 2DEC(13a)를 형성할 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있다.
따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 절연막(117)을 형성함으로써 게이트 리크 전류(gate leak current)를 억제할 수 있어, 게이트 전극(21)에 있어서의 순방향의 내압을 높게 할 수 있다. 따라서, 온 동작시에 게이트 전극(21)에 인가되는 전압을 높게 할 수 있어, 드레인 전류를 한층 많게 흘릴 수 있다. 또한, 상술한 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(15)에 있어서는, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 수소의 밀도가 높고, 또한, p-GaN 영역(15a)보다도 고저항 영역(15b)의 쪽이 전기 저항은 높다.
(반도체 장치의 제조 방법)
다음으로, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 도 10에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 도 6의 (a) 내지 도 8의 (b)에 도시하는 공정까지는 동일하다. 따라서, 도 8의 (b)에 도시하는 공정 이후의 공정에 대해서 설명한다. 또한, 도 10의 (a)에 도시하는 것은, 도 8의 (b)에 도시하는 것과 동일한 것이다.
도 10의 (b)에서는, 도 10의 (a)에 도시되지만 패시베이션막(16) 및 개구부(35)에 있어서 노출되어 있는 Mg 도프 GaN층(15) 위에 게이트 절연막으로 되는 절연막(117)을 형성한다. 절연막(117)은, 예를 들면, ALD(Atomic Layer Deposition)에 의해 절연막을 성막함으로써 형성된다. 본 실시 형태에서는, 절연막(117)은 막 두께가 30㎚인 산화 알루미늄막에 의해 형성되어 있다.
다음으로, 도 10의 (c)에 도시하는 바와 같이, 게이트 전극(21)을 형성한다. 구체적으로는, 절연막(117)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 절연막(117)을 개재하여, 아래에 p-GaN 영역(15a)이 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ni/Au에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 이와 같이 하여, 유전체 마스크(31)가 형성되어 있었던 Mg 도프 GaN층(15)에 있어서의 p-GaN 영역(15a) 위에 절연막(117)을 개재하여 게이트 전극(21)을 형성한다. 또한, Ni/Au의 적층 금속막은, Ni의 두께가 약 30㎚, Au의 두께가 약 400㎚로 되도록 성막한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에 있어서의 반도체 장치에서는, 게이트 절연막으로 되는 절연막(117)이 형성되어 있기 때문에, 게이트 리크 전류를 줄일 수 있다.
또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
[제3 실시 형태]
다음으로, 제3 실시 형태에 대해서 설명한다. 본 실시 형태는, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법으로서, 제1 실시 형태와는 다른 제조 방법이다.
제3 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 11 내지 도 13에 기초하여 설명한다.
최초로, 도 11의 (a)에 도시하는 바와 같이, 기판(11) 위에, 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 Mg 도프 GaN층(15)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은 AlN에 의해 형성되어 있고, 전자 주행층(13)은 GaN에 의해 형성되어 있고, 전자 공급층(14)은 AlGaN에 의해 형성되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막할 때에는, Al의 원료 가스에는 TMA(트리메틸알루미늄)가 이용되고, Ga의 원료 가스에는 TMG(트리메틸갈륨)가 이용되고, N의 원료 가스에는 NH3(암모니아)이 이용된다. 또한, Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐마그네슘)가 이용된다. 또한, 이들의 원료 가스는, 수소(H2)를 캐리어 가스로서 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는, 100 내지 10000sc㎝의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50Torr 내지 300Torr이고, 성장 온도는 1000℃ 내지 1200℃이다. 또한, 이들의 질화물 반도체층은, MOVPE 대신에 MBE에 의해 형성해도 좋다.
기판(11)은, 예를 들면, 사파이어 기판, Si 기판, SiC 기판을 이용할 수 있다. 본 실시 형태에서는, 기판(11)은 SiC 기판이 이용되고 있다. 버퍼층(12)은 막 두께가 0.1㎛인 AlN에 의해 형성되어 있다. 전자 주행층(13)은 막 두께가 2㎛인 GaN에 의해 형성되어 있다.
전자 공급층(14)은 막 두께가 20㎚인 AlGaN에 의해 형성되어 있고, AlxGa1 - xN으로 나타낸 경우에, X의 값이 0.1 내지 0.3으로 되도록 형성되어 있다. 전자 공급층(14), i-AlGaN이어도, n-AlGaN이어도 좋다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si가 도프되어 있고, Si의 농도가 1×1018㎝-3 내지 1×1020㎝-3, 예를 들면, 1×1019㎝-3으로 되도록 Si가 도프되어 있다. 이 때, Si의 원료 가스로서는, 예를 들면, SiH4 등이 이용된다.
Mg 도프 GaN층(15)은 막 두께가 5㎚ 내지 150㎚이고, 불순물 농도가, 5×1018㎝-3 내지 5×1020㎝-3으로 되도록 불순물 원소로서 Mg가 도프된 GaN에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, Mg 도프 GaN층(15)은 막 두께가 50㎚이고, 불순물 농도가, 1×1019㎝-3으로 되도록 불순물 원소로서 Mg가 도프되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막한 후에, 예를 들면, 질소 분위기 속에 있어서, 400℃ 내지 1000℃로 가열함으로써 열 처리를 행한다. 이에 의해, Mg 도프 GaN층(15)을 활성화시킨다. 이와 같이, 질소 분위기 속에 있어서 가열함으로써, Mg 도프 GaN층(15)에 포함되어 있었던 수소 성분이 방출되어 활성화되기 때문에, Mg 도프 GaN층(15)은 p형이 된다.
다음으로, 도 11의 (b)에 도시하는 바와 같이, 소자 분리 영역(32)을 형성한다. 구체적으로는, Mg 도프 GaN층(15)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(32)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 질화물 반도체층에 Ar을 이온 주입한다. 이에 의해, 질화물 반도체층 및 기판(11)의 표층 부분에 소자 분리 영역(32)이 형성된다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 11의 (c)에 도시하는 바와 같이, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역의 Mg 도프 GaN층(15)을 제거하고, 개구부(33, 34)를 형성한다. 구체적으로는, Mg 도프 GaN층(15)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(33, 34)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭에 의해 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의, Mg 도프 GaN층(15)을 제거하고, 개구부(33, 34)를 형성한다. 이 때 행해지는 드라이 에칭에서는, 에칭 가스로서 Cl2 등의 염소계의 가스를 이용하여, 레지스트 패턴이 형성되어 있지 않은 영역의 Mg 도프 GaN층(15)을 완전하게 제거하고, 또한, 전자 주행층(14)의 표면의 일부까지 제거해도 좋다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 12의 (a)에 도시하는 바와 같이, 개구부(33, 34)에, 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 개구부(33, 34)가 형성되어 있는 Mg 도프 GaN층(15) 위에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 개구부(33, 34)가 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ti/Al에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al이 적층된 소스 전극(22) 및 드레인 전극(23)이 형성된다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 두께가 약 20㎚, Al의 두께가 약 200㎚로 되도록 성막한다. 이 후, 예를 들면, 질소 분위기 속에 있어서, 약 550℃의 온도로 열 처리를 행함으로써, 소스 전극(22) 및 드레인 전극(23)을 전자 공급층(14)과 오믹 컨택트시킨다.
다음으로, 도 12의 (b)에 도시하는 바와 같이, 게이트 전극(21)을 형성한다. 구체적으로는, Mg 도프 GaN층(15)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 진공 증착에 의해, Ni/Au에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 또한, Ni/Au의 적층 금속막은, Ni의 두께가 약 30㎚, Au의 두께가 약 400㎚로 되도록 성막한다.
다음으로, 도 12의 (c)에 도시하는 바와 같이, H2 또는 NH3의 분위기 속에 있어서, 400℃ 이상의 온도로 열 처리를 행한다. 이에 의해, 게이트 전극(21)이 형성되어 있지 않은, Mg 도프 GaN층(15)이 노출되어 있는 영역에 있어서, Mg 도프 GaN층(15) 내에, H2 또는 NH3에 있어서의 H가 들어가 확산된다. 이와 같이, Mg 도프 GaN층(15)이 노출되어 있는 게이트 전극(21)이 형성되어 있지 않은 영역에서는, H가 확산되고, 확산된 H(수소)가 Mg와 결합하여 Mg-H로 되기 때문에, Mg가 억셉터로서 기능하지 않게 되어 고저항화된다. 따라서, Mg 도프 GaN층(15)에 있어서는, 게이트 전극(21)이 형성되어 있지 않은 고저항화된 고저항 영역(15b)과, 게이트 전극(21)이 형성되어 있고, H가 침입하는 일 없이 활성화된 상태가 유지되어 있는 p-GaN 영역(15a)이 형성된다.
이와 같이, Mg 도프 GaN층(15)에 고저항 영역(15b)을 형성함으로써, 고저항 영역(15b) 바로 아래에 있어서는 전자 밀도를 저하시키지 않고, 전자 주행층(13)에 있어서의 전자 주행층(13)과 전자 공급층(14)의 계면 근방에 2DEG(13a)를 형성할 수 있다. 또한, 이와 같이 형성된 2DEG(13a)에 있어서는, Mg 도프 GaN층(15)의 p-GaN 영역(15a) 바로 아래에 있어서는 전자가 소실되어 있다.
다음으로, 도 13에 도시하는 바와 같이, Mg 도프 GaN층(15) 위에, 패시베이션막(16)을 형성한다. 패시베이션막(16)은, 두께 200㎚인 SiN을 CVD에 의해 성막함으로써 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
[제4 실시 형태]
(반도체 장치)
다음으로, 제4 실시 형태에 있어서의 반도체 장치에 대해서 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 도 14에 도시되는 바와 같이, 전자 주행층(14) 위에 Mg 도프 GaN층(215)이 형성되어 있다. Mg 도프 GaN층(215)에는, p형 영역으로 되는 p-GaN 영역(215a)과 고저항 영역(215b)이 형성되어 있고, p-GaN 영역(215a)은 게이트 전극(21) 바로 아래에 형성된다. Mg 도프 GaN층(215)에 있어서, p-GaN 영역(215a)에서는, 수소 농도를 낮게 함으로써, 도프된 Mg에 의해 p형으로 활성화되어 있지만, 고저항 영역(215b)에서는, 수소 농도가 높고, Mg가 H와 결합하고 있기 때문에 고저항이 된다.
이에 의해, 전자 주행층(13)에 있어서, 전자 주행층(13)과 전자 공급층(14)과의 계면 근방에는, 2DEG(13a)가 형성되지만, 고저항 영역(215b) 바로 아래에 있어서는 전자의 밀도를 저하시키지 않고, p-GaN 영역(215a) 바로 아래만 전자를 소실시킬 수 있다. 즉, 게이트 전극(21)이 형성되어 있지 않은 영역 바로 아래에 있어서 전자의 밀도를 저하시키지 않고, 게이트 전극(21) 바로 아래만 전자가 소실되어 있는 2DEG(13a)를 형성할 수 있다. 따라서, 본 실시 형태에 있어서의 반도체 장치에서는, 온 저항을 증가시키는 일 없이, 노멀리 오프로 할 수 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에서는, 기판(11)의 표층 부분으로부터, 버퍼층(12), 전자 주행층(13), 전자 공급층(14), Mg 도프 GaN층(15)에 있어서, 각각의 소자마다 분리하기 위한 소자 분리 영역(32)이 형성되어 있다.
본 실시 형태에서는, Mg 도프 GaN층(215)에 있어서, 고저항 영역(215b)은 p-GaN 영역(215a)보다도 얇게 형성되어 있다. 고저항 영역(215b)을 얇게 함으로써, 고저항 영역(215b)을 고저항화하기 위한 시간을 짧게 할 수 있음과 함께, p-GaN 영역(215a)에 있어서의 수소의 확산을 억제할 수 있기 때문에, 제조되는 반도체 장치의 수율을 높일 수 있다. 또한, 상술한 바와 같이, 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(215)에 있어서는, p-GaN 영역(215a)보다도 고저항 영역(215b)의 쪽이 수소의 밀도가 높고, 또한, p-GaN 영역(215a)보다도 고저항 영역(215b)의 쪽이 전기 저항은 높다.
(반도체 장치의 제조 방법)
다음으로, 제4 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서, 도 15 내지 도 18에 기초하여 설명한다.
최초로, 도 15의 (a)에 도시하는 바와 같이, 기판(11) 위에, 버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 Mg 도프 GaN층(215)의 질화물 반도체층을 MOVPE법에 의해 에피택셜 성장시킴으로써 형성한다. 본 실시 형태에서는, 버퍼층(12)은 AlN에 의해 형성되어 있고, 전자 주행층(13)은 GaN에 의해 형성되어 있고, 전자 공급층(14)은 AlGaN에 의해 형성되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막할 때에는, Al의 원료 가스에는 TMA(트리메틸알루미늄)가 이용되고, Ga의 원료 가스에는 TMG(트리메틸갈륨)가 이용되고, N의 원료 가스에는 NH3(암모니아)이 이용된다. 또한, Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐마그네슘)가 이용된다. 또한, 이들의 원료 가스는, 수소(H2)를 캐리어 가스로서 MOVPE 장치의 반응로에 공급된다.
또한, 질화물 반도체층을 형성할 때에 공급되는 암모니아 가스는, 100 내지 10000sc㎝의 유량으로 공급되고, 질화물 반도체층을 형성할 때의 성장 압력은 50Torr 내지 300Torr이고, 성장 온도는 1000℃ 내지 1200℃이다. 또한, 이들의 질화물 반도체층은, MOVPE 대신에 MBE에 의해 형성해도 좋다.
기판(11)은, 예를 들면, 사파이어 기판, Si 기판, SiC 기판을 이용할 수 있다. 본 실시 형태에서는, 기판(11)은 SiC 기판이 이용되고 있다. 버퍼층(12)은 막 두께가 0.1㎛인 AlN에 의해 형성되어 있다. 전자 주행층(13)은 막 두께가 2㎛인 GaN에 의해 형성되어 있다.
전자 공급층(14)은 막 두께가 20㎚인 AlGaN에 의해 형성되어 있고, AlxGa1 - xN으로 나타낸 경우에, X의 값이 0.1 내지 0.3으로 되도록 형성되어 있다. 전자 공급층(14), i-AlGaN이어도, n-AlGaN이어도 좋다. n-AlGaN을 형성하는 경우에는, 불순물 원소로서 Si가 도프되어 있고, Si의 농도가 1×1018㎝-3 내지 1×1020㎝-3, 예를 들면, 1×1019㎝-3으로 되도록 Si가 도프되어 있다. 이 때, Si의 원료 가스로서는, 예를 들면, SiH4 등이 이용된다.
Mg 도프 GaN층(215)은 막 두께가 5㎚ 내지 150㎚이고, 불순물 농도가, 5×1018㎝-3 내지 5×1020㎝-3으로 되도록 불순물 원소로서 Mg가 도프된 GaN에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, Mg 도프 GaN층(215)은 막 두께가 50㎚이고, 불순물 농도가, 1×1019㎝-3으로 되도록 불순물 원소로서 Mg가 도프되어 있다.
이들 질화물 반도체층을 MOVPE에 의해 성막한 후에, 예를 들면, 질소 분위기 속에 있어서, 400℃ 내지 1000℃로 가열함으로써 열 처리를 행한다. 이에 의해, Mg 도프 GaN층(215)을 활성화시킨다. 이와 같이, 질소 분위기 속에 있어서 가열함으로써, Mg 도프 GaN층(215)에 포함되어 있었던 수소 성분이 방출되어 활성화되기 때문에, Mg 도프 GaN층(215)은 p형이 된다.
다음으로, 도 15의 (b)에 도시하는 바와 같이, 소자 분리 영역(32)을 형성한다. 구체적으로는, Mg 도프 GaN층(215)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소자 분리 영역(32)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 질화물 반도체층에 Ar을 이온 주입함으로써, 질화물 반도체층 및 기판(11)의 표층 부분에 소자 분리 영역(32)이 형성된다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 15의 (c)에 도시하는 바와 같이, Mg 도프 GaN층(215)의 표면에 있어서, 게이트 전극(21)이 형성되는 영역에 유전체 마스크(31)를 형성한다. 구체적으로는, Mg 도프 GaN층(215)의 표면에, SiN 또는 SiO2 등의 유전체막을 성막하고, 이 유전체막 위에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 도시되지 않은 레지스트 패턴을 형성한다. 이 후, 불산 등을 이용한 웨트 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 유전체막을 제거함으로써, SiN 또는 SiO2 등에 의해 형성되는 유전체 마스크(31)를 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 16의 (a)에 도시하는 바와 같이, RIE 등의 드라이 에칭에 의해, 유전체 마스크(31)가 형성되어 있지 않은 영역에 있어서의 Mg 도프 GaN층(215)을 일부 제거하고, 이 영역에 있어서의 Mg 도프 GaN층(215)의 두께를 얇게 한다. 이 때, 유전체 마스크(31)가 형성되어 있지 않은 영역에 있어서의 Mg 도프 GaN층(215)은, 유전체 마스크(31)가 형성되어 있는 영역에 있어서의 Mg 도프 GaN층(215)의 두께의 약 절반 정도로 되도록, 에칭을 행한다.
다음으로, 도 16의 (b)에 도시하는 바와 같이, H2 또는 NH3의 분위기 속에 있어서, 400℃ 이상의 온도로 열 처리를 행한다. 이에 의해, 유전체 마스크(31)가 형성되어 있지 않은, Mg 도프 GaN층(215)이 노출되어 있는 영역에 있어서, Mg 도프 GaN층(215) 내에, H2 또는 NH3에 있어서의 H가 들어가 확산된다. 이와 같이, Mg 도프 GaN층(15)에 있어서, 유전체 마스크(31)가 형성되어 있지 않은 영역에서는, H가 확산되고, 확산된 H(수소)가 Mg와 결합하여 Mg-H로 되기 때문에, Mg가 억셉터로서 기능하지 않게 되어 고저항화된다. 따라서, Mg 도프 GaN층(215)에 있어서는, 유전체 마스크(31)가 형성되어 있지 않은 고저항화된 고저항 영역(215b)과, 유전체 마스크(31)가 형성되어 있고, H가 침입하는 일 없이 활성화된 상태가 유지되어 있는 p-GaN 영역(215a)이 형성된다.
이와 같이 Mg 도프 GaN층(215)에 고저항 영역(215b)을 형성함으로써, 고저항 영역(215b) 바로 아래에 있어서는 전자 밀도를 저하시키지 않고, 전자 주행층(13)에 있어서의 전자 주행층(13)과 전자 공급층(14)의 계면 근방에 2DEG(13a)를 형성할 수 있다. 또한, 이와 같이 형성된 2DEG(13a)는, Mg 도프 GaN층(215)의 p-GaN 영역(215a) 바로 아래에 있어서는 전자가 소실되어 있다.
다음으로, 도 16의 (c)에 도시하는 바와 같이, 유전체 마스크(31)를 제거한 후, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역의 Mg 도프 GaN층(215)을 제거하고, 개구부(33, 34)를 형성한다. 구체적으로는, Mg 도프 GaN층(215)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(33, 34)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭에 의해 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의, Mg 도프 GaN층(215)을 제거하고, 개구부(33, 34)를 형성한다. 이 때 행해지는 드라이 에칭에서는, 에칭 가스로서 Cl2 등의 염소계의 가스를 이용하여, 레지스트 패턴이 형성되어 있지 않은 영역의 Mg 도프 GaN층(215)을 완전하게 제거하고, 나아가서는, 전자 주행층(14)의 표면의 일부까지 제거해도 좋다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다.
다음으로, 도 17의 (a)에 도시하는 바와 같이, 개구부(33, 34)에, 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 개구부(33, 34)가 형성되어 있는 Mg 도프 GaN층(215) 위에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 개구부(33, 34)가 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ti/Al에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ti/Al이 적층된 소스 전극(22) 및 드레인 전극(23)을 형성한다. 또한, Ti/Al에 의한 적층 금속막은, Ti의 두께가 약 20㎚, Al의 두께가 약 200㎚로 되도록 성막한다. 이 후, 예를 들면, 질소 분위기 속에 있어서, 약 550℃의 온도로 열 처리를 행함으로써, 소스 전극(22) 및 드레인 전극(23)을 전자 공급층(14)과 오믹 컨택트시킨다.
다음으로, 도 17의 (b)에 도시하는 바와 같이, Mg 도프 GaN층(215) 위에, 패시베이션막(16)을 형성한다. 패시베이션막(16)은, 두께 200㎚의 SiN을 CVD에 의해 성막함으로써 형성한다.
다음으로, 도 17의 (c)에 도시하는 바와 같이, 게이트 전극(21)이 형성되는 영역의 패시베이션막(16)을 제거하고, 개구부(35)를 형성한다. 이 개구부(35)는, 게이트 전극(21)이 형성되는 영역에 형성된다. 구체적으로는, 패시베이션막(16)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(35)가 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭, 또는, 버퍼드 불산 등에 의한 웨트 에칭에 의해, 레지스트 패턴이 형성되어 있지 않은 영역에 있어서의 패시베이션막(16)을 제거하고, 개구부(35)를 형성한다. 이 후, 레지스트 패턴은 유기 용제 등에 의해 제거한다. 형성되는 개구부(35)는 p-GaN 영역(215a)과 대략 일치하고 있는 것이 바람직하지만, p-GaN 영역(215a)보다도 커도 좋고, 또한, 작아도 좋다.
다음으로, 도 18에 도시하는 바와 같이, 게이트 전극(21)을 형성한다. 구체적으로는, 개구부(35)가 형성되어 있는 패시베이션막(16)의 표면에 포토 레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시되지 않은 레지스트 패턴을 형성한다. 이 레지스트 패턴은 레지스트 패턴의 개구에, 개구부(35)가 위치하도록, 위치 정렬을 행하여 형성한다. 이 후, 진공 증착에 의해, Ni/Au에 의한 적층 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 위에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, Ni/Au에 의한 적층 금속막에 의한 게이트 전극(21)을 형성한다. 이와 같이 하여, Mg 도프 GaN층(215)에 있어서의 p-GaN 영역(215a) 위에 게이트 전극(21)을 형성한다. 또한, Ni/Au의 적층 금속막은, Ni의 두께가 약 30㎚, Au의 두께가 약 400㎚로 되도록 성막한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다. 본 실시 형태에 있어서의 반도체 장치에서는, Mg 도프 GaN층(215)에 있어서, p-GaN 영역(215a)보다도 얇게 고저항 영역(215b)이 형성되어 있고, 고저항 영역(215b)에 있어서 수소가 확산되어 있다. 따라서, p-GaN 영역(215a)에는 거의 수소가 확산되지 않기 때문에, 균일성이 높고 수율이 높은 반도체 장치를 얻을 수 있다.
[제5 실시 형태]
다음으로, 제5 실시 형태에 대해서 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 내지 제4 실시 형태에 있어서의 어느 하나의 반도체 장치를 디스크리트 패키지(discretely packaging)한 것이고, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대해서, 도 19에 기초하여 설명한다. 또한, 도 19는, 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시하는 것이고, 전극의 배치 등에 대해서는, 제1 내지 제4 실시 형태에 나타내어져 있는 것과는, 상이하다.
최초로, 제1 내지 제4 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 위에, 땜납 등의 다이 어태치제(die attach agent)(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 제1 내지 제4 실시 형태에 있어서의 어느 하나의 반도체 장치에 상당하는 것이다.
다음으로, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드이고, 제1 내지 제4 실시 형태에 있어서의 반도체 장치의 게이트 전극(21)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드이고, 제1 내지 제4 실시 형태에 있어서의 반도체 장치의 소스 전극(22)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드이고, 제1 내지 제4 실시 형태에 있어서의 반도체 장치의 드레인 전극(23)과 접속되어 있다.
다음으로, 트랜스퍼 몰드법(transfer mold method)에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
다음으로, 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기는, 제1 내지 제4 실시 형태에 있어서의 어느 하나의 반도체 장치를 이용한 전원 장치 및 고주파 증폭기이다.
최초로, 도 20에 기초하여, 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치(460)는, 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462) 사이에 배설되는 트랜스포머(463)를 구비하고 있다. 1차측 회로(461)는 교류 전원(464), 소위 브릿지 정류 회로(465), 복수의 스위칭 소자(도 20에 도시하는 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 2차측 회로(462)는, 복수의 스위칭 소자(도 20에 도시하는 예에서는 3개)(468)를 구비하고 있다. 도 20에 도시하는 예에서는, 제1 내지 제4 실시 형태에 있어서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466, 467)로서 이용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466, 467)는, 노멀리 오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에 있어서 이용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상적인 MISFET(metal insulator semiconductor field effect transistor)를 이용하고 있다.
다음으로, 도 21에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기(470)는, 예를 들면, 휴대 전화의 기지국용 파워 앰프에 적용해도 좋다. 이 고주파 증폭기(470)는, 디지털ㆍ프리디스토션 회로(digital predistortion circuit)(471), 믹서(472), 파워 앰프(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털ㆍ프리디스토션 회로(471)는 입력 신호의 비선형 왜곡을 보상한다. 믹서(472)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(473)는 교류 신호와 믹싱된 입력 신호를 증폭한다. 도 21에 도시하는 예에서는, 파워 앰프(473)는, 제1 내지 제4 실시 형태에 있어서의 반도체 장치를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 21에 도시하는 회로에서는, 예를 들면, 스위치의 절환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털ㆍ프리디스토션 회로(471)에 송출하는 것이 가능하다.
이상, 실시 형태에 대해서 상세하게 설명하였지만, 특정한 실시 형태에 한정되는 것이 아니라, 특허 청구 범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
상기의 설명에 관한 것으로, 더욱 이하의 부기를 개시한다.
(부기 1)
기판 위에 형성된 제1 반도체층과,
상기 제1 반도체층 위에 형성된 제2 반도체층과,
상기 제2 반도체층 위에 형성된 제3 반도체층과,
상기 제3 반도체층 위에 형성된 게이트 전극과,
상기 제2 반도체층 위에 형성된 소스 전극 및 드레인 전극
을 갖고,
상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고,
상기 제3 반도체층에 있어서, 상기 게이트 전극 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외하는 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 고저항 영역에 있어서는, 상기 p형 불순물 원소와 수소가 결합하고 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제3 반도체층에 있어서, 상기 고저항 영역에 있어서의 수소의 농도는, 상기 p형 영역에 있어서의 수소의 농도보다도 높은 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 p형 불순물 원소는, Mg인 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 제3 반도체층에 있어서의 Mg의 농도는, 5×1018㎝-3 내지 5×1020㎝-3인 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 제3 반도체층과 상기 게이트 전극 사이에는, 절연막이 형성되어 있는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 제3 반도체층에 있어서, 상기 고저항 영역에 있어서의 두께는, 상기 p형 영역에 있어서의 두께보다도 얇은 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
상기 제3 반도체층에 있어서의 반도체 재료는, GaN을 포함하는 재료인 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11)
상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
부기 1 내지 11 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 13)
부기 1 내지 11 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
(부기 14)
기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과,
상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과,
상기 제3 반도체층 위에 있어서, 게이트 전극이 형성되는 영역에 유전체 마스크를 형성하는 공정과,
상기 유전체 마스크를 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정과,
상기 유전체 마스크를 제거하고, 상기 유전체 마스크가 형성되어 있었던 영역에 게이트 전극을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정 후, 상기 제3 반도체층 위에, 절연체막을 형성하는 공정과,
상기 절연체막을 개재하여 상기 유전체 마스크가 형성되어 있었던 영역에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 유전체 마스크를 형성하는 공정 후, 상기 유전체 마스크가 형성되어 있지 않은 영역에 있어서의 상기 제3 반도체층의 일부를 제거하는 공정을 갖고,
상기 제3 반도체층의 일부를 제거하는 공정 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정을 행하는 것을 특징으로 하는 부기 14 또는 15에 기재된 반도체 장치의 제조 방법.
(부기 17)
기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과,
상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과,
상기 제3 반도체층 위에 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18)
상기 p형의 불순물 원소는, Mg인 것을 특징으로 하는 부기 14 내지 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, MOVPE에 의해 형성되는 것인 것을 특징으로 하는 부기 14 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 제2 반도체층에 접하여 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 14 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
11 : 기판
12 : 버퍼층
13 : 전자 주행층(제1 반도체층)
13a : 2DEG
14 : 전자 공급층(제2 반도체층)
15 : Mg 도프 GaN층(제3 반도체층)
15a : p-GaN 영역(p형 영역)
15b : 고저항 영역
16 : 패시베이션막
21 : 게이트 전극
22 : 소스 전극
23 : 드레인 전극
31 : 유전체 마스크
32 : 소자 분리 영역
33 : 개구부
34 : 개구부
35 : 개구부

Claims (14)

  1. 기판 위에 형성된 제1 반도체층과,
    상기 제1 반도체층 위에 형성된 제2 반도체층과,
    상기 제2 반도체층 위에 형성된 제3 반도체층과,
    상기 제3 반도체층 위에 형성된 게이트 전극과,
    상기 제2 반도체층 위에 형성된 소스 전극 및 드레인 전극
    을 갖고,
    상기 제3 반도체층에는, 반도체 재료에 p형 불순물 원소가 도프되어 있고,
    상기 제3 반도체층에 있어서, 상기 게이트 전극 바로 아래에는 p형 영역이 형성되어 있고, 상기 p형 영역을 제외하는 영역은, 상기 p형 영역보다도 저항이 높은 고저항 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체층에 있어서, 상기 고저항 영역에 있어서의 수소의 농도는, 상기 p형 영역에 있어서의 수소의 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 반도체층과 상기 게이트 전극 사이에는, 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제3 반도체층에 있어서, 상기 고저항 영역에 있어서의 두께는, 상기 p형 영역에 있어서의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  6. 기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과,
    상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과,
    상기 제3 반도체층 위에 있어서, 게이트 전극이 형성되는 영역에 유전체 마스크를 형성하는 공정과,
    상기 유전체 마스크를 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정과,
    상기 유전체 마스크를 제거하고, 상기 유전체 마스크가 형성되어 있었던 영역에 게이트 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정 후, 상기 제3 반도체층 위에, 절연체막을 형성하는 공정과,
    상기 절연체막을 개재하여 상기 유전체 마스크가 형성되어 있었던 영역에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 유전체 마스크를 형성하는 공정 후, 상기 유전체 마스크가 형성되어 있지 않은 영역에 있어서의 상기 제3 반도체층의 일부를 제거하는 공정을 갖고,
    상기 제3 반도체층의 일부를 제거하는 공정 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 기판 위에, 제1 반도체층, 제2 반도체층 및 p형의 불순물 원소가 포함되어 있는 제3 반도체층을 순차 형성하는 공정과,
    상기 제3 반도체층을 형성한 후, 질소 분위기에 있어서 열 처리를 행하는 공정과,
    상기 제3 반도체층 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 형성한 후, 수소 또는 암모니아 분위기 속에서 열 처리를 행하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항, 제7항, 또는 제9항 중 어느 한 항에 있어서,
    상기 p형의 불순물 원소는, Mg인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제3항에 있어서,
    상기 제3 반도체층에 있어서, 상기 고저항 영역에 있어서의 두께는, 상기 p형 영역에 있어서의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  12. 제3항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  13. 제4항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, 질화물 반도체에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서,
    상기 p형의 불순물 원소는, Mg인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6110163B2 (ja) * 2013-03-06 2017-04-05 トランスフォーム・ジャパン株式会社 半導体装置とその製造方法
JP2015126034A (ja) * 2013-12-25 2015-07-06 サンケン電気株式会社 電界効果型半導体素子
JP6368197B2 (ja) * 2014-08-29 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6527423B2 (ja) * 2015-08-11 2019-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20170069723A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Iii-nitride semiconductor structures comprising multiple spatially patterned implanted species
CN113380623A (zh) * 2016-06-08 2021-09-10 苏州能屋电子科技有限公司 通过p型钝化实现增强型HEMT的方法
CN106981513A (zh) * 2017-04-24 2017-07-25 苏州能屋电子科技有限公司 基于高阻盖帽层的ⅲ族氮化物极化超结hemt器件及其制法
CN107393958A (zh) * 2017-04-25 2017-11-24 中国电子科技集团公司第五十五研究所 低导通电阻高阈值电压增强型GaN器件的制备方法
CN108155099A (zh) * 2017-12-22 2018-06-12 中国科学院苏州纳米技术与纳米仿生研究所 一种包含介质层的p型栅HEMT器件及其制作方法
CN108365008B (zh) * 2018-01-11 2020-12-04 北京华碳科技有限责任公司 具有p型二维材料栅极增强型氮化镓场效应器件的制备方法
CN108305834B (zh) * 2018-01-11 2021-02-19 北京华碳科技有限责任公司 一种增强型氮化镓场效应器件的制备方法
WO2019181391A1 (ja) * 2018-03-22 2019-09-26 パナソニック株式会社 窒化物半導体装置
CN108447907A (zh) * 2018-03-26 2018-08-24 英诺赛科（珠海）科技有限公司 晶体管及其制备方法
CN108565283A (zh) * 2018-04-13 2018-09-21 中国科学院苏州纳米技术与纳米仿生研究所 GaN基T型栅高频器件及其制备方法和应用
CN108962752A (zh) * 2018-09-04 2018-12-07 苏州能屋电子科技有限公司 p型栅增强型HEMT器件及其制作方法
CN109742142A (zh) * 2018-12-07 2019-05-10 北京大学深圳研究生院 一种GaN基HEMT器件及其制备方法
CN109817523B (zh) * 2018-12-27 2021-11-09 泉州三安半导体科技有限公司 电荷平衡结构、具有电荷平衡结构的功率器件及制作方法
CN111477547A (zh) * 2020-04-26 2020-07-31 广东省半导体产业技术研究院 一种增强型功率器件及其制作方法
US20230015133A1 (en) * 2020-06-03 2023-01-19 Enkris Semiconductor, Inc. Semi-conductor structure and manufacturing method thereof
US20230108909A1 (en) * 2020-06-24 2023-04-06 Guangdong Zhineng Technology Co., Ltd. Semiconductor Device, Manufacturing Method and Electronic Equipment
WO2022000403A1 (en) * 2020-07-02 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
CN111952176A (zh) * 2020-08-17 2020-11-17 深圳方正微电子有限公司 半导体结构、增强型高电子迁移率晶体管及其制备方法
CN112786687A (zh) * 2021-02-08 2021-05-11 厦门市三安集成电路有限公司 半导体外延结构及其制备方法、半导体器件
CN113113480A (zh) * 2021-03-24 2021-07-13 聚能晶源(青岛)半导体材料有限公司 具有p-GaN盖帽层的HEMT器件及制备方法
CN115472686A (zh) * 2021-06-29 2022-12-13 北京大学 一种低动态电阻增强型GaN器件
CN113838931A (zh) * 2021-08-23 2021-12-24 华灿光电（浙江）有限公司 高电子迁移率晶体管芯片及其制备方法
CN113782600B (zh) * 2021-08-27 2023-07-28 聚能晶源(青岛)半导体材料有限公司 增强型GaN基HEMT器件、器件外延及其制备方法
CN115602540B (zh) * 2022-11-28 2023-06-09 江苏能华微电子科技发展有限公司 一种增强型GaN功率器件的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11261053A (ja) * 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP4712459B2 (ja) * 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP4712683B2 (ja) * 2006-12-21 2011-06-29 パナソニック株式会社 トランジスタおよびその製造方法
JP2009206123A (ja) * 2008-02-26 2009-09-10 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2009231395A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP2009231396A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法

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Publication number Publication date
TW201314899A (zh) 2013-04-01
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